KR100529606B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

저렴한 공정 비용으로 셀 지역의 SAS 저항을 줄이기 위해, 본 발명에서는 셀 지역 및 주변 지역이 정의된 반도체 기판 상에 보호막을 형성하는 제1단계; 보호막 및 반도체 기판을 선택적으로 식각하여 셀 지역 및 주변 지역에 각각 제1트렌치 및 제2트렌치를 동시에 형성하는 제2단계; 및 셀 지역을 차폐시키고 주변 지역을 노출시킨 상태에서 주변 지역의 제2트렌치를 더 식각하여 깊게 만드는 제3단계를 포함하여 셀 지역 및 주변 지역의 트렌치를 서로 다른 깊이로 형성한다.

Description

반도체 소자 제조 방법 {Fabrication method of semiconductor device}
본 발명은 반도체 소자 제조방법에 관한 것으로 더욱 상세하게는 셀 지역의 SAS 저항을 줄이기 위해 셀 지역 및 주변 지역의 트렌치를 서로 다른 깊이로 형성하는 공정에 관한 것이다.
최근 플래쉬 메모리의 사용이 범용화되고 가격 경쟁이 치열해짐에 따라 소자의 크기를 줄이는 기술개발이 더욱 활발해지고 있다. 소자의 크기를 줄이는 기술 중의 하나로서 자기정렬 소스(Self aligned source : SAS, 이하 SAS라 칭함) 기술이 있다.
SAS 기술은 비트 라인(bit line) 방향으로 셀 크기를 줄이는 기술로서, 미국특허 제5,120,671호를 통해 알려져 있다. 이러한 SAS 기술은 게이트와 소스 사이의 간격을 줄일 수 있어서 선폭 0.25㎛ 이하 기술에서는 필수적인 공정으로 사용되고 있으며, SAS 기술의 도입으로 셀 크기를 약 20% 정도 줄일 수 있다.
SAS 영역은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접합 저항이 급격하게 증가하는 단점이 있다.
한편, 0.25㎛ 혹은 0.18㎛ 급 이하에서 대부분의 반도체는 격리기술로서 얕은 트렌치 격리(Shallow Trench Isolation : STI) 기술을 사용하고 있다.
즉, STI 격리기술은 워드 라인 방향으로, SAS 기술은 비트 라인 방향으로 셀 크기를 줄이기 위한 필수적인 기술인데, 이 두 기술을 동시에 적용하는 경우 소스 저항이 대폭 증대하는 문제점이 있다.
특히 플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로, 셀 크기가 줄어들면서 트렌치 깊이가 깊어져서 점점 소스 저항에 불리하게 작용한다.
도 1은 트렌치의 깊이에 따른 소스 저항의 변화를 시뮬레이션한 결과에 대한 그래프이다. 이 그래프에 도시된 바와 같이, 트렌치의 깊이가 2400Å 인 경우 셀 당 저항이 510 Ohm 정도인 데 반해, 트렌치의 깊이가 3600Å인 경우 셀 당 저항이 880 Ohm 정도로 증가한다.
0.18㎛ 급 플래쉬 메모리 셀에서는 로직 트랜지스터의 트렌치 깊이가 3500Å이므로, 소스저항에 치명적인 영향을 준다. 이를 해결하기 위해서 격리구조 형성을 위한 마스크 공정을 셀 지역과 주변(peripheral) 지역의 2개로 분리하여 공정을 진행하는 방법이 도입되었다.
이 방법에서는 셀 지역의 트렌치 깊이와 주변 지역의 트렌치 깊이를 서로 다르게 형성하는데, 일 예로 주변 지역의 트렌치 깊이는 3500Å 정도로 두꺼우며, 셀 지역의 트렌치 깊이는 약 1800Å으로 얕게 형성한다.
이와 같이 셀 지역과 주변 지역의 트렌치 깊이를 다르게 하기 위하여 심자외선(deep ultra violet : DUV) 광원을 이용한 사진식각공정을 셀 지역과 주변 지역에서 따로 따로 진행 하는 것이 특징이다.
이와 같은 종래 기술에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상에는 패드산화막(110), 패드질화막(120), 하드마스크로 사용되는 절연막(130)이 순차 형성되어 있고, 설명의 편의상 반도체 기판(100)을 셀 지역(C)과 주변 지역(P)으로 구분하여 도시하였다.
다음, 트렌치 형성을 위해 제1 DUV용 감광막패턴(140)을 준비하는데 이 때 제1 DUV용 감광막패턴(140)은 주변 지역(P)을 모두 차폐시키고 셀 지역(C)을 소정폭 노출시킨다.
다음, 도 2b에 도시된 바와 같이, 제1 DUV용 감광막패턴(140)을 마스크로 이용하여 노출된 셀 지역(C)의 절연막(130), 패드질화막(120), 패드산화막(110), 및 반도체 기판(100)을 순차 식각하여 트렌치(Tc)를 형성한다. 이 때 트렌치(Tc)는 셀 지역에서 요구되는 얕은 깊이로 형성한다.
다음, 도 2c에 도시된 바와 같이, 셀 지역(C)을 모두 차폐시키고 주변 지역(P)을 소정폭 노출시키는 제2DUV용 감광막패턴(150)을 마스크로 이용하여 노출된 주변 지역(P)의 절연막(130), 패드질화막(120), 패드산화막(110), 및 반도체 기판(100)을 순차 식각하여 트렌치(Tp)를 형성한다.
이 때 트렌치(Tp)는 주변 지역(P)에 형성되는 것이므로 셀 지역(C)에 형성된 트렌치(Tc)에 비해 깊은 깊이를 가지도록 형성한다.
이와 같이 종래에는 DUV 광원을 이용한 사진식각공정을 셀 지역과 주변 지역에서 따로 따로 진행하는 과정에서, 제1 및 제2 DUV용 감광막 패턴을 사용하는데, 여기에는 중요한 단점이 있다.
보통 격리공정은 모든 소자의 가장 핵심 층으로 DUV 와 같은 단파장의 광원을 사용하여 미세선폭을 디파인하는 공정 기술을 이용하게 되는데 여기에 소요되는 마스크 또는 레티클(reticle)은 그 제조 단가가 매우 비싸고, 또한 공정의 유지 비용인 감광막의 소모비용 또한 매우 높아 제조 개발에서 단가의 상승이 필연적으로 따르게 된다. 따라서, 제조 단가의 저감이 절실히 요청되고 있는 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 SAS 기술 적용시 발생하는 저항 증가의 문제를 해결하는 것이다.
본 발명의 다른 목적은 SAS 기술 적용시 발생하는 저항 증가의 문제를 해결하기 위해 셀 지역 및 주변 지역의 트렌치를 서로 다른 깊이로 형성하는 사진식각공정을 저렴한 비용으로 수행하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 셀 지역 및 주변 지역이 정의된 반도체 기판 상에 보호막을 형성하는 제1단계; 보호막 및 반도체 기판을 선택적으로 식각하여 셀 지역 및 주변 지역에 각각 제1트렌치 및 제2트렌치를 동시에 형성하는 제2단계; 및 셀 지역을 차폐시키고 주변 지역을 노출시킨 상태에서 주변 지역의 제2트렌치를 더 식각하여 깊게 만드는 제3단계를 포함하여 셀 지역 및 주변 지역의 트렌치를 서로 다른 깊이로 형성한다.
이 때 제3단계에서는 제2단계보다 파장이 더 긴 광원을 사용하여 사진식각공정을 진행하며, 일 예로, 제2단계에서는 DUV을 광원으로 사용하고 제3단계에서는 아이라인(i-line)을 광원으로 사용하여 사진식각공정을 진행할 수 있다.
제2단계에서는 셀 지역 및 주변 지역의 보호막을 각각 소정폭 노출시키는 감광막 패턴을 마스크로 사용하여 식각하고, 제2단계 이후에는 사용한 감광막 패턴을 제거하는 것이 바람직하다.
제3단계에서는 주변 지역의 보호막을 마스크로 사용하여 식각하는 것이 바람직하다.
보호막으로는 TEOS(tetra ethyl ortho silicate) 산화막을 형성하는 것이 바람직하다.
반도체 기판 상에는 패드산화막 및 패드질화막을 순차 형성하는 단계를 더 포함하고, 패드질화막 상에 보호막을 형성하는 것이 바람직하다.
이하, 본 발명을 상세히 설명한다.
SAS 기술은 비트 라인(bit line) 방향으로 셀 크기를 줄이는 기술로서, 게이트와 소스 사이의 간격을 줄일 수 있어서 선폭 0.25㎛ 이하 기술에서는 필수적인 공정으로 사용되고 있다.
일반적으로 노어(NOR) 타입 플래쉬 메모리는 공통소스 방식을 사용하고 있는데, 보통 16개의 셀마다 1개의 컨택이 형성된다.
도 3a는 SAS 기술을 도입하지 않은 종래 메모리 셀을 도시한 평면도이고, 도 3b는 SAS 기술을 도입한 메모리 셀을 도시한 평면도이며, 도 3c는 도 3b를 I-I' 방향으로 잘라서 본 단면도이다.
도 3a에는 비트 라인(BL) 방향으로 소자분리영역인 필드옥사이드 영역(10)이 형성되어 있고, 이웃하는 필드옥사이드 영역(10) 사이는 소자가 형성되는 활성영역(20)으로 정의되며, 활성영역(20)에 형성된 각 셀에는 드레인 컨택(30)이 형성되어 있다.
워드 라인(WL) 방향으로는 게이트 라인(40)이 형성되어 있고, 이 게이트 라인(40)과 평행하면서 게이트 라인(40)으로부터 소정 간격 이격되어 공통소스 라인(50)이 형성되어 있다.
이러한 메모리 셀에 SAS 기술을 도입하면, 도 3b 및 3c에 도시된 바와 같이, 종래의 공통소스 라인(50)에 해당하는 부분에 형성된 필드옥사이드 영역(60)을 식각한 후 불순물을 이온주입하여 SAS 영역(70)을 형성한다.
이렇게 형성된 SAS 영역(70)은 트렌치의 프로파일을 따라서 형성되기 때문에 실제 셀 당 소스의 접합 저항이 급격하게 증가하는 단점이 있다. 저항이 커지는 이유는 저항이 트렌치의 프로파일을 따라 형성되므로 실제적인 면저항의 길이가 길어지기 때문이고, 또한 트렌치 사이드월의 비저항 자체가 커지기 때문이다.
한편, STI 격리기술은 워드 라인 방향으로, SAS 기술은 비트 라인 방향으로 셀 크기를 줄이기 위한 필수적인 기술인데, 이 두 기술을 동시에 적용하는 경우 소스 저항이 대폭 증대하는 문제점이 있다.
일반적으로 로코스(LOCOS : local oxidation of silicon) 격리 구조에서 SAS 기술을 적용할 경우 셀 당 소스 저항이 300 Ohm 인데 반해, STI 격리 구조에서는 1000 Ohm 정도로 높아지게 된다.
이 경우 플래쉬 메모리 셀의 프로그래밍 및 읽기(read) 동작 시 높은 소스 저항 때문에 전류 격감(IR drop)이 발생하여 소스 단자의 전압이 높게 됨으로써 프로그래밍 효율 및 읽기 효율이 떨어지는 등 소자 오작동을 일으킨다.
이를 보다 구체적으로 설명하면, 셀 당 저항이 커질 경우, 소스 컨택이 16개의 셀마다 형성되므로, 첫 번째 셀과 8번째 셀 사이의 IR drop 때문에 back bias의 정도가 달라서 읽기 동작 시 오류가 발생할 수 있다.
특히 플래쉬 메모리는 내부 고전압(internal high voltage)을 사용하므로, 셀 크기가 줄어들면서 트렌치 깊이가 깊어져서 점점 소스 저항에 불리하게 작용한다.
이를 해결하기 위해서 격리구조 형성을 위한 마스크 공정을 셀 지역과 주변(peripheral) 지역의 2개로 분리하여 공정을 따로 진행하고, 결과적으로 셀 지역의 트렌치 깊이와 주변 지역의 트렌치 깊이를 서로 다르게 형성하는데, 일 예로 주변 지역의 트렌치 깊이는 3500Å 정도로 두꺼우며, 셀 지역의 트렌치 깊이는 약 1800Å으로 얕게 형성한다.
그러면, 본 발명에 따라 셀 지역 및 주변 지역에서 트렌치를 서로 다른 깊이로 형성하는 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
먼저, 도 4a에 도시된 바와 같이, 반도체 기판(200) 상에는 패드산화막(210), 패드질화막(220), 하드마스크로 사용되는 절연막(230)이 순차 형성되어 있고, 설명의 편의상 반도체 기판(200)을 셀 지역(C)과 주변 지역(P)으로 구분하여 도시하였다.
이 때 절연막(230)으로는 TEOS 산화막을 형성할 수 있으며, 이러한 절연막(230)은 후속 공정에서 주변 지역(P)의 트렌치 깊이를 더욱 깊게 식각할 때 반도체 기판을 보호하는 역할을 하게 된다.
다음, 셀 지역 및 주변 지역의 트렌치를 정의하기 위해 제1감광막패턴(240)을 준비한다. 이 때 제1감광막패턴(240)은 미세패턴을 디파인하기 위해 DUV와 같은 단파장의 광원을 이용하는 사진식각공정에서 사용할 수 있는 것을 준비하는 것이 좋다.
즉, 도 4b에 도시된 바와 같이, 제1감광막패턴(240)을 마스크로 이용하고 DUV 광원을 사용하여 노출된 셀 지역(C) 및 주변 지역(P)의 절연막(230), 패드질화막(220), 패드산화막(210), 및 반도체 기판(200)을 순차 식각하여 셀 지역(C) 및 주변 지역(P)에 트렌치(T1)를 동시에 형성한다. 이 때 형성되는 트렌치(T1)는 셀 지역에서 요구되는 트렌치의 깊이에 해당하는 깊이를 가지도록 한다.
다음, 도 4c에 도시된 바와 같이, 제1감광막패턴(240)을 제거하고, 셀 지역(C)의 전체를 차폐시키고 주변 지역(P)의 전체를 노출시키는 제2감광막 패턴(250)을 준비한다.
이 때 주변 지역(P)에서는 트렌치가 요구되는 깊이에는 아직 도달하지 못했지만 원하는 위치에는 이미 형성이 돼 있는 상태이므로, 트렌치로 예정된 소정영역만을 노출시킬 필요가 없어진다. 따라서, 제2감광막 패턴(250)은 트렌치로 예정된 소정영역만을 노출시키는 것이 아니라 주변 지역(P)의 전체를 노출시키며, 따라서 트렌치로 예정된 소정영역만을 노출시키기 위한 정렬 공정이 불필요하고, 셀 지역(C)의 전체를 차폐시키기는 데에는 공정 마진이 매우 여유롭다는 장점이 있다.
다음, 도 4d에 도시된 바와 같이, 제2감광막 패턴(25)을 마스크로 이용하고 i-라인과 같은 비교적 장파장의 광원을 사용하여 주변 지역(P)의 반도체 기판(200)을 더 식각하여 목적하는 깊이를 가지는 트렌치(T2)를 형성한다. 이 때 주변 지역(P)에서 절연막(230)이 하드마스크 역할을 하여 트렌치를 제외한 영역을 보호한다.
이 때 트렌치 영역의 미세한 디파인은 이미 도 4b의 공정에서 이루어진 상태이고, 여기서는 주변지역(P)의 반도체 기판만을 더 식각하여 트렌치의 깊이를 깊게 만드는 단계이므로 굳이 고가의 DUV와 같은 단파장 광원을 사용할 필요가 없고, 저가의 범용 i-라인과 같은 장파장 광원을 사용하여도 무방하다.
이렇게 하면 셀 지역(C)과 주변 지역(P)에서 깊이가 서로 다른 트렌치(T1, T2)가 얻어진다.
상술한 바와 같이, 본 발명에서는 셀 지역과 주변 지역의 트렌치를 서로 다른 깊이로 형성하여, SAS 기술 적용시 문제가 되었던 소스 저항의 증가 문제를 해결할 뿐만 아니라, 셀 지역과 주변 지역의 트렌치를 서로 다른 깊이로 형성할 때 DUV 광원을 이용한 사진식각공정의 횟수를 줄여 공정 비용을 절감하는 효과가 있다.
또한, 트렌치로 예정된 영역만을 노출시키는 감광막패턴을 형성하는 정렬공정의 횟수를 줄이고, 특히 주변 지역의 트렌치를 더 식각하여 깊게 만드는 공정에서는 주변 지역의 전체를 노출시키고 셀 지역의 전체를 차폐시키기 때문에 정렬 공정의 마진을 줄이는 효과가 있다.
도 1은 트렌치의 깊이에 따른 소스 저항의 변화를 시뮬레이션한 결과에 대한 그래프이고,
도 2a 내지 2c는 종래 셀 지역과 주변 지역의 트렌치를 서로 다른 깊이로 형성하는 방법을 그 공정 순서에 따라 도시한 단면도이며,
도 3a는 SAS 기술을 도입하지 않은 종래 메모리 셀을 도시한 평면도이고, 도 3b는 SAS 기술을 도입한 메모리 셀을 도시한 평면도이며, 도 3c는 도 3b를 I-I' 방향으로 잘라서 본 단면도이고,
도 4a 내지 4d는 본 발명에 따라 셀 지역과 주변 지역의 트렌치를 서로 다른 깊이로 형성하는 방법을 그 공정 순서에 따라 도시한 단면도이다.

Claims (8)

  1. 셀 지역 및 주변 지역이 정의된 반도체 기판 상에 보호막을 형성하는 제1단계;
    상기 보호막 및 반도체 기판을 선택적으로 식각하여 상기 셀 지역 및 주변 지역에 각각 제1트렌치 및 제2트렌치를 동시에 형성하는 제2단계; 및
    상기 셀 지역을 차폐시키고 상기 주변 지역을 노출시킨 상태에서 상기 주변 지역의 제2트렌치를 더 식각하여 상기 제1트렌치보다 깊게 만드는 제3단계
    를 포함하며,
    상기 제3단계에서는 상기 제2단계보다 파장이 더 긴 광원을 사용하여 사진식각공정을 진행하는 반도체 소자 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2단계에서는 심자외선(deep ultra violet : DUV)을 광원으로 사용하고 상기 제3단계에서는 아이라인(i-line)을 광원으로 사용하여 사진식각공정을 진행하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2단계에서는 상기 셀 지역 및 주변 지역의 보호막을 각각 소정폭 노출시키는 감광막 패턴을 마스크로 사용하여 식각하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2단계 이후에는 상기 사용한 감광막 패턴을 제거하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 제3단계에서는 상기 주변 지역의 보호막을 마스크로 사용하여 식각하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 보호막으로는 TEOS(tetra ethyl ortho silicate) 산화막을 형성하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판 상에는 패드산화막 및 패드질화막을 순차 형성하는 단계를 더 포함하고, 상기 패드질화막 상에 상기 보호막을 형성하는 반도체 소자 제조 방법.
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