KR0135695B1 - 반도체소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 abstract description 22
- 230000000694 effects Effects 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체소자에 관한것으로서, 지그셀 타입 반도체소자에서 사선방향으로 활성영역을 정의하는 소자분리 절연막에 대하여 상기 소자분리 절연막과의 접선 부분에 대칭되는 돌출부를 구비하는 게이트전극을 형성하여 접선간의 각도가 90°이상되도록 하였으므로, 게이트전극 형성을 위한 감광막 노광 공정시 소자분리 절연막과 게이트전극의 접선 부분에서의 난반사에 의한 나칭을 방지하여 숏채널 효과가 방지되고, 폴리 2와의 콘택 공정여유도가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1도는 종래 기술의 일실시예에 따른 반도체소자의 레이아웃도.
제2도는 종래 기술의 다른 실시예에 따른 반도체소자의 레이아웃도.
제3도는 본 발명에 따른 반도체소자의 레이아웃도.
*도면의 주요부분에 대한 부호의 설명
1 : 소자분리 절연막 2 : 게이트전극
2 : 활성영역 4 : 돌출부
본 발명은 반도체소자에 관한것으로서, 특히 소자분리 절연막과 교차되는 게이트전극의 경계면이 90°이상의 각을 갖도록 대칭되는 돌출부를 게이트 전극에 형성하여 게이트전극 패턴닝을 위한 노광 공정시 난반사에 의한 나칭 발생을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체 소자에 관한 것이다.
최근 반도체 소자의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있다. 특히 사진 공정에 의해 형성되는 감광막 패턴은 반도체 소자의 제조 공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되고 있다. 따라서 감광막 패턴의 미세 패턴화, 공정 진행의 안정성, 공정 완료 후의 깨끗한 제거 그리고 잘못 형성된 감광막 패턴을 제거하고 다시 형성하고 재작업의 용이성 등이 필요하게 되었다.
일반적인 감광막 패턴 형성 공정은 감광제 및 수지(resin)등이 용제인 솔밴트에 일정 비율로 용해되어있는 감광액을 반도체 기판 상에 균일하게 도포한 후, 축소 노광장치를 사용하여 크롬으로된 광차단막 패턴들이 형성되어 있는 노광 마스크를 통하여 빛을 선택적으로 조사하여 감광막 패턴을 형성할 부분들을 중합시키고, 약알카리 현상액을 사용하여 상기 감광액의 중합되지 않은 부분들을 제거하여 감광막 패턴을 형성한다.
그러나 상기와 같은 일반적인 감광막 패턴 형성 기술은 노광장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느정도 이하의 미세 패턴을 형성할 수 없다.
예를들어, 파장이 각각 436, 365 및 248mm인 G-라인, i-라인 및 엑시머레이저 축소노광장치의 공정 분해능으로는 각각 약 0.7-0.3㎛ 정도 크기의 패턴을 형성하는 정도가 한계이다.
종래의 반도체소자는 라인간의 간격(스페이스)이 감소되고 라인 자체의 폭도 감소되어 몇차례의 공정을 거치게 되면 표면의 굴곡이 심해진다.따라서 굴곡이 심한 반도체 기판상에 감광막패턴을 형성할 경우, 굴곡진 부분의 감광막패턴의 손상되는 나칭 현상이 일어나게 되며, 심할 경우 패턴의 단선되는 등의 문제점이 있다.
특히 로코스(local oxiation of silicon ; LOCOS)나 트랜치(trench)에 의한 소자분리 방법중에서 널리 사용되는 소자분리 절연막은 그 두께 및 프로파일이 후속 마스크 공정에서 감광막패턴의 형성에 중요한 요인이 된다.
제1도는 종래 기술의 일실시예에 따른 반도체소자의 소자분리 절연막과 게이트전극의 레이아웃도로서, 반도체 기관(도시되지 않음) 상에 형성되어 있는 소자분리 절연막(1)과 게이트전극(2)의 접선이 이루는 각도 θ1 및 θ2가 각각 90°로 직교되어 활성영역(3)이 직사각 형상으로 형성되는 경우로서, 이 경우에는 난반사에 의한 나칭이 발생되지 않는다.
그러나 종래기술의 다른 실시예로서, 제2도에 도시되어 있는 바와 같이, 활성영역(3)의 면적을 넓게하고 설계상의 여유도를 증가시키기 위하여 마름모 형상의 활성영역(3)을 지그재그로 배치시키는 지그셀 타입(zigcell type)의 경우에는 수직방향을 형성되는 게이트전극(3)에 대해 소자분리 절연막(1)이 소정의 기울기, 예를들어 30-60°사이의 기울기를 갖고 사선으로 교차되어 그 접선간의 각도가 각각 θ1<90°, θ2>90°이 된다.
예를들어, 소자분리 절연막(1)과 게이트전극(2)이 45°의 각으로 교차 하면, θ1=45°, θ2=135°가 되며, 게이트전극(2) 형성을 위한 감광막 노광 공정시 소자분리 절연막(2)의 버드빅(bird's beak)에 의한 단차 부분에서 난반사광이 90°이하인 θ1 부분의 비노광영역에 집중되어 나칭이 발생되므로 정확한 패턴의 형성이 어려워 숏채널 효과(short channel effect)에 의해 소자의 특성이 열화되거나, 심한 경우 패턴이 단선되어 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 소자분리 절연막과 중첩되는 부분에서의 게이트전극을 두개가 대칭되는 방향으로 돌출되도록 형성하여 접선의 각도가 모두 90°이상에 되도록하여 난반사에 의한 나칭을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 소정의 각도를 갖고 사선방향으로 활성영역을 정의하는 소자분리 절연막과, 상기 소자분리 절연막과 교차되는 부분에서 접선의 마주보는 각이 90°이상이 되게 하고, 인접한 두개의 게이트전극에 대하여 대칭으로 형성되어 있는 돌출부를 구비하여 활성영역의 콘택 면적을 증가시키는 게이트전극을 구비함에 있다.
이하, 본 발명에 따른 반도체소자에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 반도체소자의 레이아웃도로서, 지그셀 타입의 예이다.
먼저, 반도체기판(도시되지 않음)상에 소정의 각도, 예를들어 30-60°정도의 사선 방향으로 활성여역(3)을 정의하는 소자분리 절연막(1)이 형성되어 있으며, 수직 방향으로 연장되어 있는 다수개의 게이트전극(2)이 형성되어 상기 소자분리 절연막(1)과 중첩된다.
이때 상기 게이트전극(2)에서 상기 소자분리 절연막(1)의 경계부분과 중첩되는 부분에는 돌출부(4)가 형성되어 있어 소자분리 절연막(1)과 게이트전극(2)의 접선의 각 θ1 및 θ2가 각각 90°보다 크다.
또한 상기 게이트전극(2)의 돌출부(4)는 상기 활성영역(3)을 중심으로 서로 대칭되게 반복 형성되어 있고, 돌출부(4)가 각각으로 돌출되어 있어 패턴이 꺽인 부분에서 근접 효과(proximity effect)에 의해 패턴이 둥글게 형성되므로 활성영역(3)의 중심부분 면적이 증가되어 비트라인이나 전하보존전극이 되는 폴리 2패턴과의 콘택 공정여유도가 증가된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자는 사선방향으로 활성영역을 정의하는 소자분리 절연막에 대하여 상기 소자분리 절연막과의 접선 부분에 대칭되는 돌출부를 구비하는 게이트전극을 형성하여 접선간의 각도가 90°이상되도록 하였으므로, 게이트전극 형성을 위한 감광막 노광 공정시 소자분리 절연막과 게이트전극의 접선 부분에서의 난반사에 의한 나칭을 방지하여 숏채널 효과가 방지되고, 폴리 2와의 콘택 공정여유도가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (1)
- 소정의 각도를 갖고 사선방향으로 활성영역을 정의하는 소자분리 절연막과, 상기 소자분리 절연막과 교차되는 부분에서 게이트전극과의 접선의 마주보는 각이 90°이상이 되게 하고, 인접한 두개의 게이트전극에 대하여 대칭으로 형성되어 있는 돌출부를 구비하여 활성영역의 콘택 면적을 증가시키는 게이트전극을 구비하는 반도체소자.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940017296A KR0135695B1 (ko) | 1994-07-18 | 1994-07-18 | 반도체소자 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940017296A KR0135695B1 (ko) | 1994-07-18 | 1994-07-18 | 반도체소자 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960005941A KR960005941A (ko) | 1996-02-23 |
KR0135695B1 true KR0135695B1 (ko) | 1998-04-22 |
Family
ID=19388238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940017296A KR0135695B1 (ko) | 1994-07-18 | 1994-07-18 | 반도체소자 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0135695B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431323B1 (ko) * | 1997-11-01 | 2004-06-16 | 주식회사 하이닉스반도체 | 노광 마스크 |
US7863677B2 (en) | 2007-09-18 | 2011-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100326248B1 (ko) * | 1999-06-24 | 2002-03-08 | 박종섭 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의반도체 메모리장치 제조방법 |
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1994
- 1994-07-18 KR KR1019940017296A patent/KR0135695B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100431323B1 (ko) * | 1997-11-01 | 2004-06-16 | 주식회사 하이닉스반도체 | 노광 마스크 |
US7863677B2 (en) | 2007-09-18 | 2011-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
KR960005941A (ko) | 1996-02-23 |
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