KR20100030125A - 포토키 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 포토키는 반도체 기판 상에 서로 이격되어 형성된 복수개의 제1 영역들과, 제1 영역들의 주위를 둘러싸는 제2 영역으로 구성된다. 본 발명의 일 예에 의한 포토키는 제1 영역들이나 제2 영역중의 어느 하나의 영역의 반도체 기판 상에 서로 이격되어 형성된 복수개의 포토키 영역들을 포함한다. 그리고, 포토키 영역들중 어느 하나인 개별 포토키 영역은 내부에 서로 이격된 복수개의 제1 도전 패턴들과, 제1 도전 패턴들 사이 및 제1 도전 패턴들의 외각에 형성된 복수개의 제2 도전 패턴들로 이루어질 수 있다.

Description

포토키 및 이를 이용한 반도체 소자의 제조방법{photo key and fabrication method of semiconductor device using the same}
본 발명은 포토키 및 이를 이용한 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 제조시 높이가 낮아지는 것을 줄일 수 있는 포토키 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조를 위해서 반도체 기판, 즉 반도체 웨이퍼 상에 소정의 물질막을 형성하고, 원하는 패턴을 형성하기 위해 사진(리소그래피, lithography) 공정이 진행된다. 사진 공정은 소정의 막이 형성된 반도체 기판 상에 포토레지스트막을 형성하고, 마스크를 이용하여 포토레지스트막을 노광 및 현상시켜 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 이용하여 소정의 막을 식각하여 패턴을 형성한다. 노광 공정은 반도체 소자 제조 공정의 정확도를 결정하는 중요한 공정이다.
노광 공정을 이용하여 반도체 기판 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 얼라인 패턴을 이용한다. 얼라인 패턴은 반도체 기판 상에 형성된 소정의 포토키이다. 그리고, 반도체 소자의 제조시 사진 공정 이 반복되면서 이전 공정에서 형성된 패턴과 현 공정에서 형성될 패턴의 위치를 맞추기 위해 오버레이 패턴을 이용한다. 오버레이 패턴도 반도체 기판 상에 형성된 소정의 포토키이다.
그런데, 반도체 소자의 제조 공정을 진행하면서 포토키의 높이가 낮아져 노광 장비가 포토키로부터의 광신호를 읽을 수 없게 되어 노광 공정의 신뢰성이 떨어지는 문제점이 자주 발생한다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 제조시 높이가 낮아지는 것을 억제할 수 있는 포토키를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 상술한 포토키를 이용한 반도체 소자의 제조방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 포토키는 반도체 기판 상에 서로 이격되어 형성된 복수개의 제1 영역들과, 제1 영역들의 주위를 둘러싸는 제2 영역으로 구성된다. 본 발명의 일 예에 의한 포토키는 제1 영역들이나 제2 영역중의 어느 하나의 영역의 반도체 기판 상에 서로 이격되어 형성된 복수개의 포토키 영역들을 포함한다. 그리고, 포토키 영역들중 어느 하나인 개별 포토키 영역은 내부에 서로 이격된 복수개의 제1 도전 패턴들과, 제1 도전 패턴들 사이 및 제1 도전 패턴들의 외각에 형성된 복수개의 제2 도전 패턴들로 이루어질 수 있다.
개별 포토키 영역은 반도체 기판의 제1 부분에 제1 도전 패턴들 및 제2 도전 패턴들이 형성된 제1 포토키 영역과, 제1 포토키 영역과 인접하여 반도체 기판의 제2 부분에 제1 도전 패턴들이 형성된 제2 포토키 영역으로 구성될 수 있다. 포토키 영역들 사이의 반도체 기판 상에는 인접 영역이 형성되고, 인접 영역은 절연막으로 구성될 수 있다. 포토키 영역들의 면적은 인접 영역의 면적과 비교하여 좁거나 또는 넓을 수 있다.
본 발명의 다른 예에 의한 포토키는 반도체 기판 상에 서로 이격되어 형성된 복수개의 제1 영역들과, 제1 영역들의 주위를 둘러싸고 제1 영역들보다 넓은 면적을 갖는 제2 영역을 포함한다. 본 발명의 다른 예에 의한 포토키는 제1 영역들이나 제2 영역중의 어느 하나의 영역의 반도체 기판에 서로 이격되어 형성된 복수개의 포토키 영역들을 포함한다. 그리고, 포토키 영역들중 어느 하나인 개별 포토키 영역은 내부에 서로 이격된 복수개의 더미 게이트 패턴들과, 더미 게이트 패턴들 사이 및 더미 게이트 패턴들의 외각에 형성된 복수개의 더미 패드 패턴들을 포함하여 이루어질 수 있다.
상술한 다른 과제를 달성하기 위하여, 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판의 제1 부분에 마련되는 셀 어레이 영역과 반도체 기판의 제2 부분에 서로 이격되어 형성되는 포토키 영역들을 포함하는 포토키 형성 영역을 한정한다. 반도체 기판의 제2 부분은 서로 이격되어 형성된 복수개의 제1 영역들과, 제1 영역들의 주위를 둘러싸는 제2 영역으로 구성되고, 제1 영역들과 제2 영역중 어느 하나에 포토키 영역들이 한정될 수 있다.
셀 어레이 영역에 복수개의 게이트 패턴들과 게이트 패턴들 사이에 도전 패드 패턴을 형성한다. 포토키 영역들의 각각에 복수개의 더미 게이트 패턴들과 더미 게이트 패턴들 사이 및 더미 게이트 패턴들의 외각에 더미 패드 패턴들을 형성하고, 게이트 패턴들 및 포토키 영역들을 절연하는 제1 절연막을 형성한다.
셀 어레이 영역의 게이트 패턴들 및 포토키 형성 영역의 더미 게이트 패턴들은 동일 공정으로 형성할 수 있다. 제1 절연막은 게이트 패턴들, 더미 게이트 패턴 들 및 포토키 영역들 사이에 절연 물질막을 형성하고, 게이트 패턴들 및 더미 게이트 패턴들을 식각 정지막으로 절연 물질막을 화학기계적 연마하여 형성할 수 있다.
도전 패드 패턴 및 더미 패드 패턴은 제1 절연막을 식각하여 셀 어레이 영역 및 포토키 영역들의 반도체 기판을 노출하는 콘택홀을 형성하고, 콘택홀을 매립하면서 도전막을 형성하고, 게이트 패턴들 및 더미 게이트 패턴들을 식각 정지막으로 도전막을 화학기계적 연마하여 형성할 수 있다.
도전 패드 패턴, 게이트 패턴들, 제1 절연막 및 포토키 영역들 상에 제2 절연막을 형성한다. 더미 게이트 패턴들 및 더미 패드 패턴들을 포함하는 포토키 영역을 투과형 포토키로 이용하여 제2 절연막을 사진식각하여 게이트 패턴들 사이의 도전 패드 패턴을 노출하는 콘택홀을 형성한다.
포토키 영역들 사이의 제1 절연막 및 제2 절연막을 식각하여 반도체 기판과 단차를 갖게 포토키 영역들을 노출시킨다. 셀 어레이 영역의 콘택홀을 매립하면서 포토키 영역들 및 반도체 기판의 전면에 도전막을 형성한다. 더미 게이트 패턴들 및 더미 패드 패턴들을 포함하는 포토키 영역들을 단차형 포토키로 도전막을 사진식각하여 게이트 패턴들 사이의 도전 패드 패턴 상에 도전 라인을 형성한다.
본 발명의 포토키는 높이가 낮아지는 것을 억제하기 위하여 포토키 영역들을 구성하는 개별 포토키 영역 내부에 도전 패턴들, 예컨대 더미 게이트 패턴이나 더미 패드 패턴을 삽입하여 구성한다. 도전 패턴들은 서로 이격된 복수개의 제1 도전 패턴들과, 제1 도전 패턴들 사이 및 제1 도전 패턴들의 외각에 형성된 복수개의 제2 도전 패턴들로 이루어질 수 있다. 본 발명은 개별 포토키 영역 내부에 도전 패턴들을 삽입함으로써 반도체 제조 공정, 예컨대 화학기계적 연마시 포토키 영역의 높이가 낮아지는 것을 억제할 수 있다.
본 발명은 반도체 소자의 제조시에 이용되는 포토키를 제공한다. 본 발명은 포토키의 높이가 낮아지는 것을 억제하기 위하여 포토키 영역들을 구성하는 개별 포토키 영역 내부에 도전 패턴들, 예컨대 더미 게이트 패턴이나 더미 패드 패턴을 삽입한다. 이렇게 개별 포토키 영역 내부에 도전 패턴을 삽입할 경우 반도체 제조 공정, 예컨대 화학기계적 연마시 포토키 영역의 높이가 낮아지는 것을 억제할 수 있다. 이에 따라, 본 발명은 노광 장비가 포토키로부터의 광신호를 용이하게 읽을 수 있어 노광 공정의 신뢰성을 향상시킬 수 있다.
본 발명의 포토키는 반도체 기판, 예컨대 실리콘 웨이퍼 상의 일정 부분, 예컨대 스크라이브 영역(라인)에 형성될 수 있다. 본 발명의 포토키는 통상의 포토키 영역에 도전 패턴을 삽입하여 형성할 수도 있고, 통상의 포토키 영역과 인접한 인접 영역에 포토키 영역을 구성하고, 이에 도전 패턴을 삽입하여 형성할 수 있다.
이하에서 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이 다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명에 의한 포토키를 도시한 평면도이고, 도 2 및 도 3은 도 1의 A-A에 따른 단면도이다.
구체적으로, 본 발명에 의한 포토키(PK)는 반도체 기판(10), 예컨대 반도체 웨이퍼 상에 위치한다. 반도체 웨이퍼는 실리콘 웨이퍼를 이용할 수 있다. 포토키(PK)는 반도체 소자의 제조시 셀이 형성되지 않는 스크라이브 영역(라인)에 형성될 수 있다. 포토키(PK)는 가로 방향(X-X방향)으로 수백 ㎛의 길이로 형성되고, 가로 방향과 수직한 세로 방향으로는 수십 ㎛의 길이로 형성된다.
포토키(PK)는 반도체 기판(10) 상에 서로 이격되어 형성된 복수개의 제1 영역들(2)과, 제1 영역들(2)의 주위를 둘러싸는 제2 영역(4)으로 구성된다. 제1 영역들(2)은 제2 영역(4)에 비하여 면적이 작게 구성된다. 포토키(PK)는 제1 영역들(2)이나 제2 영역(4)중의 어느 하나의 영역에 포토키 영역들(12)을 구성한다. 포토키 영역들(12)중 어느 하나의 포토키 영역(12)은 개별 포토키 영역이라 칭할 수 있다.
도 2에서는 제1 영역(2)의 반도체 기판(10) 상에 서로 이격된 복수개의 포토키 영역들(12)을 형성하고, 제2 영역(4)에 포토키 영역들(12)의 주위를 둘러싸는 인접 영역(14)을 형성한 것이다. 도 3에서는 제2 영역(4)에 반도체 기판(10) 상에 서로 이격된 복수개의 포토키 영역들(12)을 형성하고, 제1 영역(2)에 포토키 영역들(12)의 주위를 둘러싸는 인접 영역(14)을 형성한 것이다. 도 3의 포토키(PK)는 도 2와 비교하여 리버스(reverse)형 포토키라 부른다.
도 3의 리버스형 포토키(PK)는 포토키 영역들(12)이 넓은 면적의 제2 영역에 형성되어 반도체 소자 제조 공정, 예컨대 화학기계적 연마시 연마저지 능력을 보다 우수하게 하여 포토키 영역들(12)의 높이가 낮아지는 것을 잘 방지할 수 있다. 도 2 및 도 3에 도시한 포토키 영역들(12)은 후에 보다 더 구체적으로 설명한다.
도 4 및 도 5는 도 1의 X-X 단면의 일 예들로써 포토키 영역들중 일부만을 도시한 도면들이다.
구체적으로, 도 4 및 도 5에 도시한 바와 같이 반도체 기판(10) 상에 서로 이격되어 형성된 복수개의 포토키 영역들(12)이 형성되어 있다. 편의상 도 4에서는 포토키 영역(12)이 세 개 표시된 것이며, 도 5에서는 포토키 영역(12)이 네 개 표시된 것이다. 하나의 포토키 영역(12), 즉 개별 포토키 영역(12)은 내부에 서로 이격된 복수개의 제1 도전 패턴들(18)과, 제1 도전 패턴들(18) 사이 및 제1 도전 패턴들(18)의 외각에 형성된 복수개의 제2 도전 패턴들(20)을 포함한다.
제1 도전 패턴(18)은 반도체 소자, 예컨대 디램(DRAM)의 제조시에는 폴리실리콘막을 포함하는 더미 게이트 패턴일 수 있고, 제2 도전 패턴(20)은 폴리실리콘막을 포함하는 더미 패드 패턴일 수 있다. 포토키 영역(12) 내에 도전 패턴들(18, 20)이 형성될 경우 반도체 소자의 제조중 화학기계적 연마 공정을 수행하더라도 포토키 영역들(12)의 높이가 낮아지는 것을 줄일 수 있다. 포토키 영역들(12) 사이에는 인접 영역(14)이 형성되어 있다.
도 4에서는 도 2와 비슷하게 좁은 면적에 포토키 영역들(12)이 형성되고, 포토키 영역들(12)의 주위에 포토키 영역들(12)보다 넓은 면적에 인접 영역(14)이 형 성되며 인접 영역은 절연막(22), 예컨대 산화막으로 구성된다. 도 5에서는 도 3과 비슷하게 넓은 면적에 포토키 영역들(12)이 형성되고, 포토키 영역들(12)의 주위에 포토키 영역들(12)보다 좁은 면적에 인접 영역(14)이 형성되며, 인접 영역(14)이 절연막(22)을 구성되고 그 내부에 서로 이격되어 형성된 제3 도전 패턴들(19)이 더 형성되어 있다. 제3 도전 패턴(19)은 제1 도전 패턴(18)과 동일한 물질 및 동일한 제조 공정에서 형성될 수 있다.
도 5와 같이 구성할 경우, 반도체 소자의 제조중 화학기계적 연마 공정을 수행하더라도 연마 저지 능력이 우수하여 포토키 영역들(12)의 높이가 낮아지는 것을 더욱더 줄일 수 있다. 포토키 영역들(12)나 인접 영역(14)의 절대적 크기나 상대적 크기는 필요에 따라 변경할 수 있으며, 변경하더라도 본 발명의 범위에 포함된다. 또한, 인접 영역(14)에 다양한 패턴이 포함되더라도 본 발명의 범위에 포함될 수 있다.
도 6은 본 발명의 일 예에 의한 하나의 포토키 영역(개별 포토키 영역) 및 인접 영역의 일부 평면도이고, 도 7은 도 6의 VII-VII에 따른 단면도이다.
구체적으로, 도 6은 도 7의 일부만을 도시한 평면도이다. 도 6에 도시한 바와 같이 하나의 포토키 영역(12, 개별 포토키 영역)은 반도체 기판(10)의 제1 부분에 형성되는 제1 포토키 영역(12a)과, 제1 포토키 영역(12a)과 인접하여 반도체 기판(10)의 제2 부분에 형성되는 제2 포토키 영역(12b)으로 구성된다. 제1 포토키 영역(12a)은 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)로 구성되며, 제2 포토키 영역(12b)은 제1 도전 패턴들(18)만으로 구성된다.
도 7에 도시한 바와 같이 제1 포토키 영역(12a)은 앞서 설명한 바와 같이 서로 이격된 복수개의 제1 도전 패턴들(18)과, 제1 도전 패턴들(18) 사이 및 제1 도전 패턴들(18)의 외각에 형성된 복수개의 제2 도전 패턴들(20)을 포함한다. 인접 영역(14)은 절연막(22)으로 구성되며, 필요에 따라 도 7에 도시한 바와 같이 제1 도전 패턴들(18)을 더 포함할 수 있다.
개별 포토키 영역(12) 내에 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)의 평면적 배열은 다양하게 할 수 있다. 도 6에 도시한 바와 같이 제1 도전 패턴들(18)은 반도체 기판(10) 상에 제1 방향(X 방향) 및 제1 방향과 수직인 제2 방향(Y방향)으로 서로 이격되면서 형성되고, 제2 도전 패턴들(20)은 반도체 기판(10) 상의 제1 도전 패턴들(18) 사이에 형성되고 제1 또는 제2 방향으로 서로 이격되어 형성되어 있다. 개별 포토키 영역(12)의 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)의 배열의 다양한 실시예에 대하여는 후에 보다 더 도시한다.
도 6 및 도 7과 같이 포토키 영역들(12)을 구성할 경우, 노광 장치를 이용하여 사진공정을 진행할 때 노광 장치에서 반도체 기판(10)에 레이저 광을 투과시키고 제1 포토키 영역(12a)과 제2 포토키 영역(12b)간의 콘트라스트 차이로 포토키(PK)를 인식한다. 이와 같은 형태의 포토키(PK)를 투과형 포토키라 부른다.
도 8은 본 발명의 다른 예에 의한 하나의 포토키 영역(개별 포토키 영역) 및 인접 영역의 일부 평면도이고, 도 9a는 도 8의 IX-IX에 따른 단면도이고, 도 9b는 도 9a의 포토키 영역이 광신호를 인식하는 것을 설명하기 위한 단면도이다.
구체적으로, 도 8은 도 9a의 일부만을 도시한 평면도이다. 도 8에 도시한 바 와 같이 개별 포토키 영역(12)은 인접 영역(14)과 바로 인접하여 구성된다. 그리고, 개별 포토키 영역(12)은 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)로 구성된다. 다시 말해, 도 8의 개별 포토키 영역(12)은 도 6과 비교하여 제2 도전 패턴들(30)로 구성된 제2 포토키 영역(12b)을 포함하지 않는다. 평면적으로 도 8의 개별 포토키 영역(12)은 도 6의 제1 포토키 영역(12a)과 동일하게 구성된다. 개별 포토키 영역(12)을 구성하는 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)의 배열은 다양한 실시예로써 후에 보다 더 설명한다.
도 9a에 도시한 바와 같이 개별 포토키 영역(12)의 단면은 도 4와 동일하다. 즉, 개별 포토키 영역(12)은 서로 이격된 복수개의 제1 도전 패턴들(18)과, 제1 도전 패턴들(18) 사이 및 제1 도전 패턴들(18)의 외각에 형성된 복수개의 제2 도전 패턴들(20)을 포함한다. 인접 영역(14)은 절연막(22)으로 구성되며, 필요에 따라 도 7에 도시한 바와 같이 제3 도전 패턴들(19)을 더 포함할 수 있다.
도 9b는 반도체 제조 공정시 도 9a에 도시된 절연막(22)을 제거한 후, 포토키 영역들(12) 및 인접 영역(14)이 형성된 반도체 기판(10)의 전면에 불투명 도전막(23), 예컨대 텅스텐막을 형성한 상태를 도시한 것이다. 이렇게 불투명 도전막(23)이 포토키 영역들(12) 상에 형성된 경우, 노광 장치를 이용하여 사진공정을 진행할 때 노광 장치에서 반도체 기판(10)에 레이저 광을 반사시키고 포토키 영역들이 형성된 부분과 그렇치 않은 부분, 예컨대 인접 영역(14)간의 단차로 인해 포토키(PK)를 인식한다. 이와 같은 형태의 포토키를 단차형 포토키라 부른다.
도 10 내지 도 14는 본 발명에 의한 포토키 영역의 다양한 예들을 도시한 평 면도들이다.
구체적으로, 도 10 내지 도 14는 도 6의 제1 포토키 영역(12a)이나 도 8의 개별 포토키 영역(12)에 적용할 수 있는 다양한 실시예들을 도시한 것이다. 도 10에 도시한 바와 같이 개별 포토키 영역(12)은 반도체 기판(미도시) 상에 제1 방향(X방향)으로 서로 이격되면서 제1 방향과 수직인 제2 방향(Y방향)으로 연결되어 형성된 제1 도전 패턴들(18)을 포함한다. 그리고, 도 10에 도시한 개별 포토키 영역(12)은 반도체 기판(10) 상의 제1 도전 패턴들(18) 사이에 형성되고 제1 및 제2 방향으로 서로 이격되어 형성된 제2 도전 패턴들(20)을 포함한다.
도 11의 개별 포토키 영역(12)은 도 10과 비교하여 제1 도전 패턴들(18)이 제2 방향으로 서로 이격되면서 제1 방향으로 연결되어 형성된 것을 제외하고는 동일하다. 도 12는 도 10 및 도 11의 조합의 배열예이다. 도 12의 개별 포토키 영역(12)은 도 10 및 도 11과 비교하여 제1 도전 패턴들(18)이 제1 및 제2 방향으로 서로 이격되면서 제1 방향 및 제2 방향으로 서로 연결되어 형성된 것을 제외하고는 동일하다.
도 13의 개별 포토키 영역(12)은 반도체 기판(10) 상에 제1 방향(X 방향) 및 제1 방향과 수직인 제2 방향(Y방향)으로 서로 이격되면서 형성된 제1 도전 패턴들(18)을 포함한다. 그리고, 도 13의 포토키 영역(12)은 반도체 기판(10) 상의 제1 도전 패턴들(18) 사이에 제1 및 제2 방향으로 서로 이격되어 형성된 제2 도전 패턴들(20)로 이루어진다. 도 13의 개별 포토키 영역(12)은 제1 방향으로 제1 도전 패턴들(18) 또는 제2 도전 패턴들(20)이 형성되어 있다. 이에 반해, 도 14의 개별 포 토키 영역(12)은 도 13과 비교하여 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)이 규칙적으로 형성되지 않고 불규칙적으로 형성되어 있다. 즉, 도 14의 개별 포토키 영역(12)은 제1 방향으로 제1 도전 패턴들(18) 및 제2 도전 패턴들(20)이 혼합되어 형성되어 있다.
이하에서는, 앞서의 포토키를 이용한 반도체 소자의 제조방법을 자세히 설명한다.
도 15 내지 도 21은 본 발명의 일 예에 의한 포토키를 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
구체적으로, 도 15 내지 도 21에서, 좌측 도면 및 우측 도면은 각각 반도체 소자의 셀 어레이 영역 및 포토키 형성 영역의 제조방법을 설명하기 위하여 도시한 것이다. 도 15 내지 도 21은 반도체 소자, 예컨대 디램 소자의 일부 제조 방법을 도시한 것이다.
도 15를 참조하면, 반도체 기판(10), 예컨대 실리콘 웨이퍼 상이 제1 부분 및 제2 부분에 각각 셀 어레이 영역 및 포토키 형성 영역을 한정한다. 포토키 형성 영역은 서로 이격되어 형성되는 포토키 영역들(12)을 포함한다. 반도체 기판의 제2 부분은 앞서 도 1에서 설명한 바와 같이 서로 이격되어 형성된 복수개의 제1 영역들(2)과, 제1 영역들(2)의 주위를 둘러싸는 제2 영역(4)으로 구성될 수 있다. 그리고, 제1 영역들과 제2 영역중 어느 하나에 포토키 영역들(12)이 한정될 될 수 있다.
셀 어레이 영역 및 포토키 형성 영역에 각각 게이트 패턴들(18a) 및 더미 게 이트 패턴들(18)은 형성한다. 게이트 패턴(18a)은 반도체 기판(10) 상에 게이트 절연막(미도시), 폴리실리콘막(3) 및 금속 실리사이드막(5)으로 이루어진 게이트 전극, 게이트 전극을 감싸고 질화막으로 이루어지는 게이트 캡핑층(7)으로 형성한다. 더미 게이트 패턴(18)은 게이트 패턴(18a)과 동일한 구조로 형성한다. 특별히, 포토키 형성 영역의 게이트 패턴(18)은 더미 게이트 패턴(18a)이라 칭하며, 도 15 및 이하 도면에서 더미 게이트 패턴(18)의 모양은 게이트 패턴(18a)과 다르게 간략하게 도시한다.
포토키 형성 영역의 더미 게이트 패턴들(18)은 셀 어레이 영역의 게이트 패턴들(18a)과 동일한 공정 단계에서 동시에 형성할 수 있다. 더미 게이트 패턴들(18)은 도 1의 제1 영역(2)이나 제2 영역(4)에 형성할 수 있다. 반도체 소자, 예컨대 디램 반도체 소자의 제조시에 더미 게이트 패턴들(18)은 도 2와 같이 제1 영역, 예컨대 통상의 포토키 영역이나 제2 영역, 예컨대 더미 패드 패턴이 형성되는 영역에 형성될 수 있다.
이어서, 게이트 패턴들(18a), 더미 게이트 패턴들(18) 및 포토키 영역(12) 사이를 매립하여 절연하도록 절연 물질막을 형성한 후, 게이트 패턴들(18a) 및 더미 게이트 패턴들(18)을 식각 정지막으로 절연 물질막을 화학기계적 연마하여 제1 절연막(22)을 형성한다. 본 발명에 있어서 제1 절연막(22) 형성을 위한 화학기계적 연마시, 포토키 형성 영역은 더미 게이트 패턴들(18)로 인하여 제1 절연막(22)이 식각되지 않으며 이에 따라 높이(h1)가 낮아지는 것을 억제할 수 있다.
다시 말해, 포토키 형성 영역에 더미 게이트 패턴들(18)이 없을 경우 화학기 계적 연마시 제1 절연막(22)이 식각되어 포토키 영역(12)의 높이가 낮아지나, 본 발명은 포토키 영역(12)에 더미 게이트 패턴들(18)이 형성되어 있어 포토키 영역의 높이가 낮아지는 것을 억제할 수 있다.
도 16 및 도 17을 참조하면, 게이트 패턴들(18a) 및 더미 게이트 패턴들(18) 사이에 매립된 제1 절연막(22)을 사진식각하여 셀 어레이 영역 및 포토키 형성 영역의 반도체 기판(10)을 노출하는 콘택홀(24)을 형성한다. 이렇게 되면, 셀 어레이 영역에서는 게이트 패턴들(18a) 사이의 반도체 기판(10)이 노출되고, 포토키 형성 영역에서는 더미 게이트 패턴들(18) 사이의 반도체 기판(10)이 노출된다. 이어서, 도 17에 도시한 바와 같이 콘택홀(24)을 매립하면서 반도체 기판(10)의 전면에 도전막(26), 예컨대 불순물이 도핑된 폴리실리콘막을 형성한다.
도 18을 참조하면, 게이트 패턴들(18a) 및 더미 게이트 패턴들(18a)을 식각 정지막으로 하여 도전막(26)을 화학기계적 연마한다. 도전막(26)의 화학기계적연마시 포토키 영역(12)은 더미 게이트 패턴들(18)로 인하여 높이(h1)가 낮아지는 것을 억제할 수 있다. 본 발명에 있어서 도전막(26)의 화학기계적 연마시, 포토키 영역은 더미 게이트 패턴들(18)로 인하여 제1 절연막(22)이 식각되지 않으며 이에 따라 높이(h1)가 낮아지는 것을 억제할 수 있다.
도전막(26)의 화학기계적 연마에 따라, 셀 어레이 영역에 복수개의 게이트 패턴들(18a)과 게이트 패턴들(18a) 사이에 도전 패드 패턴(20a)이 형성된다. 포토키 형성 영역에 복수개의 더미 게이트 패턴들(18)과 더미 게이트 패턴들(18) 사이 및 더미 게이트 패턴들의 외각에 더미 패드 패턴(20)을 포함하는 포토키 영역들(12)이 완성된다. 포토키 영역들(12)은 후공정에서 포토키(PK) 역할을 수행한다. 계속하여, 도전 패드 패턴(20a), 게이트 패턴들(18a), 제1 절연막(22) 및 포토키 영역들(12) 상에 제2 절연막(28)을 형성한다.
도 19를 참조하면, 더미 게이트 패턴들(18) 및 더미 패드 패턴들(20)을 포함하는 포토키 영역(12)을 투과형 포토키로 이용하여 제2 절연막(28)을 사진식각한다. 즉, 노광 장치에서 반도체 기판(10)에 레이저 광을 투과시키고 포토키 영역(12)과 제1 절연막(22)이나 제2 절연막(28)간의 콘트라스트 차이로 인한 광신호를 분석하여 포토키를 인식하고, 이를 이용하여 사진식각한다.
이에 따라, 게이트 패턴들(18a) 사이의 도전 패드 패턴(20a)을 노출하는 제2 콘택홀(second contact hole, 30)을 형성한다. 셀 어레이 영역의 제2 절연막(28)의 식각시에 포토키 형성 영역의 제1 절연막(22) 및 제2 절연막(28)은 식각되어 반도체 기판(10)과 단차를 갖게끔 포토키 영역들(12)이 노출된다. 제2 콘택홀(30) 형성과 포토키 영역들(12)의 노출 공정은 동일 공정 또는 별도의 공정을 이용할 수 있다. 포토키 영역(12)은 앞서 설명한 바와 같이 내부에 서로 이격된 복수개의 더미 게이트 패턴들(18)과, 더미 게이트 패턴들(18) 사이 및 더미 게이트 패턴들(18)의 외각에 형성된 복수개의 더미 패드 패턴들(20)을 포함하여 구성된다.
도 20 및 도 21을 참조하면, 도 20에 도시한 바와 같이 셀 어레이 영역의 제2 콘택홀(30)을 매립하면서 포토키 영역들(12) 및 반도체 기판(10)의 전면에 불투명 도전막(23), 예컨대 텅스텐막을 형성한다.
도 21에 도시한 바와 같이 더미 게이트 패턴들(18) 및 더미 패드 패턴들(20) 을 포함하는 포토키 영역들(12)을 단차형 포토키로 이용하여 도전막(23)을 사진식각하여 게이트 패턴들(18a) 사이의 도전 패드 패턴(20a) 상에 도전 라인(23a)을 형성한다. 즉, 노광 장치에서 반도체 기판(10)에 레이저 광을 반사시키고 포토키 영역(12)이 형성된 부분과 그렇치 않은 부분간의 단차로 인해 포토키를 인식하고, 이를 이용하여 사진식각한다. 본 발명에서는 앞서의 화학기계적연마시 포토키 영역들(12)의 높이가 더미 게이트 패턴들(18)이나 더미 패드 패턴들(20)로 인하여 낮아지지 않아 포토키 영역(12)을 단차형 포토키로 용이하게 이용할 수 있다. 도전 라인(23a)은 디램 반도체 소자에서 비트 라인 역할을 수행할 수 있다.
도 22는 본 발명의 다른 예에 따라 포토키를 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
구체적으로, 본 발명의 다른 예에 의한 반도체 소자의 제조 방법은 도 15 내지 도 20과 동일한 제조 공정을 수행한다. 이어서, 도 22와 같이 게이트 패턴들(18a) 및 더미 게이트 패턴들(18)을 식각 정지막으로 이미 형성된 도전막(23)을 화학기계적 연마하여 셀 어레이 영역의 게이트 패턴들(18a) 사이에 도전 플러그(23b)를 형성함과 아울러 포토키 영역의 더미 패드 패턴들(20) 외각에 제3 도전 패턴(23b)을 형성한다. 본 실시예에서는 도전막(23)의 화학기계적 연마시 포토키 영역들(12)의 높이가 더미 게이트 패턴들(18)이나 더미 패드 패턴들(20)로 인하여 낮아지지 않아 포토키 영역들(12)을 단차형 포토키로 용이하게 이용할 수 있다.
이어서, 도전 플러그(23b) 및 포토키 형성 영역 상에 제2 도전막(미도시)을 더 형성하고, 더미 게이트 패턴들(18) 및 더미 패드 패턴(20)을 포함하는 포토키 영역들(12)을 앞서 설명한 바와 같이 단차형 포토키로 이용하여 제2 도전막을 사진식각하여 게이트 패턴들(18a) 사이의 도전 플러그(23b) 상에 제2 도전 라인(23c)을 형성한다. 제2 도전 라인(23c)은 디램 소자에서 비트 라인 역할을 수행할 수 있다.
도 1은 본 발명에 의한 포토키를 도시한 평면도이고,
도 2 및 도 3은 도 1의 A-A에 따른 단면도이고,
도 4 및 도 5는 도 1의 X-X 단면의 일 예들로써 포토키 영역들중 일부만을 도시한 도면들이고,
도 6은 본 발명의 일 예에 의한 하나의 포토키 영역(개별 포토키 영역) 및 인접 영역의 일부 평면도이고,
도 7은 도 6의 VII-VII에 따른 단면도이고,
도 8은 본 발명의 다른 예에 의한 하나의 포토키 영역(개별 포토키 영역) 및 인접 영역의 일부 평면도이고,
도 9a는 도 8의 IX-IX에 따른 단면도이고,
도 9b는 도 9a의 포토키 영역이 광신호를 인식하는 것을 설명하기 위한 단면도이고,
도 10 내지 도 14는 본 발명에 의한 포토키 영역의 다양한 예들을 도시한 평면도들이고,
도 15 내지 도 21은 본 발명의 일 예에 의한 포토키를 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도들이고,
도 22는 본 발명의 다른 예에 따라 포토키를 이용한 반도체 소자의 제조방법을 설명하기 위한 단면도이다.

Claims (20)

  1. 반도체 기판 상에 서로 이격되어 형성된 복수개의 제1 영역들과, 상기 제1 영역들의 주위를 둘러싸는 제2 영역으로 구성된 포토키에 있어서,
    상기 제1 영역들이나 제2 영역중의 어느 하나의 영역의 상기 반도체 기판 상에 서로 이격되어 형성된 복수개의 포토키 영역들을 포함하여 이루어지고,
    상기 포토키 영역들중 어느 하나인 개별 포토키 영역은 내부에 서로 이격된 복수개의 제1 도전 패턴들과, 상기 제1 도전 패턴들 사이 및 상기 제1 도전 패턴들의 외각에 형성된 복수개의 제2 도전 패턴들을 포함하여 이루어지는 것을 특징으로 하는 포토키.
  2. 제1항에 있어서, 상기 개별 포토키 영역은 상기 반도체 기판의 제1 부분에 상기 제1 도전 패턴들 및 제2 도전 패턴들이 형성된 제1 포토키 영역과, 상기 제1 포토키 영역과 인접하여 상기 반도체 기판의 제2 부분에 상기 제1 도전 패턴들이 형성된 제2 포토키 영역으로 구성되는 것을 특징으로 하는 포토키.
  3. 제1항에 있어서, 상기 개별 포토키 영역은 상기 반도체 기판 상에 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 서로 이격되면서 형성된 제1 도전 패턴들과, 상기 반도체 기판 상의 상기 제1 도전 패턴들 사이에 형성되고 상기 제1 및 제2 방향으로 서로 이격되어 형성된 제2 도전 패턴들로 이루어지는 것을 특징으로 하는 포토키.
  4. 제1항에 있어서, 상기 개별 포토키 영역은 상기 반도체 기판 상에 제1 방향 또는 상기 제1 방향과 수직인 제2 방향으로 서로 이격되면서 상기 제1 방향 또는 제2 방향으로 연결되어 형성된 제1 도전 패턴들과, 상기 반도체 기판 상의 상기 제1 도전 패턴들 사이에 형성되고 상기 제1 및 제2 방향으로 서로 이격되어 형성된 제2 도전 패턴들로 이루어지는 것을 특징으로 하는 포토키.
  5. 제1항에 있어서, 상기 포토키 영역들 사이의 상기 반도체 기판 상에는 인접 영역이 형성되고, 상기 인접 영역은 절연막으로 구성되는 것을 특징으로 하는 포토키.
  6. 제5항에 있어서, 상기 인접 영역을 구성하는 절연막 내의 반도체 기판 상에는 복수개의 제3 도전 패턴들이 서로 이격되어 형성되어 있는 것을 특징으로 하는 포토키.
  7. 제5항에 있어서, 상기 포토키 영역들의 면적은 상기 인접 영역의 면적과 비교하여 좁거나 또는 넓은 것을 특징으로 하는 포토키.
  8. 반도체 기판 상에 서로 이격되어 형성된 복수개의 제1 영역들과, 상기 제1 영역들의 주위를 둘러싸고 상기 제1 영역들보다 넓은 면적을 갖는 제2 영역으로 구성된 포토키에 있어서,
    상기 제1 영역들이나 제2 영역중의 어느 하나의 영역의 반도체 기판에 서로 이격되어 형성된 복수개의 포토키 영역들을 포함하여 이루어지고,
    상기 포토키 영역들중 어느 하나인 개별 포토키 영역은 내부에 서로 이격된 복수개의 더미 게이트 패턴들과, 상기 더미 게이트 패턴들 사이 및 상기 더미 게이트 패턴들의 외각에 형성된 복수개의 더미 패드 패턴들을 포함하여 이루어지는 것을 특징으로 하는 포토키.
  9. 제8항에 있어서, 상기 개별 포토키 영역은 상기 반도체 기판의 제1 부분에 더미 게이트 패턴들 및 더미 패드 패턴들이 형성된 제1 포토키 영역과, 상기 반도체 기판의 제2 부분에 상기 더미 게이트 패턴들이 형성된 제2 포토키 영역으로 구성되는 것을 특징으로 하는 포토키.
  10. 제8항에 있어서, 상기 포토키 영역들 사이의 상기 반도체 기판 상에는 인접 영역이 형성되고, 상기 인접 영역은 절연막으로 구성되는 것을 특징으로 하는 포토키.
  11. 반도체 기판의 제1 부분에 마련되는 셀 어레이 영역과, 상기 반도체 기판의 제2 부분에 서로 이격되어 형성되는 포토키 영역들을 포함하는 포토키 형성 영역을 한정하고,
    상기 셀 어레이 영역에 복수개의 게이트 패턴들과 상기 게이트 패턴들 사이에 도전 패드 패턴을 형성하고,
    상기 포토키 영역들의 각각에 복수개의 더미 게이트 패턴들과 상기 더미 게이트 패턴들 사이 및 상기 더미 게이트 패턴들의 외각에 더미 패드 패턴들을 형성하고, 상기 게이트 패턴들 및 포토키 영역들을 절연하는 제1 절연막을 형성하고,
    상기 도전 패드 패턴, 게이트 패턴들, 제1 절연막 및 포토키 영역들 상에 제2 절연막을 형성하고,
    상기 더미 게이트 패턴들 및 더미 패드 패턴들을 포함하는 상기 포토키 영역을 투과형 포토키로 이용하여 상기 제2 절연막을 사진식각하여 상기 게이트 패턴들 사이의 상기 도전 패드 패턴을 노출하는 콘택홀을 형성하고,
    상기 포토키 영역들 사이의 상기 제1 절연막 및 제2 절연막을 식각하여 상기 반도체 기판과 단차를 갖게 포토키 영역들을 노출시키고,
    상기 셀 어레이 영역의 상기 콘택홀을 매립하면서 상기 포토키 영역들 및 반도체 기판의 전면에 도전막을 형성하고, 및
    상기 더미 게이트 패턴들 및 더미 패드 패턴들을 포함하는 상기 포토키 영역들을 단차형 포토키로 상기 도전막을 사진식각하여 상기 게이트 패턴들 사이의 상기 도전 패드 패턴 상에 도전 라인을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 게이트 패턴 및 더미 게이트 패턴은 상기 반도체 기판 상에 형성된 게이트 절연막, 게이트 전극 및 상기 게이트 절연막 및 게이트 전극을 둘러싸는 캡핑층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 상기 제1 절연막은 상기 게이트 패턴들, 더미 게이트 패턴들 및 포토키 영역들 사이에 절연 물질막을 형성하고, 상기 게이트 패턴들 및 더미 게이트 패턴들을 식각 정지막으로 상기 절연 물질막을 화학기계적 연마하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 도전 패드 패턴 및 더미 패드 패턴은,
    상기 제1 절연막을 식각하여 상기 셀 어레이 영역 및 상기 포토키 영역들의 반도체 기판을 노출하는 콘택홀을 형성하고;
    상기 콘택홀을 매립하면서 도전막을 형성하고;
    상기 게이트 패턴들 및 더미 게이트 패턴들을 식각 정지막으로 상기 도전막을 화학기계적 연마하는 것을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제11항에 있어서, 상기 도전막을 형성한 후, 상기 게이트 패턴들 및 더미 게이트 패턴들을 식각 정지막으로 상기 도전막을 화학기계적 연마하여 상기 셀 어레 이 영역의 게이트 패턴들 사이에 도전 플러그를 형성함과 아울러 상기 포토키 영역들의 더미 패드 패턴들 외각에 도전 패턴을 형성하고,
    상기 도전 플러그 및 포토키 형성 영역에 제2 도전막을 더 형성하고,
    상기 더미 게이트 패턴들 및 더미 패드 패턴을 포함하는 포토키 영역을 단차형 포토키로 이용하여 상기 제2 도전막을 사진식각하여 상기 게이트 패턴들 사이의 상기 도전 플러그 상에 제2 도전 라인을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제11항에 있어서, 상기 셀 어레이 영역의 게이트 패턴들 및 상기 포토키 형성 영역의 더미 게이트 패턴들은 동일 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제11항에 있어서, 상기 도전 라인 및 제2 도전 라인은 비트 라인인 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제11항에 있어서, 상기 반도체 소자는 디램 반도체 소자인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제11항에 있어서, 상기 반도체 기판의 제2 부분은 서로 이격되어 형성된 복수개의 제1 영역들과, 상기 제1 영역들의 주위를 둘러싸는 제2 영역으로 구성되고,
    상기 제1 영역들과 제2 영역중 어느 하나에 상기 포토키 영역들이 한정되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제11항에 있어서, 상기 콘택홀 형성과 상기 포토키 영역들의 노출은 동일 공정 또는 별도의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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