KR20040085715A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 T자형상의 활성영역과 중첩되는 라인형 오픈 영역을 가지는 LPC 마스크를 사용하여 선형 랜딩플러그를 형성하고, 비트라인은 T자 형상의 머리 부분에 콘택을 형성하였으므로, 섬형 랜딩플러그에 비해 해상도가 증가되어 공정여유도가 증가되고, 층간절연막의 CMP 공정을 생략할 수 있어 공정이 간단하며, 셀과 패리 지역에서의 공정을 함께 진행할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 랜딩 플러그 콘택(landing plug contact; 이하 LPC라 칭함)을 라인형으로 형성하여 패텬 형성시의 공정마진을 증가시키고, 한차례의 화학 기계적 연마(이하 CMP라 칭함) 공정을 생략할 수 있어 공정이 단순화되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.

[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.

또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.

이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.

상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 자기정렬콘택 방법등이 있다.

상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.

또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 자기정렬콘택 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.

도 1은 종래 기술에 따른 반도체소자의 레이아웃도로서, LPC 형성의 예이다.

먼저, 반도체기판(10)상에 소자분리산화막에 의해 정의되는 I자형의 활성영역(12)들이 메트릭스 배열로 배치되어 있으며, 상기 활성영역(12)들을 가로지르는 방향으로 연장된 워드라인(14)이 형성되어 있고, 상기 활성영역(12)들과 머리 부분이 중첩되는 T자 형상의 오픈 영역들을 가지는 LPC 마스크(16)가 형성되어있다.

따라서 LP 도전물질 도포 및 셀별 LP 분리의 공정을 거치면 T자 형상의 LP가 형성된다.

상기와 같은 종래 기술에 따른 반도체소자의 레이아웃은 I자형 활성영역과 그와 중첩되는 T자형 랜딩플러그를 구비하게 되는데, 상기 LPC 마스크가 섬형 LP를 가지게 되므로, 오정렬 발생시 단락이나 오픈 실패등의 불량이 쉽게 발생하여 공정여유도가 작고, 섬형 LPC를 형성하기 위해서는 공정 진행상 LPC 마스크 형성전에 층간절연막을 평탄화하기 위한 CMP 공정을 진행하여야하므로 공정이 복잡해지는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 LPC을 라인형으로 오픈하여 CMP 공정을 생략할 수 있어 공정이 간단하고, 섬형 패턴에 비해 해상도가 높은 라인/스페이스 패턴을 형성하므로 공정여유도가 높은 반도체소자의 제조방법을 제공함에 있다.

도 1은 종래 기술에 따른 반도체소자의 레이아웃도.

도 2는 본 발명에 따른 반도체소자의 레이아웃도.

도 3은 도 2에서의 선 Ⅰ-Ⅰ에 따른 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 20 : 반도체기판 12, 22 : 활성영역

14, 24 : 워드라인 16, 26 : 랜딩플러그 콘택 마스크

28 : 선형 랜딩플러그 30 : 비트라인콘택홀

32, 34 : 층간절연막 36 : 소자분리 산화막

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은,

반도체기판상에 소자분리막에 의해 정의되는 T자 형상의 활성영역과,

상기 활성영역과 수직한 방향으로 연장되어있으며, 활성영역과 중첩되는 워드라인과,

상기 활성영역과 중첩되는 선형의 오픈영역을 가지는 랜딩플러그 콘택 마스크를 사용하여 형성된 선형 랜딩플러그를 구비함에 있다.

또한 본 발명에 따른 반도체소자 제조방법의 특징은,

반도체기판상에 소자분리막에 의해 정의되는 T자 형상의 활성영역을 형성하는 공정과,

상기 구조의 전표면에 게이트절연막을 형성하는 공정과,

상기 활성영역과 수직한 방향으로 연장되어있으며, 활성영역과 중첩되는 워드라인을 형성하되, 마스크절연막 패턴과 중첩되도록 형성하는 공정과,

상기 마스크절연막 패턴과 워드라인의 측벽에 절연 스페이서를 형성하는 공정과,

상기 구조의 전표면에 층간절연막을 형성하는 공정과,

상기 층간절연막을 선택식각하여 랜딩 플러그용 콘택을 형성하되, 상기 활성영역과 중첩되는 선형의 오픈영역을 가지는 랜딩플러그 콘택 마스크를 사용하여 형성하는 공정과,

상기 구조의 전표면에 랜딩플러그 도전층을 도포하여 상기 랜딩 플러그용 콘택을 메우는 공정과,

상기 도전층을 CMP 방법으로 평탄화 식각하여 선형 랜딩플러그를 형성하는 공정을 구비함에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.

도 2는 본 발명에 따른 반도체소자의 레이아웃도로서, 라인형 LPC의 예이다.

먼저, 실리콘 웨이퍼등의 반도체기판(20)상에 소자분리산화막에 의해 정의되는 T자 형상의 활성영역(22)들이 메트릭스 배열되어 있고, 상기 활성영역(22)들과 수직하는 방향으로 연장되어있는 워드라인(24)들이 하나의 활성영역(22)에 두 개가 교차되도록 형성되어 있으며, 상기 활성영역(22)과 중첩되고 상기 워드라인(24)과는 직교하는 방향으로 연장되도록 오픈영역을 가지는 LPC 마스크(26)가 형성되어있다. 상기 LPC 마스크(26)에 의한 오픈 영역의 상부에 캐패시터의 전하저장전극(도시되지 않음)이 형성된다.

또한 상기의 LPC 마스크(26)에 의해 LPC이 오픈되고 LP 도전물질 도포 및 워드라인(22)을 이용한 셀별 분리 공정에 의해 선형의 LP(28)가 형성되고, 후속 공정으로서, 상기 영역(22)들의 T자형의 다리 부분에 비트라인콘택홀(30)이 형성된다.

여기서 상기의 LPC 마스크(26)는 라인/스페이스 패턴이므로 섬형 패턴 보다는 해상도가 높아 공정여유도를 증가시킬 수 있으며, 마진이 증가되므로 LPC 오픈시에도 식각되는 층간절연막 표면에 굴곡이 있어도 콘택 오픈과 셀별 플러그 분리에 무리가 없어 층간절연막 표면의 CMP 공정은 생략할 수 있다.

도 3은 도2의 선 Ⅰ-Ⅰ에 따른 단면도로서, 도 2와 함께 참조하여 제조 공정을 설명하면 다음과 같다.

먼저, 반도체기판(20)상에 소자분리산화막(36)에 의해 정의되는 T자 형상의 활성영역(22)들을 메트릭스 배열 형상으로 형성하고, 전면에 게이트절연막(도시되지 않음)을 형성한 후, 상기 활성영역(22)들과 수직하는 방향으로 연장되어있는 워드라인(24)들을 하나의 활성영역(22)에 두 개가 교차되도록 형성하되, 상기 워드라인의 상부에는 마스크절연막 패턴(도시되지 않음)이 중첩되도록 형성한다.

그다음 상기 마스크절연막 패턴과 워드라인의 측벽에 절연 스페이서(도시되지 않음)를 형성하고, 워드라인 양측의 활성영역(22)에 소오스/드레인영역(도시되지 않음)을 형성한 후, 상기 구조의 전표면에 제1층간절연막(32)을 도포한다. 이때 상기 층간절연막(32)은 워드라인(24)들에 의해 단차가 져있다.

그후, 상기 제1층간절연막(32)상에 LPC 마스크(26)를 형성하되 상기 활성영역(22)과 중첩되고 상기 워드라인(24)과는 직교하는 방향으로 연장되도록 오픈영역을 가지도록 형성한다. 여기서 상기 층간절연막(32) 표면에 단차가 있어도 상기의 LPC 마스크(26)가 라인형 오픈 영역으로 형성되므로 상기 제1층간절연막(32)의 CMP 공정은 생략 할수도 있다.

그다음 상기 LPC 마스크(26)에 의해 노출되어있는 제1층간절연막(32)을 식각하여 LPC을 형성하고, 상기 LPC 마스크(26)를 제거한 후, 상기 구조의 전표면에 LP용 도전층을 도포하여 상기 LPC를 메운다.

그후, 상기 LP용 도전층을 CMP 방법으로 식각하여 분리 시켜 LP(28)를 형성한 후, 상기 구조의 전표면에 제2층간절연막(34)을 도포하고, 상기 활성영역(22)의T자형 다리 부분 상의 제1 및 제2층간절연막(32),(34)을 비트라인 콘택 마스크를 사용한 사진식각 공정으로 제거하여 비트라인 콘택홀(30)을 형성한다. 여기서 상기 비트라인 콘택홀(30)의 일측으로 LP(28)가 노출된다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 T자형상의 활성영역과 중첩되는 라인형 오픈 영역을 가지는 LPC 마스크를 사용하여 선형 랜딩플러그를 형성하고, 비트라인은 T자 형상의 머리 부분에 콘택을 형성하였으므로, 섬형 랜딩플러그에 비해 해상도가 증가되어 공정여유도가 증가되고, 층간절연막의 CMP 공정을 생략할 수 있어 공정이 간단하며, 셀과 패리 지역에서의 공정을 함께 진행할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

1. 반도체기판상에 소자분리막에 의해 정의되는 T자 형상의 활성영역과,

   상기 활성영역과 수직한 방향으로 연장되어있으며, 활성영역과 중첩되는 워드라인과,

   상기 활성영역과 중첩되는 선형의 오픈영역을 가지는 랜딩플러그 콘택 마스크를 사용하여 형성된 선형 랜딩플러그를 구비하는 반도체소자.
2. 반도체기판상에 소자분리막에 의해 정의되는 T자 형상의 활성영역을 형성하는 공정과,

   상기 구조의 전표면에 게이트절연막을 형성하는 공정과,

   상기 활성영역과 수직한 방향으로 연장되어있으며, 활성영역과 중첩되는 워드라인을 형성하되, 마스크절연막 패턴과 중첩되도록 형성하는 공정과,

   상기 마스크절연막 패턴과 워드라인의 측벽에 절연 스페이서를 형성하는 공정과,

   상기 구조의 전표면에 층간절연막을 형성하는 공정과,

   상기 층간절연막을 선택식각하여 랜딩 플러그용 콘택을 형성하되, 상기 활성영역과 중첩되는 선형의 오픈영역을 가지는 랜딩플러그 콘택 마스크를 사용하여 형성하는 공정과,

   상기 구조의 전표면에 랜딩플러그 도전층을 도포하여 상기 랜딩 플러그용 콘택을 메우는 공정과,

   상기 도전층을 CMP 방법으로 평탄화 식각하여 선형 랜딩플러그를 형성하는 공정을 구비하는 반도체소자의 제조방법.