KR20070077691A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은 스토리지 노드 콘택을 라인 타입으로 변형하면서 정렬키(Alignment Key)의 단차가 낮아지고 그 모양이 불량하게 형성되는 문제를 해결하기 위하여, 비트라인 콘택 플러그 및 비트라인 형성 공정에서 사용되는 제 1, 제 2 및 제 3 층간절연막이 정렬키 예정 영역 주변에 각각 더미 패턴을 포함하도록 형성하고, 게이트 형성 공정 이전에 정렬키 예정 영역에 필드 산화막층을 형성함으로써 후속의 정렬키 식각 공정에서 필드 산화막층이 더 식각되어 정렬키의 단차가 증가되며, 층간절연막의 유실이 방지되어 정렬키의 모양을 정상적으로 형성할 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래 기술의 제 1 실시예에 따른 홀 타입의 스토리지 노드 콘택 마스크를 도시한 평면도.
도 2는 종래 기술의 제 1 실시예에 따른 스토리지 노드 콘택 형성 방법을 도시한 단면도.
도 3은 종래 기술의 제 1 실시예에 따른 정렬키를 도시한 단면도.
도 4는 종래 기술의 제 2 실시예에 따른 라인 타입의 스토리지 노드 콘택 마스크를 도시한 평면도.
도 5는 종래 기술의 제 2 실시예에 따른 스토리지 노드 콘택 형성 방법을 도시한 단면도.
도 6은 종래 기술의 제 2 실시예에 따른 정렬키를 도시한 단면도.
도 7은 홀 타입의 스토리지 노드 콘택 및 라인 타입의 스토리지 노드 콘택의 정렬키를 이용하기 위한 웨이퍼 품질 우수성을 나타낸 그래프.
도 8은 본 발명에 따른 스토리지 노드 콘택 형성 방법을 도시한 단면도.
도 9 내지 도 12는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도들.
도 13은 본 발명에 따른 더미 패턴들을 도시한 단면도.
도 14는 종래 기술에 따른 정렬키 및 본 발명에 따른 정렬키의 정렬 정확도를 측정하기 위한 웨이퍼 품질 우수성을 나타낸 그래프.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은 스토리지 노드 콘택을 라인 타입으로 변형하면서 정렬키의 단차가 낮아지고 그 모양이 불량하게 형성되는 문제를 해결하기 위하여, 비트라인 콘택 플러그 및 비트라인 형성 공정에서 사용되는 제 1, 제 2 및 제 3 층간절연막이 정렬키 예정 영역 주변에 각각 더미 패턴을 포함하도록 형성하고, 게이트 형성 공정 이전에 정렬키 예정 영역에 필드 산화막층을 형성함으로써 후속의 정렬키 식각 공정에서 필드 산화막층이 더 식각되어 정렬키의 단차가 증가되며, 층간절연막의 유실이 방지되어 정렬키의 모양을 정상적으로 형성할 수 있도록 하는 발명에 관한 것이다.
도 1은 종래 기술의 제 1 실시예에 따른 홀 타입의 스토리지 노드 콘택 마스크를 도시한 평면도이다.
도 1을 참조하면, 스토리지 노드 콘택 영역을 정의하는 홀 타입의 투광 패턴들이 매트릭스 형태로 배열되어 있다.
도 2는 종래 기술의 제 1 실시예에 따른 스토리지 노드 콘택 형성 방법을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(10)에 활성영역(20)을 정의한 후 게이트(미도시)를 형성한다. 다음에는 반도체 기판(10) 전면에 제 1 층간절연막(30)을 형성한 후 랜딩 플러그 콘택(35)을 형성한다. 다음에는, 비트라인 콘택 플러그(미도시) 및 제 2 층간절연막(40)를 형성한 후 비트라인(50)을 형성한다. 그 다음에는, 반도체 기판(10) 전면에 제 3 층간절연막(60)을 형성한 후 스토리지 노드 콘택(70)을 형성한다. 이때, 스토리지 노드 콘택(70)은 홀 타입으로 형성되며 스토리지 노드 콘택(70)과 스토리지 노드를 정렬시키기 위한 정렬키를 웨이퍼의 스크라이브 레인에 형성하는 것이 바람직하다.
도 3은 종래 기술의 제 1 실시예에 따른 정렬키를 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(10)의 정렬키 예정 영역에 활성영역(20)이 형성되며 그 상부에 제 1 층간절연막(30), 제 2 층간절연막(40) 및 제 3 층간절연막(60)이 적층된 구조로 형성되는 정렬키(65)가 형성된다. 다음에는, 스토리지 노드 형성 공정을 진행하여 정렬키(65)를 포함하는 반도체 기판(10) 전체 표면에 질화막(80)을 형성한 후 희생산화막(90) 및 하부전극층(95)을 형성한다. 여기서, 정렬키(65)에 의해 형성되는 단차의 영향을 받아 하부전극층(95)의 표면에 소정의 단차가 형성되며 이 단차를 이용하여 정렬 공정을 수행한다.
도 4는 종래 기술의 제 2 실시예에 따른 라인 타입의 스토리지 노드 콘택 마스크를 도시한 평면도이다.
도 4를 참조하면, 스토리지 노드 콘택 영역이 라인 타입으로 형성된 것을 알 수 있다. 상기 도 1의 홀 타입 스토리지 노드 콘택 마스크는 일반적으로 80nm의 선 폭을 갖는 반도체 소자 형성 공정에서 ArF를 사용하는 노광장비에 적용되는 것인데, 반도체 소자의 크기가 점점 고집적화 되면서 반도체 소자의 선폭이 60nm이하로 감소하였다. 60nm의 선폭을 구현하기 위해서는 KrF를 사용하는 노광장비를 적용해야 하며, 이를 위해서는 스토리지 노드 콘택을 라인 타입으로 구현하여야 한다.
도 5는 종래 기술의 제 2 실시예에 따른 스토리지 노드 콘택 형성 방법을 도시한 단면도이다.
도 5를 참조하면, 스토리지 노드 콘택(70)의 형성 공정은 상기 도 2의 종래 기술의 제 1 실시예와 동일하게 진행된다. 이때, 비트라인(50)과 수직한 방향으로 라인 타입의 스토리지 노드 콘택(70)을 구현하기 위해서는 제 3 층간절연막(미도시)을 비트라인 높이까지 평탄화 식각 하여야 한다.
도 6은 종래 기술의 제 2 실시예에 따른 정렬키를 도시한 단면도이다.
도 6을 참조하면, 정렬키 형성 공정이 상기 도 3의 정렬키 형성 공정을 따라 형성된다. 이때, 라인 타입의 스토리지 노드 콘택을 구현하기 위하여 제 3 층간절연막(60)을 평탄화 식각하는 공정이 추가 되므로 제 3 층간절연막(60)의 높이가 제 1 실시예에 따른 정렬키의 제 3 층간절연막(60) 보다 낮아지게 된다. 여기서, 정렬키(65)의 높이가 낮아지는 것은 후속의 희생산화막(90) 및 하부전극층(95) 형성 공정 후 정렬키(65)의 단차가 하부전극층(95) 표면에 정상적으로 구현되지 못하는 문제를 발생시키는 원인이 된다.
도 7은 홀 타입의 스토리지 노드 콘택 및 라인 타입의 스토리지 노드 콘택의 정렬키를 이용하기 위한 웨이퍼 품질 우수성을 나타낸 그래프이다.
도 7을 참조하면, 안정적인 정렬 공정을 수행하기 위해서 필요한 웨이퍼 품질의 우수성이 라인 타입의 스토리지 노드 콘택에서 현저하게 감소한 것을 알 수 있다.
상술한 바와 같이, 종래 기술에 따른 스토리지 노드 형성 공정에 있어서 반도체 소자의 형성 공정이 미세화 되면서 스토리지 노드 콘택의 모양이 홀 타입에서 라인 타입으로 변형되었으며, 이 과정에서 정렬키의 높이가 낮아져 후속의 정렬 공정을 수행하기 위한 단차가 충분히 형성되지 못하는 문제가 발생하였다.
상기한 종래기술의 문제점을 해결하기 위하여, 본 발명은 비트라인 콘택 플러그 및 비트라인 형성 공정에서 사용되는 제 1, 제 2 및 제 3 층간절연막이 정렬키 예정 영역 주변에 각각 더미 패턴을 포함하도록 형성하고, 게이트 형성 공정 이전에 정렬키 예정 영역에 필드 산화막층을 형성함으로써 후속의 정렬키 식각 공정에서 필드 산화막층이 더 식각되어 정렬키의 단차가 증가되며, 층간절연막의 유실이 방지되어 정렬키의 모양을 정상적으로 형성할 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은
정렬키(Alignment Key) 예정 영역의 반도체 기판이 표면이 필드 산화막이 되도록 하는 단계와,
상기 정렬키 예정 영역과 인접한 주면 영역에 게이트 높이와 동일한 높이로 형성되는 제 1 더미 패턴을 형성하는 단계와,
상기 제 1 더미 패턴을 포함하는 제 1 층간절연막을 상기 반도체 기판 상부에 형성하는 단계와,
상기 제 1 더미 패턴 상부에 비트라인 콘택 플러그 높이와 동일한 높이로 형성되는 제 2 더미 패턴을 형성하는 단계와,
상기 제 2 더미 패턴을 포함하는 제 2 층간절연막을 상기 제 1 층간절연막 상부에 형성하는 단계와,
상기 제 2 더미 패턴 상부에 비트라인 높이와 동일한 높이로 형성되는 제 3 더미 패턴을 형성하는 단계와,
상기 제 3 더미 패턴을 포함하는 제 3 층간절연막을 상기 제 2 층간절연막 상부에 형성하는 단계 및
정렬키 마스크를 이용한 식각 공정으로 상기 제 3, 제 2 및 제 1 층간절연막과 상기 필드 산화막을 순차적으로 식각하여 정렬키를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 더미 패턴의 크기는 1㎛ × 1㎛이며 게이트 형성 공정에서 형성되고, 상기 제 2 더미 패턴의 크기는 0.7㎛ × 0.7㎛이며 비트라인 콘택 플러그 형성 공정에서 형성되고, 상기 제 3 더미 패턴의 크기는 1㎛ × 1㎛이며 비트라인 형성 공정에서 형성되고, 상기 필드 산화막이 식각되는 깊이는 2000 ~ 2400Å인 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자의 형성 방법 에 관하여 상세히 설명하면 다음과 같다.
도 8은 본 발명에 따른 스토리지 노드 콘택 형성 방법을 도시한 단면도이다.
도 8을 참조하면, 반도체 기판(100)의 정렬키 예정 영역에 필드 산화막(125)을 형성한다. 여기서, 필드 산화막(125)은 활성영역(120)내에 형성된다.
다음에는, 반도체 기판(100) 전면에 제 1 층간절연막(130), 제 2 층간절연막(140) 및 제 3 층간절연막(160)을 순차적으로 형성한 후, 정렬키 마스크를 이용하여 제 3, 제 2 및 제 1 층간절연막(160, 140, 130)을 식각함으로써 정렬키(165)를 형성한다. 이때, 필드 산화막(125) 부분도 식각되어 정렬키(165)의 단차가 증가하게 된다. 정렬키(165)의 단차가 증가하게 되면 후속 공정에서 정렬키(165)가 불량해지는 문제를 방지할 수 있다. 또한, 제 1, 제 2 및 제 3 층간절연막(130, 140, 160)은 각각 게이트 형성 공정 후, 비트라인 콘택 플러그 형성 후 및 비트라인 형성 공정 후에 층간절연막을 매립한 후 층간절연막 상부를 평탄화 하는 공정을 반복적으로 수행하여 형성되는 것이다. 이때, 정렬키 예정 영역의 층간절연막은 유실되어 정렬키의 단차가 감소될 위험이 있으므로 각 층간절연막에 더미 패턴을 포함시킨다. 그 다음에는, 정렬키(165)를 포함하는 반도체 기판(100) 전면에 스토리지 노드 형성 공정을 위한 질화막층(180), 희생산화막층(190) 및 하부전극층(195)을 형성한다. 이때, 정렬키(165)의 단차가 충분히 확보되어 하부전극층(195) 형성 후 정렬키(165)가 불량하게 형성되는 문제가 방지된다.
도 9 내지 도 12는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도들이다.
도 9를 참조하면, 정렬키 예정 영역과 인접한 영역에 게이트 형성 공정에서 형성되는 제 1 더미 패턴(200)을 포함하도록 제 1 층간절연막(130)을 형성한다. 이때, 제 1 더미 패턴(200)의 크기는 1㎛ × 1㎛이며 게이트의 높이와 동일한 높이로 형성하는 것이 바람직하다. 즉, 일반적인 게이트 구조가 게이트 산화막, 폴리실리콘층, 금속층 및 하드마스크층으로 형성되므로 제 1 더미 패턴(200)의 높이는 하드마스크층의 높이까지 형성됨을 말한다.
도 10을 참조하면, 제 1 더미 패턴(200) 상부에 비트라인 콘택 플러그 형성 공정에서 형성되는 제 2 더미 패턴(210)을 포함하도록 제 2 층간절연막(140)을 형성한다. 이때, 제 2 더미 패턴(210)의 크기는 0.7㎛ × 0.7㎛이며 비트라인 콘택 플러그 높이와 동일한 높이로 형성하는 것이 바람직하다.
도 11을 참조하면, 제 2 더미 패턴(210) 상부에 비트라인 형성 공정에서 형성되는 제 3 더미 패턴(220)을 형성한다. 이때, 제 3 더미 패턴(220)의 크기는 1㎛ × 1㎛이며 비트라인 높이와 동일한 높이로 형성하는 것이 바람직하다.
도 12를 참조하면, 정렬키 마스크를 이용한 식각 공정으로 제 3, 제 2 및 제 1 층간절연막(160, 140, 130)을 식각 하여 정렬키(165)를 형성한다. 여기서, YY'의 방향에 따른 단면을 도시한 것이 상기 도 8이며, 도 8에서 기술한 바와 같이 필드 산화막(125) 영역이 더 식각되어 반도체 기판(100) 표면으로부터 2000 ~ 2400Å의 깊이만큼 단차가 증가된 정렬키(165)를 형성할 수 있다.
도 13은 본 발명에 따른 더미 패턴들을 도시한 단면도이다.
도 13을 참조하면, 제 1 더미 패턴(200) 상부에 제 2 더미패턴(210) 및 제 3 더미 패턴이 형성된 것을 알 수 있다.
도 14는 종래 기술에 따른 정렬키 및 본 발명에 따른 정렬키의 정렬 정확도를 측정하기 위한 웨이퍼 품질 우수성을 나타낸 그래프이다.
도 14를 참조하면, 라인 타입의 스토리지 노드 콘택을 형성하는데 있어서, 정렬키를 형성하는 공정 마진을 증가시키기 위한 웨이퍼 품질 우수성이 0.5% 이상 향상된 것을 알 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 스토리지 노드 콘택을 라인 타입으로 변형하면서 정렬키의 단차가 낮아지고 그 모양이 불량하게 형성되는 문제를 해결하기 위하여, 게이트, 비트라인 콘택 플러그 및 비트라인 형성 공정에서 사용되는 제 1, 제 2 및 제 3 층간절연막이 정렬키 예정 영역 주변에 각각 더미 패턴을 포함하도록 형성한다. 또한, 게이트 형성 공정 이전에 정렬키 예정 영역에 필드 산화막층을 형성함으로써 후속의 정렬키 식각 공정에서 필드 산화막층이 더 식각되어 정렬키의 단차를 증가시킬 수 있도록 한다.
이상에서 설명한 바와 같이 본 발명은 게이트, 비트라인 콘택 플러그 및 비트라인 형성 공정에서 사용되는 제 1, 제 2 및 제 3 층간절연막이 정렬키 예정 영역 주변에 각각 더미 패턴을 포함하도록 형성하고, 게이트 형성 공정 이전에 정렬키 예정 영역에 필드 산화막층을 형성함으로써 후속의 정렬키 식각 공정에서 필드 산화막층이 더 식각되어 정렬키의 단차가 증가되며, 층간절연막의 유실이 방지되어 정렬키의 모양을 정상적으로 형성할 수 있도록 한다. 따라서, 본 발명에 따른 반도 체 소자의 형성 방법은 반도체 소자의 신뢰성 및 형성 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 정렬키(Alignment Key) 예정 영역의 반도체 기판이 표면이 필드 산화막이 되도록 하는 단계;상기 정렬키 예정 영역과 인접한 주면 영역에 게이트 높이와 동일한 높이로 형성되는 제 1 더미 패턴을 형성하는 단계;상기 제 1 더미 패턴을 포함하는 제 1 층간절연막을 상기 반도체 기판 상부에 형성하는 단계;상기 제 1 더미 패턴 상부에 비트라인 콘택 플러그 높이와 동일한 높이로 형성되는 제 2 더미 패턴을 형성하는 단계;상기 제 2 더미 패턴을 포함하는 제 2 층간절연막을 상기 제 1 층간절연막 상부에 형성하는 단계;상기 제 2 더미 패턴 상부에 비트라인 높이와 동일한 높이로 형성되는 제 3 더미 패턴을 형성하는 단계;상기 제 3 더미 패턴을 포함하는 제 3 층간절연막을 상기 제 2 층간절연막 상부에 형성하는 단계; 및정렬키 마스크를 이용한 식각 공정으로 상기 제 3, 제 2 및 제 1 층간절연막과 상기 필드 산화막을 순차적으로 식각하여 정렬키를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 더미 패턴의 크기는 1㎛ × 1㎛이며 게이트 형성 공정에서 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 더미 패턴의 크기는 0.7㎛ × 0.7㎛이며 비트라인 콘택 플러그 형성 공정에서 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 3 더미 패턴의 크기는 1㎛ × 1㎛이며 비트라인 형성 공정에서 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 필드 산화막이 식각되는 깊이는 2000 ~ 2400Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
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| KR1020060007409A KR20070077691A (ko) | 2006-01-24 | 2006-01-24 | 반도체 소자의 형성 방법 |
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| KR1020060007409A KR20070077691A (ko) | 2006-01-24 | 2006-01-24 | 반도체 소자의 형성 방법 |
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| KR (1) | KR20070077691A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8018078B2 (en) | 2008-09-09 | 2011-09-13 | Samsung Electronics Co., Ltd. | Photo key and method of fabricating semiconductor device using the photo key |
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2006
- 2006-01-24 KR KR1020060007409A patent/KR20070077691A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8018078B2 (en) | 2008-09-09 | 2011-09-13 | Samsung Electronics Co., Ltd. | Photo key and method of fabricating semiconductor device using the photo key |
| US8241988B2 (en) | 2008-09-09 | 2012-08-14 | Samsung Electronics Co., Ltd. | Photo key and method of fabricating semiconductor device using the photo key |
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