CN112054010A - 一种半导体对准结构和制造方法及其掩膜版组 - Google Patents

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Abstract

本发明提供一种半导体对准结构和制造方法及其掩膜版组，其制造方法主要包括在衬底上形成多晶硅块，之后形成第一介质层并在多晶硅块的对应区域形成第一插塞，然后形成第二介质层并在第一插塞对应区域形成第二插塞。由于多晶硅块位于第一插塞的底部，使得第一插塞底部的硬度较硬，不易使第一插塞边缘下陷而形成沟槽；同时，由于在第一插塞上还形成了第二插塞，使得多晶硅块上各处的承重较为平均，避免了由于受重不均导致的平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。如此便解决了在保证金属层对位标记准确度的情况下提高金属层底部平坦度的问题。

Description

一种半导体对准结构和制造方法及其掩膜版组
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体对准结构和制造方法及其掩膜版组。
背景技术
目前在集成电路制作过程中，一个完整的芯片通常都需要经过数十次以上的光刻，通常除了第一次光刻以外，其余层的光刻均是以前面层所留下的图形进行对准。在现有技术中，通常利用EGA(增强全局对位)对对位标记进行识别，并且要求对位标记具有较好的信号对比度。
一般的，可以利用形成的台阶、沟槽等作为光刻制程中的对准标记。评价对准标记的好坏有两个重要标准：其一、对准标记在工艺制程中具有稳定而良好的标记形貌；其二、利用对准标记进行对准时能够探测到较强的信号。对于不同工艺节点下的集成电路工艺，上述对位标记的信号对比度也会有所差别。
以EF90(90纳米嵌入式闪存工艺平台)为例，如图1所示，在衬底10上依次形成第一金属层11和层间介质层(ILD)12，并在层间介质层12中形成导电插塞(CT)13，之后再以插塞13处的凹槽为对位标记形成图形化的第二金属层14。由于负载效应的关系，在用于EGA识别的对位标记处的层间介质层12厚度较薄，因此在层间介质层12中的通孔中填充金属材料形成插塞13时，通孔很容易被填满，这就导致对位标记的对准信号微弱，进而导致第二金属层14和插塞13对准时出现偏差。
为解决上述问题，发明人研究了一种新的EGA布局版图，如图2所示，去除了第一金属层11，并加厚的介质层12的厚度，直接在衬底10上形成插塞13。由于衬底与金属层相比，硬度较软，因此以这种方式制作出的芯片中，通孔在填充了金属材料形成插塞13后不会被填平，具有一定的凹陷深度，如此便提高了对位标记的对准信号。然而，这种方式形成的插塞13在形成第二金属层14之后，由于衬底10较软且插塞13的垂直方向上侧边比中间区域形成了较多的金属，如此便导致插塞13的底部侧边比中间下凹的程度更深，即在插塞13底部形成有小的沟渠，使得插塞13底部的平坦度差于其它芯片制作工艺平台在同一位置形成的插塞底部的平坦度。
发明内容
本发明的目的在于提供一种半导体对准结构和制造方法及其掩膜版组，以解决在保证插塞对位标记准确度的情况下如何提高插塞底部平坦度的问题。
为解决上述技术问题，本发明提供一种半导体对准结构的制造方法，所述半导体对准结构的制造方法包括：
提供一衬底，在所述衬底上形成多晶硅层；
对所述多晶硅层进行刻蚀，以在所述衬底上形成多晶硅块；
形成第一介质层，所述第一介质层覆盖所述衬底和所述多晶硅块；
对所述第一介质层进行刻蚀，以形成第一通孔，所述第一通孔的底部暴露出所述多晶硅块的表面；
利用第一金属材料填充所述第一通孔，以形成第一插塞；
形成第二介质层，所述第二介质层覆盖所述第一介质层和所述第一插塞；
对所述第二介质层进行刻蚀，以形成第二通孔，所述第二通孔的底部暴露出所述第一插塞的表面；
利用第二金属材料填充所述第二通孔，以形成第二插塞。
可选的，在所述的半导体对准结构的制造方法中，所述多晶硅块的厚度为
Figure BDA0002690231570000021
可选的，在所述的半导体对准结构的制造方法中，所述第一介质层的厚度为：
Figure BDA0002690231570000022
可选的，在所述的半导体对准结构的制造方法中，所述第二介质层的厚度为：
Figure BDA0002690231570000023
可选的，在所述的半导体对准结构的制造方法中，所述第一通孔的孔径为3±1μm。
可选的，在所述的半导体对准结构的制造方法中，所述第二通孔的孔径为1.5±0.5μm
可选的，在所述的半导体对准结构的制造方法中，所述利用第一金属材料填充所述第一通孔，以形成第一插塞的方法包括：利用第一金属材料填充所述第一通孔，以形成第一金属层，所述第一金属层与所述第二通孔相对准的区域的表面低于所述第一介质层的表面，以使所述第一金属层形成第一插塞。
可选的，在所述的半导体对准结构的制造方法中，所述利用第二金属材料填充所述第二通孔，以形成第二插塞的方法包括：利用第二金属材料填充所述第二通孔，以形成第二金属层，所述第二金属层覆盖所述第二通孔的侧壁和底壁，并在所述第二通孔内形成凹腔，以使所述第二金属层形成第二插塞。
为解决上述技术问题，本发明还提供一种利用上述所述的半导体对准结构的制造方法制造的半导体对准结构，所述半导体对准结构包括衬底、多晶硅块、第一介质层和第二介质层；所述多晶硅块覆盖部分所述衬底；所述第一介质层覆盖所述多晶硅块和所述衬底，所述第一介质层中形成有第一插塞，所述第一插塞的底部与所述多晶硅块的表面相接触；所述第二介质层覆盖所述第一介质层和部分所述第一插塞，所述第二介质层中形成有第二插塞，所述第二插塞的底部与所述第一插塞的表面相接触。
为解决上述技术问题，本发明还提供一种应用于如上所述的半导体对准结构的制造方法中的掩膜版组，所述掩膜版组包括：
多晶硅掩膜版，所述多晶硅掩膜版具有多晶硅图形窗口，用于在刻蚀所述多晶硅层时定义出形成多晶硅块的区域；
第一介质掩膜版，所述第一介质掩膜版具有第一窗口，用于在刻蚀所述第一介质层时定义出形成第一通孔的区域；
第二介质掩膜版，所述第二介质掩膜版具有第二窗口，用于在刻蚀所述第二介质层时定义出形成第二通孔的区域；
其中，所述第一窗口的孔径不大于所述多晶硅图形窗口的孔径，所述第二窗口的孔径不大于所述第一窗口的孔径。
本发明提供的半导体对准结构和制造方法及其掩膜版组，其制造方法主要包括在衬底上形成多晶硅块，之后形成第一介质层并在多晶硅块的对应区域形成第一插塞，然后形成第二介质层并在第一插塞对应区域形成第二插塞。由于多晶硅块位于第一插塞的底部，使得第一插塞底部的硬度较硬，不易使第一插塞边缘下陷而形成沟槽；同时，由于在第一插塞上还形成了第二插塞，使得多晶硅块上各处的承重较为平均，避免了由于受重不均导致的平坦度差的问题；且由于形成了第二插塞，提高了对位标记的准确度。如此便解决了在保证金属层对位标记准确度的情况下提高金属层底部平坦度的问题。
附图说明
图1为现有技术中EGA布局版图的结构示意图；
图2为去掉第一金属层的EGA布局版图的结构示意图；
图3为本实施例提供的半导体对准结构的制造方法的流程图；
图4A至图4H为本实施例提供的制造方法中各步骤对应的半导体对准结构的结构示意图；
其中，各附图标记说明如下：
10-衬底；11-第一金属层；12-层间介质层；13-插塞；14-第二金属层；
200-衬底；210-多晶硅层；211-多晶硅块；220-多晶硅掩膜版；230-第一介质层；231-第一通孔；240-第一插塞；250-第二介质层；251-第二通孔；260-第二插塞。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体对准结构和制造方法及其掩膜版组作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
本实施例提供一种半导体对准结构的制造方法，如图3所示，所述半导体对准结构的制造方法包括：
S1，提供一衬底，在所述衬底上形成多晶硅层；
S2，对所述多晶硅层进行刻蚀，以在所述衬底上形成多晶硅块；
S3，形成第一介质层，所述第一介质层覆盖所述衬底和所述多晶硅块；
S4，对所述第一介质层进行刻蚀，以形成第一通孔，所述第一通孔的底部暴露出所述多晶硅块的表面；
S5，利用第一金属材料填充所述第一通孔，以形成第一插塞；
S6，形成第二介质层，所述第二介质层覆盖所述第一介质层和所述第一插塞；
S7，对所述第二介质层进行刻蚀，以形成第二通孔，所述第二通孔的底部暴露出所述第一插塞的表面；
S8，利用第二金属材料填充所述第二通孔，以形成第二插塞。
本实施例提供的半导体对准结构的制造方法，由于多晶硅块位于第一插塞的底部，使得第一插塞底部的硬度较硬，不易使第一插塞边缘下陷而形成沟槽；同时，由于在第一插塞上还形成了第二插塞，使得多晶硅块上各处的承重较为平均，避免了由于受重不均导致的平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。如此便解决了在保证金属层对位标记准确度的情况下提高金属层底部平坦度的问题。
在本实施了提供的半导体对准结构的制造方法中，对于各步骤中的刻蚀工艺利用了不同的掩膜版来实现，这些掩膜版构成一掩膜版组。具体的，所述掩膜版组包括：
多晶硅掩膜版，所述多晶硅掩膜版具有多晶硅图形窗口，用于在刻蚀所述多晶硅层时定义出形成多晶硅块的区域；
第一介质掩膜版，所述第一介质掩膜版具有第一窗口，用于在刻蚀所述第一介质层时定义出形成第一通孔的区域；
第二介质掩膜版，所述第二介质掩膜版具有第二窗口，用于在刻蚀所述第二介质层时定义出形成第二通孔的区域；
其中，所述第一窗口的孔径不大于所述多晶硅图形窗口的孔径，所述第二窗口的孔径不大于所述第一窗口的孔径。
以下，参照图4A至图4H对本实施例提供的半导体对准结构的制造方法进行具体说明。
首先，如图4A所示，提供一衬底200，在所述衬底200上形成多晶硅层210。具体的，所述衬底200可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。在本实施例中，所述衬底200为单晶硅衬底。所述多晶硅层210的材料可以为多晶硅、氧化硅、掺氟的氧化硅、掺碳的氧化硅，或者利用液态的胶状氧化硅基材料形成的多孔介质层等。在本实施例中，所述多晶硅层210为多晶硅层。形成所述多晶硅层210的方法可以为化学气相沉积法或等离子体增强化学气相沉积法。
接着，如图4B所示，对所述多晶硅层210进行刻蚀，以在所述衬底200上形成多晶硅块211。具体的，利用多晶硅掩膜版220来定义出形成多晶硅块的区域。刻蚀后的多晶硅块211的厚度可以为
Figure BDA0002690231570000061
为满足刻蚀后所述多晶硅块211的厚度，需在形成所述多晶硅层21时保证所述多晶硅层21的厚度不小于所述多晶硅块211的厚度。在本实施例中，所述多晶硅块211的厚度约为
Figure BDA0002690231570000062
然后，如图4C所示，形成第一介质层230，所述第一介质层230覆盖所述衬底200和所述多晶硅块211。所述第一介质层230可以为氧化硅、掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层等。在本实施例中，第一介质层230为二氧化硅层。形成所述第一介质层230的方法可以为化学气相沉积或等离子体强化学气相沉积。形成的所述第一介质层230的厚度为
Figure BDA0002690231570000063
例如可以为
Figure BDA0002690231570000064
或
Figure BDA0002690231570000065
等。
之后，如图4D所示，对所述第一介质层230进行刻蚀，以形成第一通孔231，所述第一通孔231的底部暴露出所述多晶硅块211的表面。具体的，利用第一介质掩膜版定义出形成第一通孔231的区域。所述第一通孔231的孔径为3±1μm。
再接着，如图4E所示，利用第一金属材料填充所述第一通孔231，以形成第一插塞240。在本实施例中，利用第一金属材料填充所述第一通孔231，以形成第一金属层，所述第一金属层与所述第二通孔相对准的区域的表面低于所述第一介质层230的表面，以使所述第一金属层形成第一插塞240。在本实施例中，所述第一插塞240为钨插塞。当然，在其他实施例中所述第一插塞240也可以为其他金属材质，如铝。
然后，如图4F所示，形成第二介质层250，所述第二介质层250覆盖所述第一介质层230和所述第一插塞240。所述第二介质层250的材质可以为氧化硅、掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层等。在本实施例中，第二介质层250的材质与第一介质层230的材质相同。形成所述第二介质层250的方法可以为化学气相沉积或等离子体强化学气相沉积。形成所述第二介质层的厚度为
Figure BDA0002690231570000071
例如可以为
Figure BDA0002690231570000072
或
Figure BDA0002690231570000073
再然后，如图4G所示，对所述第二介质层250进行刻蚀，以形成第二通孔251，所述第二通孔251的底部暴露出所述第一插塞240的表面。具体的，利用第二介质掩膜版定义出形成第二通孔251的区域。所述第二通孔251的孔径为1.5±0.5μm。
最后，如图4H所示，利用第二金属材料填充所述第二通孔251，以形成第二插塞260。具体的，在本实施例中，利用第二金属材料填充所述第二通孔251，以形成第二金属层，所述第二金属层覆盖所述第二通孔251的侧壁和底壁，并在所述第二通孔251内形成凹腔，以使所述第二金属层形成第二插塞260。在本实施例中，所述第二插塞260也为钨插塞。
利用以上方式制造的半导体对准结构，包括衬底200、多晶硅块211、第一介质层230和第二介质层240；所述多晶硅块211覆盖部分所述衬底200；所述第一介质层230覆盖所述多晶硅块211和所述衬底200，所述第一介质层230中形成有第一插塞240，所述第一插塞240的底部与所述多晶硅块211的表面相接触；所述第二介质层250覆盖所述第一介质层230和部分所述第一插塞240，所述第二介质层250中形成有第二插塞260，所述第二插塞260的底部与所述第一插塞240的表面相接触。
本实施例提供的半导体对准结构，由于多晶硅块211位于第一插塞240的底部，使得第一插塞240底部的硬度较硬，不易使第一插塞240边缘下陷而形成沟槽；同时，由于在第一插塞240上还形成了第二插塞260，使得多晶硅块211上各处的承重较为平均，避免了由于受重不均导致的平坦度差的问题；且由于形成了第二插塞260，提高了对位标记的准确度。如此便解决了在保证金属层对位标记准确度的情况下提高金属层底部平坦度的问题。
综上所述，本实施例提供的半导体对准结构和制造方法及其掩膜版组，其制造方法主要包括在衬底上形成多晶硅块，之后形成第一介质层并在多晶硅块的对应区域形成第一插塞，然后形成第二介质层并在第一插塞对应区域形成第二插塞。由于多晶硅块位于第一插塞的底部，使得第一插塞底部的硬度较硬，不易使第一插塞边缘下陷而形成沟槽；同时，由于在第一插塞上还形成了第二插塞，使得多晶硅块上各处的承重较为平均，避免了由于受重不均导致的平坦度差的问题；且由于形成了第二插塞，提高了对位标记的准确度。如此便解决了在保证金属层对位标记准确度的情况下提高金属层底部平坦度的问题。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体对准结构的制造方法，其特征在于，所述半导体对准结构的制造方法包括：
提供一衬底，在所述衬底上形成多晶硅层；
对所述多晶硅层进行刻蚀，以在所述衬底上形成多晶硅块；
形成第一介质层，所述第一介质层覆盖所述衬底和所述多晶硅块；
对所述第一介质层进行刻蚀，以形成第一通孔，所述第一通孔的底部暴露出所述多晶硅块的表面；
利用第一金属材料填充所述第一通孔，以形成第一插塞；
形成第二介质层，所述第二介质层覆盖所述第一介质层和所述第一插塞；
对所述第二介质层进行刻蚀，以形成第二通孔，所述第二通孔的底部暴露出所述第一插塞的表面；
利用第二金属材料填充所述第二通孔，以形成第二插塞。
2.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述多晶硅块的厚度为
Figure FDA0002690231560000011
3.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第一介质层的厚度为：
Figure FDA0002690231560000012
4.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第二介质层的厚度为：
Figure FDA0002690231560000013
5.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第一通孔的孔径为3±1μm。
6.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第二通孔的孔径为1.5±0.5μm。
7.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述利用第一金属材料填充所述第一通孔，以形成第一插塞的方法包括：利用第一金属材料填充所述第一通孔，以形成第一金属层，所述第一金属层与所述第二通孔相对准的区域的表面低于所述第一介质层的表面，以使所述第一金属层形成第一插塞。
8.根据权利要求1所述的半导体对准结构的制造方法，其特征在于，所述利用第二金属材料填充所述第二通孔，以形成第二插塞的方法包括：利用第二金属材料填充所述第二通孔，以形成第二金属层，所述第二金属层覆盖所述第二通孔的侧壁和底壁，并在所述第二通孔内形成凹腔，以使所述第二金属层形成第二插塞。
9.一种利用如权利要求1～8任一项所述的半导体对准结构的制造方法制造的半导体对准结构，其特征在于，所述半导体对准结构包括衬底、多晶硅块、第一介质层和第二介质层；
所述多晶硅块覆盖部分所述衬底；所述第一介质层覆盖所述多晶硅块和所述衬底，所述第一介质层中形成有第一插塞，所述第一插塞的底部与所述多晶硅块的表面相接触；所述第二介质层覆盖所述第一介质层和部分所述第一插塞，所述第二介质层中形成有第二插塞，所述第二插塞的底部与所述第一插塞的表面相接触。
10.一种应用于如权利要求1～8任一项所述的半导体对准结构的制造方法中的掩膜版组，其特征在于，所述掩膜版组包括：
多晶硅掩膜版，所述多晶硅掩膜版具有多晶硅图形窗口，用于在刻蚀所述多晶硅层时定义出形成多晶硅块的区域；
第一介质掩膜版，所述第一介质掩膜版具有第一窗口，用于在刻蚀所述第一介质层时定义出形成第一通孔的区域；
第二介质掩膜版，所述第二介质掩膜版具有第二窗口，用于在刻蚀所述第二介质层时定义出形成第二通孔的区域；
其中，所述第一窗口的孔径不大于所述多晶硅图形窗口的孔径，所述第二窗口的孔径不大于所述第一窗口的孔径。
CN202010989090.7A 2020-09-18 2020-09-18 一种半导体对准结构和制造方法及其掩膜版组 Pending CN112054010A (zh)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786568A (zh) * 2021-01-22 2021-05-11 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
CN1211817A (zh) * 1997-07-25 1999-03-24 冲电气工业株式会社 半导体衬底的对准掩模及其制造方法
US20050184293A1 (en) * 2004-02-23 2005-08-25 Seiko Epson Corporation Method of manufacturing semiconductor device, method of manufacturing electronic apparatus, semiconductor device, and electronic apparatus
CN1905194A (zh) * 2005-07-29 2007-01-31 富士通株式会社 半导体器件及其制造方法
CN101202214A (zh) * 2006-12-11 2008-06-18 东部高科股份有限公司 形成半导体器件的金属前介电质层的方法
CN101587824A (zh) * 2008-05-21 2009-11-25 北大方正集团有限公司 套准标记及其制造方法
CN106597818A (zh) * 2015-10-19 2017-04-26 无锡华润上华科技有限公司 对位标记、形成对位标记的方法及半导体器件
CN110310953A (zh) * 2019-07-03 2019-10-08 上海华虹宏力半导体制造有限公司 一种半导体器件结构及其制作方法
CN110649135A (zh) * 2018-06-27 2020-01-03 三星显示有限公司 发光显示设备及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
CN1211817A (zh) * 1997-07-25 1999-03-24 冲电气工业株式会社 半导体衬底的对准掩模及其制造方法
US20050184293A1 (en) * 2004-02-23 2005-08-25 Seiko Epson Corporation Method of manufacturing semiconductor device, method of manufacturing electronic apparatus, semiconductor device, and electronic apparatus
CN1905194A (zh) * 2005-07-29 2007-01-31 富士通株式会社 半导体器件及其制造方法
CN101202214A (zh) * 2006-12-11 2008-06-18 东部高科股份有限公司 形成半导体器件的金属前介电质层的方法
CN101587824A (zh) * 2008-05-21 2009-11-25 北大方正集团有限公司 套准标记及其制造方法
CN106597818A (zh) * 2015-10-19 2017-04-26 无锡华润上华科技有限公司 对位标记、形成对位标记的方法及半导体器件
CN110649135A (zh) * 2018-06-27 2020-01-03 三星显示有限公司 发光显示设备及其制造方法
CN110310953A (zh) * 2019-07-03 2019-10-08 上海华虹宏力半导体制造有限公司 一种半导体器件结构及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786568A (zh) * 2021-01-22 2021-05-11 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组
CN112786568B (zh) * 2021-01-22 2024-03-15 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组

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