KR19980079340A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

홈형소자분리를 가지는 반도체 장치에 있어서, 장치성능을 악화시키지 않고 정도 종은 얼리이먼트가 행해지는 반도체 장치 및 그 제조방법을 얻는다.
반도체 기판 1의 소자형성영역(메모리셀 영역 11B, 주변회로영역 11C)의 홈 10B 및 10C 각각에 매립되어 있는 매립실리콘 산화막 2B 및 2C의 표면은 반도체 기판 1의 표면보다 약간 높게 거의 동정도로 형성되는 것에 대해서, 홈 10A의 매립되어 있는 매립 실리콘 산화막 2A의 표면은 반도체 기판 1의 표면 보다도 들어가서 낮게 형성된다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 홈형의 소자분리구조를 가지는 반도체 장치에 있어서 정밀 좋은 소자활성영역과 제 1전극을 중첩하기 위한 얼라인먼트 마크에 관한 것이다.
반도체 집적회로를 제조할 때, 동작시에 소자간의 전기적인 간섭을 없게해서 개개의 소자를 완전히 독립하여 제어하기 때문에, 소자분리영역을 가지는 소자분리구조를 형성할 필요가 있다. 소자분리법으로해서 반도체 기판에 홈을 형성하고, 홈내에 절연막을 매립하는 홈형소자분리가 제안되어 있다.
이하, 종래의 홈형소자분리구조 및 그 제조방법에 관해서 설명한다. 도 40은 홈형소자분리를 형성한 후의 DRAM의 단면구조를 나타낸 것이다. 반도체 기판1내에 홈이 형성되어 홈내에 실리콘 산화막2(2A∼2C)이 매립되어 있다. 즉, 얼라인먼트 마크영역11A에는 매립실리콘 산화막2A가 형성되며, 메모리셀 영역11B에는 좁은 폭의 매립실리콘 산화막2B가 형성되고, 주변회로영역11C에는 넓은 폭의 매립실리콘 산화막2C가 형성된다.
여기서, 홈내의 실리콘 산화막2의 표면의 높이와 실리콘 산화막2 이외의 반도체 기판1의 표면의 높이가 동일하여, 그 결과적으로, 반도체 기판1의 표면이 평탄으로 되어 있다.
도 41∼도 47은 도 40으로 나타낸 구조의 DRAM의 제조방법을 나타내는 단면도이다. 이하, 이것들의 도면을 참조하여 그 제조방법을 설명한다.
우선, 반도체 기판1상에, 실리콘 산화막3, 실리콘질화막4를 순차로 형성한 후, 사진제판기술 및, 드라이에칭기술을 사용하여 소정의 영역의 실리콘질화막4, 실리콘 산화막3을 제거함에 의해, 도 41에 도시한 바와 같이, 반도체 기판1에 소정의 깊이의 홈10(10A∼10C)을 형성한다. 즉, 얼라인먼트 마크영역11A에는 넓은 폭의 홈10A를 형성하고, 메모리셀 영역11B에는 좁은 폭의 홈10B를 형성하며, 주변회로영역11C에는 넓은 폭의 홈10C을 형성한다.
계속해서, 도 42에 도시한 바와 같이, 열산화함으로써 홈10의 측면 및 저면을 산화한 후, LP-CVD(감압CVD)법에 의해 실리콘 산화막2를 퇴적한다. 이때, 넓은 폭의 홈10A 및 홈10C에는 퇴적한 막두께와 같은 막두께분만 퇴적되는 것에 대하여, 좁은 폭의 홈10B에는 퇴적초기시에 절연막이 홈10B내에 매립되는 결과, 퇴적한 막두께보다도 두껍게 된다.
다음에, 도 43에 도시한 바와 같이, 절대단차를 감소하기 위해서, 사진제판기술을 사용하여 홈폭이 넓은 매립 실리콘 산화막2상에만 레지스트패턴5을 형성하고, 드라이에칭을 사용하여 실리콘 산화막2의 일부를 제거한다.
계속해서, 도 44에 도시한 바와 같이, 레지스트패턴5을 제거한 뒤CMP(Chemical Mechanical Polishing)법을 사용하여 전면을 연마하여, 실리콘질화막4상의 실리콘 산화막2 및, 홈부10A∼10C의 실리콘 산화막2의 일부를 제거한다.
다음에, 도 45에 도시한 바와 같이, 인산을 사용하여 실리콘질화막4을 제거하여, 불산을 사용하여 실리콘 산화막3을 제거함에 의해, 얼라인먼트 마크영역11A에 매립실리콘 산화막2A를 형성하고, 메모리셀 영역11B에 매립실리콘 산화막2B를 형성하며, 주변회로영역11C에 매립실리콘 산화막2C을 형성해서 홈형소자분리구조를 완성시킨다.
계속해서, 도 46에 도시한 바와 같이, 열산화에 의해 게이트산화막6을 형성하고, 게이트산화막6상에 인을 도핑한 폴리실리콘막7, 텅스텐실리사이드막8을 순차로 퇴적한다.
다음에, 도 47에 도시한 바와 같이, 소자분리형성공정에서 제조된 얼라인먼트 마크영역11A의 매립실리콘 산화막2A(얼라인먼트 마크)를 사용하여 사진제판기술에 의해 소자분리영역에 게이트전극을 중첩하는 패턴을 형성하여, 텅스텐실리사이드막8, 폴리실리콘막7을 드라이에칭에 의해 일부제거함에 의해, 메모리셀 영역11B 및 주변회로영역11C에 게이트전극141을 형성한다.
상기에 나타나는 종래의 반도체 장치(DRAM) 및 그 제조방법에서는, 이하에 나타내는 문제점이 있다.
제 1전극재료인 게이트전극14을 패터닝할 때에, 활성영역의 소정의 영역에 패턴을 형성하기 위해서, 활성영역과 중첩시킬 필요가 있다. 중첩을 하기 위해서는 소자분리공정에서 형성된 얼라인먼트 마크영역11A의 얼라인먼트 마크2A를 사용한다.
얼라인먼트방법에는, 크게 나누어 레지스트를 감광하지 않은 빛의 회절광을 검출 하여 마크를 인식하는 제 1의 수법과, 화상정보를 인식하는 제 2의 수법이 있다. 회절광에 의해 마크검출을 하는 제 1의 방법에서는 반도체 기판에 형성된 마크의 요철에 의한 표면의 단차가 필요로 되고, 화상인식에 의해 검출하는 제 2의 방법에서는 게이트전극재료를 빛이 통과하여 기초의 마크정보가 검출할까, 그렇지 않으면 표면의 단차에 의한 마크정보의 인식이 필요로 된다.
그렇지만, 홈형소자분리가 이루어질 수 있는 종래의 반도체 장치에서는 얼라인먼트 마크부의 단차가 거의 없는 것에 의해 표면단차에 의한 제 1의 방법의 마크검출이 곤란하게 된다. 또한, 게이트전극재료의 일부인 실리사이드막은 빛을 통과시키지 않기 때문에 화상인식에 의한 제 2의 방법에서의 마크검출도 곤란하게 된다.
그 결과, 마크검출신호의 S/N 비가 작게되어 얼라인먼트정밀도가 저하하여 게이트전극형성의 중첩처리를 할수 없어진다고 하는 문제점이 있었다.
또한, 상기한 문제를 해결하기 위해서 홈내의 매립실리콘 산화막2A를 기판표면보다 낮게 하면 얼라인먼트 정도를 향상시킬 수 있으나, 매립 실리콘 산화막2A와 동시에 형성되는 소자형성영역(메모리셀 영역11B, 주변회로영역11C)의 매립실리콘 산화막2B 및 2C의 표면도 기판표면보다 낮게 된다.
그 결과, 게이트전극으로부터의 전계가 집중하여, 트랜지스터의 전류전압특성에 있어서 범프가 나타나, 한계치전압 및, 대기시전류의 변동이 커진다고 하는 별도의 문제점이 있었다.
동시에 매립실리콘 산화막2B 및 2C의 홈단부로 게이트전극재료의 막두께가 두껍게 되기 위해서 전극에칭의 때에 엣지부에서 전극재료의 나머지가 발생하여, 소자의 수율을 저하시킨다고 하는 문제도 생긴다.
한편, 홈내의 매립실리콘 산화막2A를 기판표면보다 높게 형성하는 것도 생각되고, 이 경우, 얼라인먼트정도의 향상 및 트랜지스터의 전류전압특성에서의 범프의 발생은 억제를 도모할 수있다. 그렇지만, 홈의 엣지부에서의 단차가 커게되고 엣지상부의 전극재료의 막두께가 두껍게 되는 결과, 전극에칭의 때에 엣지부에서 전극재료의 나머지가 발생하여, 소자의 수율을 저하시킨다고 하는 다른 문제가 생긴다.
본 발명은 상기 한것 같은 문제점을 해결하기 위한 것으로, 홈형소자분리를 가지는 반도체 장치에 있어서, 장치성능을 악화시키는 일없이 정도 좋은 얼라인먼트를 할 수 있는 반도체 장치 및 그 제조방법을 얻는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는 홈형의 소자분리구조에 의해서 반도체소자간이 소자분리되어, 반도체 기판과, 상기반도체 기판에 형성되어, 얼라인먼트 마크를 가지는 얼라인먼트 마크영역을 구비하며, 상기 얼라인먼트 마크는 상기 반도체 기판의 상층부에 형성된 제 1의 홈을 적어도 포함하고, 상기 반도체 기판에 형성되어, 복수의 반도체소자 및 상기 복수의 반도체소자간을 절연분리하는 소자분리용절연막을 가지는 소자형성영역을 더 구비하고, 상기 소자분리용절연막은 상기 반도체 기판의 상층부에 형성된 제 2의 홈내에 충전되고, 상기 제 1 및 제 2의 홈의 저면의 상기 반도체 기판의 표면에서의 형성깊이는 같은 정도로 설정되며, 상기 얼라인먼트 마크의 표면높이를 상기 반도체 기판의 표면높이보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하여, 상기 얼라인먼트 마크의 상부에 상부형성층이 형성된 경우에도 해당 상부형성층에 상기 단차를 반영한 단차가 형성된다.
본 발명에 관한 반도체 장치의 제조방법은, (a)얼라인먼트 마크영역 및 소자형성영역을 가지는 반도체 기판을 준비하는 스텝과, (b)상기 반도체 기판의 상기 얼라인먼트 마크영역 및 상기소자형성영역의 상층부에 각각 제 1 및 제 2의 홈을 동시에 형성하는 스텝을 구비하고, 상기 제 1 및 제 2의 홈의 저면의 형성깊이는 상기 반도체 기판의 표면에서 같은 정도의 깊이로 설정되고, (c)상기 반도체 기판상의 전면에 절연막을 형성하는 스텝과, (d)적어도 상기 얼라인먼트 마크영역에 대응하는 상기 절연막부분을 제외하는 상기 절연막상에 레지스트패턴을 형성하는 스텝과, (e)상기 레지스트패턴을 마스크로서 상기 절연막을 제거하는 스텝과, (f)상기 레지스트패턴을 제거한 후, 상기절연막전체를 더 제거하는 스텝을 구비하며, 상기 스텝(f)은 상기 제 2의 홈내에 매립된 상기 절연막을 남기도록 행해지고, 상기 스텝(f)후의 상기 제 1의 홈부분이 얼라인먼트 마크로서 규정되며, (g)상기 반도체 기판상의 전면에 전극층을 형성하는 스텝과, (h)상기 얼라인먼트 마크의 위치를 인식하여, 상기 소자형성영역상에 상기 전극층을 패터닝하는 스텝을 더 구비하고, 상기 얼라인먼트 마크의 표면높이를 상기 반도체 기판의 표면높이보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하여, 상기 얼라인먼트 마크의 상부에 형성되는 상기 전극층에 상기 단차를 반영한 단차가 형성된다.
본 발명에 관한 반도체 장치의 제조방법은, (a)얼라인먼트 마크영역 및 소자형성영역을 가지는 반도체 기판을 준비하는 스텝과, (b)상기 얼라인먼트 마크영역 및 상기 소자형성영역의 상층부에 각각 제 1 및 제 2의 홈을 형성하는 스텝을 구비하고, 상기 스텝(b)은 상기 제 1의 홈의 저면이 상기 제 2의 홈의 저면보다 상기 반도체 기판의 표면에서 깊게 되도록 형성하며, (c)상기 반도체 기판상의 전면에 절연막을 형성하는 스텝과, (d)상기 절연막을 제거하는 스텝을 구비하고, 상기 스텝(d)은 상기 제 1의 홈의 하층부에 상기 절연막이 얼라인먼트 마크 홈내 절연막으로서 잔존하고, 또 상기 제 2의 홈내에 매립된 상기 절연막을 남기도록 행하여, 상기 스텝(d)후의 상기 제 1의 홈부 및 상기 얼라인먼트 마크 홈내 절연막이 얼라인먼트 마크로서 규정되며, (e)상기 반도체 기판상의 전체면에 전극층을 형성하는 스텝과, (f)상기 얼라인먼트 마크의 위치를 인식하여, 상기 소자형성영역상에 상기 전극층을 패터닝하는 스텝을 더 구비하고, 상기 얼라인먼트 마크 홈내 절연막의 표면높이를 상기 반도체 기판의 표면높이보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하여, 상기 얼라인먼트 마크 홈내 절연막의 상부에 형성되는 전극층에 상기 단차를 반영한 단차가 형성된다.
도 1은 본 발명의 실시의 형태 1인 반도체 장치(DRAM)의 단면구조를 나타내는 단면도.
도 2는 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 3은 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 4는 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 5는 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 6는 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 7은 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 8은 실시의 형태 1의 제 1의 제조방법을 나타내는 단면도.
도 9는 얼라인먼트 마크영역의 평면구조를 나타내는 평면도.
도 10는 메모리셀 영역11B의 평면구조를 나타내는 단면도.
도 11는 주변회로영역11C의 평면구조를 나타내는 단면도.
도 12는 실시의 형태 1의 효과설명용의 단면도.
도 13는 실시의 형태 1의 효과설명용의 단면도.
도 14는 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 15는 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 16은 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 17은 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 18은 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 19는 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 20은 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 21은 실시의 형태 1의 제 2의 제조방법을 나타내는 단면도.
도 22는 본 발명의 실시의 형태 2인 반도체 장치(DRAM)의 단면구조를 나타내는 단면도.
도 23은 실시의 형태 2의 제조방법을 나타내는 단면도.
도 24는 실시의 형태 2의 제조방법을 나타내는 단면도.
도 25는 실시의 형태 2의 제조방법을 나타내는 단면도.
도 26은 실시의 형태 2의 제조방법을 나타내는 단면도.
도 27은 실시의 형태 2의 제조방법을 나타내는 단면도.
도 28은 실시의 형태 2의 제조방법을 나타내는 단면도.
도 29는 실시의 형태 2의 제조방법을 나타내는 단면도.
도 30는 실시의 형태 2의 제조방법을 나타내는 단면도.
도 31은 본 발명의 실시의 형태 3인 반도체 장치(DRAM)의 단면구조를 나타내는 단면도.
도 32는 실시의 형태 3의 제조방법을 나타내는 단면도.
도 33는 실시의 형태 3의 제조방법을 나타내는 단면도.
도 34는 실시의 형태 3의 제조방법을 나타내는 단면도.
도 35는 실시의 형태 3의 제조방법을 나타내는 단면도.
도 36는 실시의 형태 3의 제조방법을 나타내는 단면도.
도 37은 실시의 형태 3의 제조방법을 나타내는 단면도.
도 38은 실시의 형태 3의 제조방법을 나타내는 단면도.
도 39은 실시의 형태 3의 제조방법을 나타내는 단면도.
도 40는 종래의 반도체 장치(DRAM)의 단면구조를 나타내는 단면도.
도 41은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 42은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 43은 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 44는 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 45는 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 46는 종래의 반도체 장치의 제조방법을 나타내는 단면도.
도 47는 종래의 반도체 장치의 제조방법을 나타내는 단면도.
* 도면의 주요부분에 대한 부호설명
2A∼2C : 매립 실리콘 산화막 10A∼10C,12A,13A : 홈
11B : 얼라인먼트 마크영역 11B : 메모리셀 영역
11C : 주변회로영역
실시의 형태 1
구조
도 1은 본 발명의 실시의 형태 1인 반도체 장치의 단면구조를 나타내는 단면도이다. 도 1에 도시한 바와 같이, 반도체 기판1내의 홈10A∼10C 각각에 실리콘 산화막2A∼2C가 매립되어 있다. 즉, 얼라인먼트 마크영역11A에는 매립실리콘 산화막2A가 형성되며, 메모리셀 영역11B에는 좁은 폭의 매립실리콘 산화막2B가 형성되고, 주변회로영역11C에는 넓은 폭의 매립실리콘 산화막2C가 형성된다.
여기서, 소자형성영역(메모리셀 영역11B, 주변회로영역11C)의 홈10B 및 10C 각각에 매립되고 있는 매립실리콘 산화막2B 및 2C의 표면은 반도체 기판1의 표면보다 약간 높고거의 같은 정도의 높이로 형성되어 있는 데 대하여, 홈10A에 매립되고 있는 매립실리콘 산화막2A의 표면은 반도체 기판1의 표면보다도 들어가서 낮게 형성되어 있다. 이러한 구조의 실시의 형태 1의 DRAM은, 홈10A내의 매립실리콘 산화막2A의 표면을 반도체 기판1의 표면보다 충분히 낮게 함에 의해, 매립실리콘 산화막2A의 표면과 반도체 기판1의 표면과의 사이에 단차가 생기기 때문에, 상부에 게이트전극재료를 형성한 경우에도 게이트전극재료에 매립실리콘 산화막2A와 반도체 기판1과의 사이의 단차가 충분히 반영된다.
그 결과, 게이트전극의 패터닝의 때에, 게이트전극재료에 생기는 단차에 의해서 얼라인먼트 마크검출이 용이하게 되고, 정도좋게 중첩되어 레지스트패턴을 형성할 수 있고, 게이트전극을 정도좋게 패터닝할 수 있다. 이 때, 매립실리콘 산화막2A와 반도체 기판1 사이의 단차를 30nm이상으로 하면 충분히 높은 얼라인먼트정도를 얻을 수 있다.
한편, 매립실리콘 산화막2A와 동시에 형성되는 소자형성영역(메모리셀 영역11B, 주변회로영역11C)의 매립실리콘 산화막2B 및 2C은 반도체 기판1의 표면에서 거의 같은 높이로 형성되기 때문에, 게이트전극14으로부터의 전계가 집중하여 트랜지스터의 전류전압특성에서의 범프가 나타나고, 한계치전압 및, 대기시전류의 변동이 커진다는 것은 없다. 또한, 전극에칭 때에 엣지부에서 전극재료의 나머지가 발생하여, 소자의 수율을 저하시키지 않는다.
또한, 홈10A내의 하층부에 매립실리콘 산화막2A가 형성되어 홈10A의 측면의 상층부는 완전히 노출된 상태로 되기 때문에, 홈10A의 표면엣지부에 생기는 급준한 형상을 실리콘 산화막2A와 반도체 기판1과의 사이의 단차에 반영시킬 수 있기 때문에, 보다 높은 얼라인먼트정도를 얻을 수 있다.
제 1의 제조방법
도 2∼도 8은 실시의 형태 1의 DRAM의 제조방법을 나타내는 단면도이다. 이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
우선, 도 2에 도시한 바와 같이, 반도체 기판1상에 열산화를 사용하여 두께10로부터 30nm정도의 실리콘 산화막3을 형성한 후, LP-CVD 법에 의해 두께50로부터 250nm정도의 실리콘질화막4을 퇴적하고, 사진제판기술을 사용하여 소정의 영역을 규정하여, 드라이에칭기술을 사용하여 실리콘질화막4, 실리콘 산화막3을 제거함에 의해, 반도체 기판1에 깊이200∼500nm의 홈10(10A∼10C)을 형성한다. 즉, 얼라인먼트 마크영역11A에는 넓은 폭의 홈10A를 형성하여, 메모리셀 영역11B에는 좁은 폭의 홈l0B를 형성하고, 주변회로영역11C에는 넓은 폭의 홈10C를 형성한다.
계속해서, 도 3에 도시한 바와 같이, 열산화함에 의해 홈10의 측면 및 저면에 5∼30nm의 산화막을 형성한 후, LP-CVD 법에 의해 실리콘 산화막2을 500nm∼1㎛의 두께로 퇴적시킨다. 이때, 홈의 폭이 실리콘 산화막2의 막두께와 거의 같게 되는 폭이상이 넓은 폭이 홈10A,10C에는 퇴적된 실리콘 산화막2의 막두께와 같은 막두께분만 퇴적되는 것에 대하여, 홈폭이 좁은 홈10B에서는 퇴적초기시에 절연막이 홈10B내에 매립되는 결과, 퇴적한 막두께보다도 두껍게 된다.
따라서, 홈10B상의 실리콘 산화막2를 홈10C상의 실리콘 산화막2보다 여분으로 제거할 필요가 생기고, 메모리셀 영역11B의 홈10B상의 실리콘 산화막2를 선택적으로 제거하는 스텝이 불가결하게 된다.
다음에, 도 4에 도시한 바와 같이, 절대단차를 감소하기 위해서 사진제판기술을 사용하여 홈10C상에만 레지스트패턴51을 형성하고, 드라이에칭을 사용하여 실리콘 산화막2를 300∼500nm정도 제거한다. 이 때, 얼라인먼트 마크영역11A의 홈10A의 홈폭이 넓어도, 홈10A상에는 레지스트패턴51을 형성하지 않는다. 따라서, 도 4로 나타내는 스텝에 의해서, 홈10B상의 실리콘 산화막2와 홈10A내의 홈10A상의 실리콘 산화막2가 동시에 제거된다.
계속해서, 도 5에 도시한 바와 같이, 레지스트패턴51을 제거한 뒤에 CMP 법을 사용해서, 실리콘질화막4상의 실리콘 산화막2, 및, 홈10A∼10C내의 실리콘 산화막2의 일부를 제거한다. 이때, 얼라인먼트 마크영역11A의 홈10A내의 실리콘 산화막2는 소자형성영역의 홈10B,10C내의 실리콘 산화막2에 비교하여 CMP 연마전의 막두께가 얇기 때문에, CMP 연마후의 막두께도 소자형성영역의 실리콘 산화막2보다도 얇게 된다.
다음에, 도 6에 도시한 바와 같이, 인산을 사용하여 실리콘질화막4을 제거하여, 불산을 사용하여 실리콘 산화막3, 실리콘 산화막2의 일부를 제거함에 의해, 얼라인먼트 마크영역11A에 매립실리콘 산화막2A를 형성하여, 메모리셀 영역11B에 매립실리콘 산화막2B를 형성하여, 주변회로영역11C에 매립실리콘 산화막2C을 형성하여 홈형소자분리구조를 완성시킨다. 이때, 소자형성영역11B,11C 각각의 매립산화막2B,2C의 표면은 반도체 기판1의 표면과 거의 같게 되어 있는 데 대하여, 얼라인먼트 마크 형성영역11A의 홈10A내의 매립실리콘 산화막2A의 표면은 반도체 기판1보다도 300에서 500nm정도 낮게 되어있다.
계속해서, 도 7에 도시한 바와 같이, 열산화에 의해 두께4∼10nm정도의 게이트산화막6을 형성하여 50∼150nm의 두께의 인이 도핑된 폴리실리콘막7, 50∼150nm의 두께의 텅스텐실리사이드막8을 순차로 퇴적한다.
다음에, 소자분리구조형성공정에서 작성한 얼라인먼트 마크(매립실리콘 산화막2A)를 사용하여, 사진제판기술에 의해 소자분리영역에 게이트전극을 중첩하는 패턴을 형성하는 얼라인먼트처리를 하여, 도 8에 도시한 바와 같이, 텅스텐실리사이드막8 및 폴리실리콘막7를 드라이에칭에 의해 일부제거해서 게이트전극14를 형성한다.
이 때, 소자형성영역의 매립실리콘 산화막2B,2C는 반도체 기판1의 표면에 대하여 거의 같은 높이이기 때문에 게이트전극14의 형성시에 홈10B또는 10C의 엣지부에서 전극재료의 나머지가 발생 하지 않어, 소자의 수율이 향상한다.
또, 폴리실리콘막7과 텅스텐실리사이드막8과의 적층구조는 빛이 투과하지 않기 때문에 얼라인먼트처리시에 매립실리콘 산화막2A를 직접 화상인식하는 것은 불가능하나, 도 7에 도시한 바와 같이, 매립실리콘 산화막2A와 반도체 기판1 사이의 단차가 상부에 형성되는 텅스텐실리사이드막8에 반영되기 때문에, 회절광에 의해 마크검출을 하는 제 1의 방법에서도 화상인식에 의해 검출하는 제 2의 방법에서도 고정도로 얼라인먼트처리를 할 수있다.
마찬가지로, 게이트전극14형성용의 제 1의 전극재료가 폴리실리콘과 금속의 적층구조또는 금속인 경우도 빛을 투과시키지 않으나, 매립실리콘 산화막2A와 반도체 기판1과의 사이의 단차가 상부에 형성되는 제 1의 전극재료에 충분히 반영되기 때문에 문제가 없다.
도 9는 얼라인먼트 마크영역11A의 평면구조를 나타내는 평면도이다. 동 도면에 도시한 바와 같이, 얼라인먼트 마크영역11A내에 구형상(矩形狀)의 매립실리콘 산화막2A가 형성된다. 동 도면에 있어서의 A-A 단면이 도 8의 구조로 된다. 이 때, 매립실리콘 산화막2A의 긴 변을 L1, 짧은 변을 L2 로 한 경우, 짧은 변L2의 길이가 10A의 깊이의 2배이상이면, 도 8로 나타내는 구조의 매립실리콘 산화막2A를 비교적 용이하게 얻을 수 있다. 도 10은 메모리셀 영역11B의 평면구조를 나타내는 평면도이다. 동 도면에 있어서, 15는 활성영역이고, B-B 단면이 도 8의 구조로 된다. 도 11은 주변회로영역11C의 평면구조를 나타내는 단면도이다. 동 도면에서의 C-C 단면이 도 8의 구조로 된다.
이후, 비트선의 형성, 커패시터의 형성, 알루미늄등의 재료를 사용한 배선층을 형성하는 등의 기존의 처리를 경유해서 DARM을 완성한다.
이와 같이, 종래의 제조방법에 비교하여 제조스텝수를 증가시키는 일없이, 정도 좋은 얼라인먼트처리를 하여 고성능인 DRAM을 제조할 수 있다.
소자형성영역의 매립실리콘 산화막
실시의 형태 1의 DRAM의 매립실리콘 산화막2B(2C)은, 실제로는 도 12에 도시한 바와 같이, 매립실리콘 산화막2B(2C)의 표면높이를 반도체 기판1의 표면높이보다 약간 높게 형성하고 있다.
도 13에 도시한 바와 같이, 매립실리콘 산화막2B의 높이가 반도체 기판1의 표면의 높이와 동일한 경우, 게이트전극14로부터 생기는 전계가 반도체 기판1내를 전해 지는 정도와 매립실리콘 산화막2B내를 전해 지는 정도와의 차에 의해서, 도 13의 등전계선E1∼E3에 도시한 바와 같이, 홈10B의 표면엣지부에서 전계집중이 생겨버린다 하는 적합치 않은 일이 있다.
이러한 구조의 실시의 형태 1은 매립실리콘 산화막2B의 반도체 기판1의 표면에서의 높이를 게이트전극14에 게이트전압을 인가하였을 때, 게이트전극14으로부터 생기는 전계의 반도체 기판1내로 전해 지는 정도와 매립실리콘 산화막2B내의 전해 지는 정도와의 차를 보충하는 정도의 높이로 조정함에 의해, 도 12의 등전계선E1∼E3으로 도시한 바와 같이 균일한 전계분포를 얻을 수 있다.
이 효과는 홈폭의 비교적 좁은 홈10B가 형성되는 메모리셀 영역11B에서 특히 유효하다.
제 2의 제조방법
도 14∼도 21은 실시의 형태 1의 DRAM의 제 2의 제조방법을 나타내는 단면도이다. 이들의 도면을 참조하여 그 제조방법을 설명한다.
도 14∼도 17로 나타내는 공정은, 종래의 도41∼도44로 나타낸 공정과 동일하기 때문에 설명은 생략한다.
도 14∼도 17로 나타낸 공정의 후, 도 18에 도시한 바와 같이, 소자형성영역인 메모리셀 영역11B 및 주변회로영역11C상을 제 2의 레지스트패턴9로 덮고, 실리콘질화막4를 마스크로해서 불산을 사용하여, 얼라인먼트 마크형성영역11A의 매립산화막2A의 상층부의 일부를 제거한다. 이 스텝에 있어서, 불산을 사용하는 대신해서 드라이에칭을 하더라도 좋다.
도 19∼도 21로 나타내는 공정은 도 6∼도 8로 나타낸 제 1의 제조방법과 같이 하여 행해진다.
제 2의 제조방법은, 제 1의 제조방법에 비교하여 1스텝 증가하나, 도 18로 나타내는 공정은 얼라인먼트 마크영역11A의 실리콘 산화막2만을 제거할 수 있기 때문에, 매립실리콘 산화막2과 반도체 기판1의 표면과의 사이에 생기는 단차를 임의로 설정할 수 있는 이점을 가진다.
또한, 제 2의 제조방법으로서는, 도 16으로 나타내는 절대단차감소를 위한 레지스트패턴형성 및 드라이에칭처리를 얼라인먼트 마크영역11A의 홈10A에서는 행하지 않은 예를 게시하였으나, 제 1의 제조방법에 있어서의 도 4에 도시한 바와 같이 얼라인먼트 마크영역11A의 홈부10A에 대해서도 드라이에칭을 하여, 홈1OA내의 실리콘 산화막2를 보다 낮게 하도록 해도 좋다. 그 경우, 매립실리콘 산화막2A와 반도체 기판1의 표면과 사이에 생기는 단차는 보다 크게되어 얼라인먼트 마크검출이 용이하게 되는 것이 분명하다.
실시의 형태 2
도 22는 본 발명의 실시의 형태 2인 반도체 장치의 단면구조를 나타내는 단면도이다. 도 22에 도시한 바와 같이, 반도체 기판1내의 홈10B,10C 각각에 실리콘 산화막2B,2C가 매립되어 있다. 한편, 홈10A에는 전혀 실리콘 산화막이 형성되어 있지 않다. 즉, 얼라인먼트 마크영역11A에는 완전노출상태의 홈10A가 형성되어, 메모리셀 영역11B에는 좁은 폭의 매립실리콘 산화막2B가 형성되며, 주변회로영역11C에는 넓은 폭의 매립실리콘 산화막2C가 형성된다.
여기서, 소자형성영역(메모리셀 영역11B, 주변회로영역11C)의 홈10B 및 10C 각각에 매립되고 있는 매립실리콘 산화막2B 및 2C의 표면은 반도체 기판1의 표면과 거의 같은 높이 인 데 대하여, 홈10A의 저면은 반도체 기판1의 표면보다도 충분히 들어가서 낮게 되어있다.
이러한 구조의 실시의 형태 2의 DRAM은 홈10A의 저면을 반도체 기판1의 표면보다 충분히 낮게 함에 의해, 매립실리콘 산화막2A의 표면과 반도체 기판1의 표면과의 사이에 단차가 생기기 때문에, 상부에 게이트전극재료를 형성한 경우에도 게이트전극재료에 매립실리콘 산화막2A와 반도체 기판1과의 사이의 단차가 충분하게 반영된다.
그 결과, 게이트전극의 패터닝 때에, 게이트전극재료에 생기는 단차에 의해서 얼라인먼트 마크검출이 용이하게 되어, 정도 좋게 중첩하여 레지스트패턴을 형성할 수 있어, 게이트전극을 정도 좋게 패터닝할 수 있다. 이 때, 홈10A의 저면과 반도체 기판1과의 간의 단차를 30nm이상으로 하면 충분히 높은 얼라인먼트정도를 얻을 수 있다.
제조방법
도 23∼도 30은 실시의 형태 2의 제조방법을 나타내는 단면도이다. 이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
도 23∼도 26로 나타내는 공정은 실시의 형태 1의 제 2의 제조방법인 도 14∼도 17로 나타내는 공정(종래의 도 41∼도 44로 나타내는 공정)과 동일하기 때문에 설명은 생략한다.
도 23∼도 26로 나타낸 공정 후에, 도 27에 도시한 바와 같이, 소자형성영역인 메모리셀 영역11B 및 주변회로영역11C상을 제 2의 레지스트패턴9으로 덮고, 실리콘질화막4을 마스크로서 불산을 사용하여, 얼라인먼트 마크형성영역11A의 매립산화막2A를 모두 제거한다. 이 스텝에 있어서 불산을 사용하는 대신에 드라이에칭을 하더라도 좋다.
도 28∼도 30로 나타내는 공정은, 도 19∼도 21로 나타낸 실시의 형태 1의 제 2의 제조방법(도 6∼도 8로 나타낸 제 1의 제조방법)과 같이 하여 행해진다.
또한, 실시의 형태 2의 제조방법에서는 도 25로 나타내는 절대단차감소를 위한 레지스트패턴형성 및 드라이에칭처리를 얼라인먼트 마크영역11A의 홈10A에서는 행하지 않은 예를 게시하였으나, 실시의 형태 1의 제 1의 제조방법에 있어서 도 4에 도시한 바와 같이, 얼라인먼트 마크영역11A의 홈부10A에 대해서도 드라이에칭을 행하고, 이 단계에서, 홈10A내의 실리콘 산화막2을 어느정도 낮게 하여도 좋다.
실시의 형태 3
구조
도 31은 본 발명의 실시의 형태 3인 반도체 장치의 단면구조를 나타내는 단면도이다. 도 31에 도시한 바와 같이, 반도체 기판1내의 홈13A,10B 및 10C 각각에 실리콘 산화막2A,2B 및 2C가 매립되고 있다. 즉, 얼라인먼트 마크영역11A에는 매립실리콘 산화막2A가 형성되고, 메모리셀 영역11B에는 좁은 폭의 매립실리콘 산화막2B이 형성되며, 주변회로영역11C에는 넓은 폭의 매립실리콘 산화막2C이 형성된다.
여기서, 소자형성영역(메모리셀 영역11B, 주변회로영역11C)의 홈10B 및 10C 각각에 매립되고 있는 매립실리콘 산화막2B 및 2C의 표면은 반도체 기판1의 표면과 거의 같은 높이 인 데 대하여, 홈13A에 매립되고 있는 매립실리콘 산화막2A의 표면은 반도체 기판1의 표면보다도 들어가서 낮게 되어있다.
이러한 구조의 실시의 형태 3의 DRAM은, 홈13A내의 매립실리콘 산화막2A의 표면을 반도체 기판1의 표면보다 충분히 낮게 함에 의해, 매립실리콘 산화막2A의 표면과 반도체 기판1의 표면과의 사이에 단차가 생기기 때문에, 상부에 게이트전극재료를 형성한 경우에도 게이트전극재료에 매립실리콘 산화막2A와 반도체 기판1과의 사이의 단차가 충분히 반영된다.
그 결과, 게이트전극의 패터닝의 때에, 게이트전극재료에 생기는 단차에 의해서 얼라인먼트 마크검출이 용이하게되고, 정도 좋게 중첩되어 레지스트패턴을 형성할 수 있어, 게이트전극을 정도 좋게 패터닝할 수 있다. 이 때, 매립실리콘 산화막2A와 반도체 기판1과의 사이의 단차를 30nm이상으로 하면 충분히 높은 얼라인먼트정도를 얻을 수 있다.
한편, 매립실리콘 산화막2A와 동시에 형성되는 소자형성영역(메모리셀 영역11B, 주변회로영역11C)의 매립실리콘 산화막2B 및 2C는 기판표면과 같은 정도의 높이에 형성되기 때문에, 게이트전극14으로부터의 전계가 집중하여 트랜지스터의 전류전압특성에서의 범프가 나타나, 한계치전압 및, 대기시전류의 격차가 커진다는 것은 없다. 또한, 전극에칭 때에 엣지부에서 전극재료의 나머지가 발생하여, 소자의 수율을 저하시키는 일도 없다.
또한, 홈13A내의 하층부에 매립실리콘 산화막2A가 형성되며 홈13A의 측면의 상층부는 완전히 노출된 상태로 되기 때문에, 홈13A의 표면엣지부에 생기는 급준인 형상을 실리콘 산화막2A와 반도체 기판1과의 사이의 단차에 반영시킬 수 있기 때문에, 보다 높은 얼라인먼트정도를 얻을 수 있다.
제조방법
도 32∼도 40은 실시의 형태 3의 제조방법을 나타내는 단면도이다. 이하, 이들의 도면을 참조하여 그 제조방법을 설명한다.
우선, 도 32에 도시한 바와 같이, 반도체 기판1상에 열산화를 사용하여 두께10에서 30nm정도의 실리콘 산화막3을 형성한 후, LP-CVD 법에 의해 두께50에서 250nm정도의 실리콘질화막4을 퇴적하고, 사진제판기술을 사용하여 소정의 영역을 규정하여, 드라이에칭기술을 사용하여 실리콘질화막4, 실리콘 산화막3을 제거함에 의해, 반도체 기판1에 깊이 200∼500nm의 홈10(10A∼10C)을 형성한다. 즉, 얼라인먼트 마크영역11A에는 넓은 폭의 홈10A를 형성하고, 메모리셀 영역11B에는 좁은 폭의 홈10B를 형성하며, 주변회로영역11C에는 넓은 폭의 홈10C를 형성한다.
계속해서, 도33에 도시한 바와 같이, 소자형성영역(메모리셀 영역11B, 주변회로영역11C)을 레지스트패턴9로 덮고, 레지스트패턴9 및 실리콘질화막4를 마스크로해서 드라이에칭에 의해, 얼라인먼트 마크형성영역11A의 홈10A의 깊이를 200에서 500nm깊게 하여 홈13A를 형성한다.
다음에, 도 34에 도시한 바와 같이, 열산화하는 것에 의해, 홈13A, 홈10B 및 홈10C의 측면 및 저면에 5∼30nm의 산화막을 형성한 후, LP-CVD 법에 의해 실리콘 산화막2를 500nm∼1㎛의 두께로 퇴적시킨다. 이때, 홈13A는 홈10B 및 홈10C에 비교하여 저면이 깊게 형성되어 있기 때문에, 홈13A내의 실리콘 산화막2의 표면높이는 홈10C내의 실리콘 산화막2의 표면보다도 낮게 되어있다.
다음에, 도 35에 도시한 바와 같이, 절대단차를 감소하기 위해서, 사진제판기술을 사용하여 홈폭이 넓은 홈13A 및 홈10C상에만 레지스트패턴5을 형성하고, 드라이에칭을 사용하여 실리콘 산화막2를 300∼500nm정도 제거한다.
계속해서, 도 36에 도시한 바와 같이, 레지스트패턴5을 제거한 후, CMP 법을 사용하여, 실리콘질화막4상의 실리콘 산화막2 및 홈13A, 홈10B 및 홈10C내의 실리콘 산화막2의 일부를 제거한다. CMP 연마전에 있어서, 얼라인먼트 마크영역11A의 홈13A상의 실리콘 산화막2의 표면높이는 소자형성영역의 홈10B 및 홈10C의 실리콘 산화막2의 표면 높이에 비교하여 낮기 때문에, CMP 연마후의 표면높이도 소자형성영역의 실리콘 산화막2의 표면높이보다도 얇게 된다.
다음에, 도 37에 도시한 바와 같이, 인산을 사용하여 실리콘질화막4를 제거하고, 불산을 사용하여 실리콘 산화막3, 매립산화막2의 일부를 제거함에 의해 홈형소자분리구조를 완성시킨다. 이때, 소자형성영역의 매립실리콘 산화막2B 및 2C의 표면은 반도체 기판1의 표면과 거의 같게 되어 있는 것에 대하여, 얼라인먼트 마크형성영역11A의 홈13A의 매립실리콘 산화막2A의 표면은 반도체 기판1보다도 300∼500nm정도 낮게 되어있다.
계속해서, 도 38에 도시한 바와 같이, 열산화에 의해 두께 4∼10nm정도의 게이트산화막6을 형성하여, 50∼150nm의 두께의 인이 도핑된 폴리실리콘막7, 50∼150nm의 두께의 텅스텐실리사이드막8을 순차로 퇴적한다.
다음에, 도 40에 도시한 바와 같이, 도 37로 나타내는 공정에서 완성한 얼라인먼트 마크(매립실리콘 산화막2A)를 사용하여 사진제판기술에 의해 소자분리영역에 게이트전극을 중첩하는 패턴을 형성하여, 텅스텐실리사이드막8, 폴리실리콘막7를 드라이에칭에 의해 일부제거함에 의해 게이트전극14를 형성한다.
이 때, 소자형성영역의 매립실리콘 산화막2B,2C의 표면은 반도체 기판1의 표면에 대하여 거의 같은 높이 이기 때문에 게이트전극14의 형성시에 홈10B또는 10C의 엣지부에서 전극재료의 나머지가 발생하기 어렵고, 소자의 수율이 향상된다.
또한, 실시의 형태 3의 제조방법에서는 도 35로 나타내는 절대단차감소를 위한 레지스트패턴형성 및 드라이에칭처리를 얼라인먼트 마크영역11A의 홈13A에서는 행하지 않은 예를 게시하였으나, 실시의 형태 1의 제 1의 제조방법에 있어서의 도 4로 도시한 바와 같이 얼라인먼트 마크영역11A의 홈부13A에 대해서도 드라이에칭을 행하여, 홈13A내의 실리콘 산화막2를 보다 낮게 해도 좋다. 그 경우, 매립실리콘 산화막2A와 반도체 기판1의 표면과 사이에 생기는 단차는 보다 크게 되어 얼라인먼트 마크검출이 용이하게 되는 것은 명확하다.
즉, 홈10B상의 실리콘 산화막2을 홈10C상의 실리콘 산화막2 보다 여분으로 제거할 필요가 생기고, 메모리셀 영역11B의 홈10B상의 실리콘 산화막2를 선택적으로 제거하기 때문에, 도 35에서 나타내는 스텝이 불가결하게 된다.
따라서, 도 35로 나타내는 스텝에 있어서, 홈10B상의 실리콘 산화막2와 홈10A내의 홈10A상의 실리콘 산화막2가 동시에 제거됨에 의해, 스텝수를 증가시키는 일없이, 매립실리콘 산화막2A와 반도체 기판1의 표면과 사이에 생기는 단차를 보다 크게할 수있다.
기타
실시의 형태 1∼실시의 형태 3의 제조방법에서는 LP-CVD 법에 의해서 실리콘 산화막2를 형성하는 방법에 대해서 나타내었으나, 다른 수법으로 실리콘 산화막2을 형성하더라도 좋으나, 그 경우, 홈폭에 의해 실리콘 산화막2의 막두께를 변경하는 필요가 있기 때문에, 레지스트 마스크 형성영역은 매립형상에 따라서 절대단차가 감소할 수 있도록 하면 좋다.
또한, 실시의 형태 1∼실시의 형태 3에서는 게이트전극재료로서 폴리실리콘막과 텅스텐실리사이드막의 적층막이 예를 게시하였으나, 실리사이드막은 티타늄실리사이드등의 다른 실리사이드막만으로도, 또한, 실리사이드막의 대신에 텅스텐등의 금속막, 또는 금속막과 금속질화막의 적층막을 사용하더라도 동일한 효과를 얻을 수 있는 것은 분명하다. 또한, 폴리실리콘막과 텅스텐실리사이드막의 적층막 대신에 금속막을 사용하더라도 좋다.
이상 설명한 바와 같이, 본 발명에 있어서의 반도체 장치에 있어서, 얼라인먼트 마크의 표면높이를 반도체 기판의 표면높이보다도 낮게 해서도, 그들 표면사이에 단차를 설치하여, 얼라인먼트 마크의 상부에 상부형성층이 형성된 경우에도 그상부형성층에 상기 단차를 반영한 단차가 형성되기 때문에, 상기 형성층에 생기는 단차에 의해 얼라인먼트 마크의 위치검출이 용이하게 되고, 위치정도 좋게 제조된 반도체 장치를 얻을 수 있다.
본 발명에 의한 반도체 장치의 제조방법에서 제조방법으로 제조 되는 얼라인먼트 마크의 표면 높이를 반도체 기판의 표면 높이보다 낮게하는 것에 의해 이들 표면 사이에 단차를 설치하여, 얼라인먼트 마크의 상부에 형성된 전극층에 상기 단차를 반영한 단차가 형성되기 때문에, 스텝(h)에서, 전극층자체에 생기는 단차에 의해 얼라인먼트의 위치검출이 용이하게 되어, 그 얼라인먼트 마크에 기초한 전극층을 정도 좋게 패터닝할수 있다.
또, 본 발명에 관한 반도체 장치의 제조방법으로 제조되는 얼라인먼트 마크의 일부인 얼라인먼트 마크 홈내 절연막의 표면높이를 반도체 기판의 표면 높이 보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하고, 얼라인먼트 마크의 상부에 형성되는 전극층에 상기단차를 반영한 단차가 형성되기 때문에, 스텝(f)에 있어서, 전극층자체에 생기는 단차에 의해서 얼라인먼트 마크의 위치검출이 용이하게 되어, 해당 얼라인먼트 마크에 근거하여 전극층을 정도좋게 패터닝할 수 있다.

Claims (3)

  1. 홈형의 소자분리구조에 의해서 반도체소자간이 소자분리되는 반도체 장치에 있어서, 반도체 기판과,
    상기 반도체 기판에 형성되며, 얼라인먼트 마크를 가지는 얼라인먼트 마크영역을 구비하고, 상기 얼라인먼트 마크는 상기 반도체 기판의 상층부에 형성된 제 1의 홈을 적어도 포함하며,
    상기 반도체 기판에 형성되어, 복수의 반도체소자 및 상기복수의 반도체소자간을 절연분리하는 소자분리용절연막을 가지는 소자형성영역을 더 구비하고, 상기 소자분리용절연막은 상기 반도체 기판의 상층부에 형성된 제 2의 홈내에 충전되어, 상기 제 1 및 제 2의 홈의 저면의 상기 반도체 기판의 표면에서의 형성깊이는 같은정도로 설정되고, 상기 얼라인먼트 마크의 표면높이를 상기반도체 기판의 표면높이보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하여, 상기 얼라인먼트 마크의 상부에 상부형성층이 형성된 경우에도 해당 상부형성층에 상기 단차를 반영한 단차가 형성되는 것을 특징으로 하는 반도체 장치.
  2. 홈형의 소자분리구조를 가지는 반도체 장치의 제조방법에 있어서,
    (a) 얼라인먼트 마크영역 및 소자형성영역을 가지는 반도체 기판을 준비하는 스텝과, (b) 상기 반도체 기판의 상기 얼라인먼트 마크영역 및 상기 소자형성영역의 상층부에 각각 제 1 및 제 2의 홈을 동시에 형성하는 스텝을 구비하고, 상기 제 1 및 제 2의 홈의 저면의 형성깊이는 상기반도체 기판의 표면에서 같은 정도의 깊이로 설정되며,
    (c) 상기 반도체 기판상의 전면에 절연막을 형성하는 스텝과,
    (d) 적어도 상기 얼라인먼트 마크영역에 대응하는 상기 절연막부분을 제외한 상기 절연막상에 레지스트패턴을 형성하는 스텝과,
    (e) 상기 레지스트패턴을 마스크로서 상기 절연막을 제거하는 스텝과,
    (f) 상기 레지스트패턴을 제거한 후, 상기 절연막전체를 더 제거하는 스텝을 구비하고, 상기 스텝(f)은 상기 제 2의 홈내에 매립된 상기 절연막을 남기도록 행해져, 상기 스텝(f)후의 상기 제 1의 홈부분이 얼라인먼트 마크로서 규정되며,
    (g) 상기 반도체 기판상의 전면에 전극층을 형성하는 스텝과,
    (h) 상기 얼라인먼트 마크의 위치를 인식해서, 상기 소자형성영역상에 상기 전극층을 패터닝하는 스텝을 더 구비하고, 상기 얼라인먼트 마크의 표면높이를 상기 반도체 기판의 표면높이 보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하여, 상기 얼라인먼트 마크의 상부에 형성되는 상기 전극층에 상기 단차를 반영한 단차가 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 홈형의 소자분리구조를 가지는 반도체 장치의 제조방법에 있어서,
    (a) 얼라인먼트 마크영역 및 소자형성영역을 가지는 반도체 기판을 준비하는 스텝과, (b) 상기 얼라인먼트 마크영역 및 상기 소자형성영역의 상층부에 각각 제 1 및 제 2의 홈을 형성하는 스텝을 구비하고, 상기 스텝(b)은 상기 제 1의 홈의 저면이 상기 제 2의 홈의 저면보다 상기 반도체 기판의 표면에서 깊게 되도록 형성하며,
    (c) 상기 반도체 기판상의 전면에 절연막을 형성하는 스텝과,
    (d) 상기 절연막을 제거하는 스텝을 구비하고, 상기 스텝(d)은 상기 제 1의 홈의 하층부에 상기 절연막이 얼라인먼트 마크 홈내 절연막으로해서 잔존하며, 또 상기 제 2의 홈내에 매립된 상기 절연막을 남기도록 행하고, 상기 스텝(d)후의 상기 제 1의 홈부 및 상기 얼라인먼트 마크 홈내 절연막이 얼라인먼트 마크로서 규정되며,
    (e) 상기 반도체 기판상의 전면에 전극층을 형성하는 스텝과,
    (f) 상기 얼라인먼트 마크의 위치를 인식하여, 상기 소자형성영역상에 상기 전극층을 패터닝하는 스텝을 더 구비하고, 상기 얼라인먼트 마크 홈내 절연막의 표면높이를 상기 반도체 기판의 표면높이보다도 낮게 함에 의해, 그들 표면의 사이에 단차를 설치하여, 상기 얼라인먼트 마크 홈내 절연막의 상부에 형성되는 전극층에 상기 단차를 반영한 단차가 형성되는 반도체 장치의 제조방법.
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