DE10312216A1

DE10312216A1 - Verfahren zur Herstellung eines Speicherzellenfeldes

Info

Publication number: DE10312216A1
Application number: DE10312216A
Authority: DE
Inventors: Joachim Dr. Deppe; Christoph Dr. Ludwig; Stefano Parascandola; Jens-Uwe Dr. Sachse; Christoph Dr. Kleint
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-03-19
Filing date: 2003-03-19
Publication date: 2004-10-07

Abstract

Nach der Herstellung von Isolationsgräben (6) zwischen vergrabenen Bitleitungen (4) an einer Oberseite (7) eines Substrates (1) wird eine Lithographiemaske (5) aufgebracht, die einen für das Speicherzellenfeld vorgesehenen Bereich freilässt und die für eine Implantation zur Ausbildung einer dotierten Wanne (8) sowie zum Rückätzen des isolierenden Materials der Isolationsgräben (6) und Planarisieren des Speicherzellenfeldes verwendet wird. Damit wird die Voraussetzung für eine vereinfachte Lithographie zur Ausbildung gleichmäßig angeordneter vergrabener Bitleitungen geschaffen.

Description

Die vorliegende Erfindung betrifft ein Speicherzellenfeld mit vergrabenen Bitleitungen. Bei immer weiter abnehmender Strukturbreite zur Erzielung einer größeren Speicherdichte wird es immer schwieriger, alle an den Speicherchip gestellten Anforderungen zu erfüllen. Eine wesentliche Anforderung ist, eine möglichst gleichmäßige Schwellenspannung der Speichertransistoren im gesamten Speicherzellenfeld zu erreichen. Dazu ist es erforderlich, dass die Bitleitungen möglichst identische elektrische Eigenschaften besitzen. Das wird insbesondere durch eine weitgehend identische Struktur und gleichmäßige Abstände der Bitleitungen untereinander erreicht. Wenn in dem Speicherzellenfeld Unterteilungen in Blöcke vorgenommen werden sollen, um seitenweise Programmieren und Löschen zu können, werden jeweils nach einer bestimmten Anzahl von aufeinander folgenden Bitleitungen zwischen den Bitleitungen Isolationsgräben vorgesehen. Diese Isolationsgräben werden als STI (shallow trench isolation) ausgebildet.

Ein solcher Isolationsgraben beeinflusst bei der Bitleitungslithographie die angrenzenden Bitleitungen auf mehrfache Weise, so dass sich die angrenzenden Bitleitungen gegenüber dem Rest der Bitleitungen geometrisch und damit elektrisch unterschiedlich verhalten. Das führt zu einer Verbreiterung der ursprünglichen Verteilung der Transistorschwellenspannungen. Eine durch die Ausbildung von Isolationsgräben in der Ansteuerperipherie bewirkte ungleichmäßige Oberflächenstruktur mit Höhenunterschieden bis etwa 30 nm ist für die elektronischen Bauelemente, insbesondere CMOS-Bauelemente, der Ansteuerschaltungen von Vorteil. Die in dem Speicherzellenfeld nachteiligen Auswirkungen durch die hergestellten Isolationsgräben treten daher in der Ansteuerperipherie nicht auf.

Aufgabe der vorliegenden Erfindung ist es, ein verbessertes Verfahren zur Herstellung eines Speicherzellenfeldes anzugeben, mit dem geometrisch und elektrisch gleichmäßig ausgebildete vergrabene Bitleitungen hergestellt werden können, wenn zwischen den Bitleitungen Isolationsgräben zur Unterteilung des Speicherzellenfeldes in Blöcke hergestellt werden.

Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Bei diesem Verfahren wird auf einer Oberseite eines Substrats aus Halbleitermaterial eine Lithographiemaske mit Öffnungen im Bereich herzustellender Isolationsgräben aufgebracht. Diese Lithographiemaske wird verwendet, um Gräben in das Substrat zu ätzen und diese Gräben mit dem für die Isolation vorgesehenen isolierenden Material zu füllen. Es folgt dann in an sich bekannter Weise eine Planarisierung der Oberfläche, mit der überschüssiges isolierendes Material in einem gewissen Umfang entfernt wird, wobei in der vorgesehenen Ansteuerperipherie die für die dort herzustellenden Bauelemente bevorzugten Oberflächenstrukturen erhalten bleiben. Es verbleibt dort insbesondere ein vorgesehener Höhenunterschied in der Oberfläche bestehen. Dann wird eine weitere Lithographiemaske aufgebracht, die den für das Speicherzellenfeld vorgesehenen Bereich frei lässt und die dafür vorgesehen ist, eine dotierte Wanne in dem Halbleitermaterial herzustellen. Diese weitere Lithographiemaske wird außerdem dazu verwendet, die Oberseite des Substrates in dem für das Speicherfeld vorgesehenen Bereich weitestgehend zu planarisieren, so dass hier die Gräben gefüllt bleiben, aber eine für die Bitleitungslithographie ausreichend ebene Oberfläche erzeugt wird. Die Verfahrensschritte der Implantation von Dotierstoff zur Ausbildung der Wanne und des Rückätzens überschüssigen isolierenden Materials können dabei in beliebiger Reihenfolge ausgeführt werden.

Ein spezielleres Ausführungsbeispiel des Verfahrens sieht vor, eine zusammen mit einer Pad-Oxid-Schicht wie an sich üblich aufgebrachte Pad-Nitrid-Schicht vor der Implantation der Wanne im Bereich des Speicherzellenfeldes zu entfernen. Bei diesem Ausführungsbeispiel wird zuvor das isolierende Material von der Oberseite des für das Speicherzellenfeld vorgesehenen Bereiches entfernt. Dann wird die Pad-Nitrid-Schicht entfernt und danach die Implantation von Dotierstoff vorgenommen.

Alternativ kann die Pad-Nitrid-Schicht zunächst auf der Oberseite des für das Speicherzellenfeld vorgesehenen Bereiches bleiben. Auch in diesem Fall kann das isolierende Material vor der Implantation rückgeätzt werden. Bei dieser Ausführungsform wird jedoch die Implantation von Dotierstoff an die dickere Streuschicht, die durch die Pad-Nitrid-Schicht gebildet ist, angepasst. Nach dem Entfernen der weiteren Lithographiemaske wird die Pad-Nitrid-Schicht ganzflächig entfernt.

Durch die Verwendung der für die Wannenimplantation vorgesehenen weiteren Lithographiemaske an einer geeigneten Stelle innerhalb des Prozessablaufes wird bei diesem Verfahren erreicht, dass dieselbe Maske auch für das Rückätzen und Planarisieren des isolierenden Materials der Grabenfüllungen verwendet werden kann. Es können daher die vergrabenen Bitleitungen sehr gleichmäßig strukturiert werden ohne größeren zusätzlichen Aufwand in dem Herstellungsprozess.

Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten 1 und 2.
Die 1 zeigt im Querschnitt eine Anordnung eines Substrates mit der Lithographiemaske für das Ätzen der Gräben.
Die 2 zeigt im Querschnitt eine Anordnung des Substrates mit der weiteren Lithographiemaske für die Wannenimplantation.
In der 1 ist ein Substrat 1 oder Halbleiterkörper im Querschnitt dargestellt, auf dessen Oberseite in der üblichen Weise eine Pad-Oxid-Schicht und eine Pad-Nitrid-Schicht aufgebracht sein können, was nicht eingezeichnet ist. Auf der Oberseite wird eine Lithographiemaske 2 mit Öffnungen 3 im Bereich der herzustellenden Isolationsgräben angeordnet. Die Position der noch nicht vorhandenen vergrabenen Bitleitungen 4 ist durch die gestrichelt eingezeichneten Begrenzungen angedeutet. Die Lithographiemaske 2 besitzt außerdem Öffnungen in den Bereichen, in denen Isolationsgräben für die Ansteuerperipherie vorgesehen sind.
Unter Verwendung dieser Lithographiemaske 2 werden Gräben in das Halbleitermaterial geätzt und anschließend mit isolierendem Material gefüllt. Das kann z. B. ein HDP-Oxid (high density plasma oxide) sein. Nach dem Entfernen der Lithographiemaske 2 erfolgt dann ein üblicher Planarisierungsschritt, mit dem überschüssiges isolierendes Material entfernt wird. Dabei verbleiben jedoch Höhenunterschiede von typisch bis ca. 30 nm im Bereich der Ansteuerperipherie, wodurch die Oberflächentopologie der dort anzuordnenden Bauelemente entsprechende Stufen erhält. Dieses so genannte STI-Leveling ist vorteilhaft für die CMOS-Bauelemente der Ansteuerschaltungen.
An dieser Stelle in der Prozessfolge wird dann bereits gemäß dem Querschnitt der 2 eine weitere Lithographiemaske 5 aufgebracht, die den für das Speicherzellenfeld vorgesehenen Bereich frei lässt. Unter Verwendung dieser weiteren Lithographiemaske 5 wird überschüssiges isolierendes Material abgetragen, so dass die Isolationsgräben 6 gefüllt bleiben, aber die Oberseite 7 des Substrates 1 planarisiert ist. So ist die Oberfläche im Bereich des Speicherzellenfeldes optimal angepasst an einen später folgenden Lithographieschritt zur Definition der vergrabenen Bitleitungen.
Eine gegebenenfalls vorhandene Pad-Nitrid-Schicht kann in dem von der weiteren Lithographiemaske 5 frei gelassenen Bereich des Speicherzellenfeldes vor der Implantation entfernt werden. Falls die Pad-Nitrid-Schicht bei der Implantation auf der Oberseite 7 des Substrates 1 bleiben soll, kann das Rückätzen des isolierenden Materials zur Planarisierung der Oberseite 7 auch im Anschluss an die Implantation der Wanne 8 vorgenommen werden.
Die Implantation von Dotierstoff zur Ausbildung einer Wanne 8 wäre an späterer Stelle in dem üblichen Verlauf des Herstellungsprozesses ohnehin unter Verwendung der weiteren Lithographiemaske 5 vorgesehen worden. Falls die Pad-Nitrid-Schicht auf der Oberseite 7 des Substrates 1 belassen worden ist, ist eine für die Implantation wirksame dickere Streuschicht vorhanden, die bei der Implantation entsprechend berücksichtigt wird. Nach der Implantation und der vorhergehenden oder nachfolgenden Entfernung überschüssigen isolierenden Materiales wird die weitere Lithographiemaske 5 entfernt, und es schließen sich die von der Herstellung von Halbleiterspeichern an sich bekannten weiteren Verfahrensschritte an, die insbesondere die Herstellung der vergrabenen Bitleitungen umfassen.
Dieses Verfahren ist insbesondere zur Herstellung von Speicherzellenfeldern mit Charge-Trapping-Speicherzellen (SONOS-Speicherzellen, insbesondere NROM-Speicherzellen) geeignet. Bei derartigen Speicherzellen wird über einem zwischen zwei benachbarten Bitleitungen vorhandenen Kanalbereich unter einer jeweiligen Gate-Elektrode eine als Gate-Dielektrikum und als Speicherschichtfolge vorgesehene Oxid-Nitrid-Oxid-Schichtfolge aufgebracht. In der Nitrid-Schicht werden beim Programmiervorgang heiße Elektronen (CHE) aus dem an der Halbleiteroberfläche vorhandenen Kanalbereich eingefangen. Ein solches Speicherzellenfeld ist insbesondere für eine Ausführung mit vergrabenen Bitleitungen geeignet.

1: Substrat
2: Lithographiemaske
3: Öffnung
4: Bitleitung
5: weitere Lithographiemaske
6: Isolationsgraben
7: Oberseite
8: Wanne

Claims

Verfahren zur Herstellung eines Speicherzellenfeldes, bei dem in einem ersten Schritt auf einer Oberseite (7) eines Substrates (1) oder Halbleiterkörpers eine Lithographiemaske (2) mit Öffnungen (3) im Bereich herzustellender Isolationsgräben aufgebracht wird, in einem zweiten Schritt unter Verwendung dieser Lithographiemaske (2) Gräben in das Substrat (1) geätzt werden, in einem dritten Schritt die Gräben mit einem isolierenden Material gefüllt werden, in einem vierten Schritt eine Planarisierung der Oberfläche erfolgt, mit der das isolierende Material soweit rückgeätzt wird, dass darin ein vorgesehener Höhenunterschied in der Oberfläche außerhalb eines für ein Speicherzellenfeld vorgesehenen Bereiches verbleibt, in einem fünften Schritt auf der Oberseite (7) des Substrates (1) eine weitere Lithographiemaske (5) aufgebracht wird, die den für das Speicherzellenfeld vorgesehenen Bereich frei lässt, und in einem sechsten Schritt unter Verwendung der weiteren Lithographiemaske (5) eine Implantation von Dotierstoff zur Ausbildung einer Wanne (8) vorgenommen wird und das isolierende Material außerhalb der gefüllten Gräben (6) soweit rückgeätzt wird, dass die Oberseite (7) des Substrates (1) in dem für das Speicherzellenfeld vorgesehenen Bereich planarisiert ist.
Verfahren nach Anspruch 1, bei dem vor dem ersten Schritt eine Pad-Oxid-Schicht und eine Pad-Nitrid-Schicht auf die Oberseite (7) des Substrates (1) aufgebracht werden und in dem sechsten Schritt zunächst das isolierende Material außerhalb der gefüllten Gräben rückgeätzt wird, dann die Pad-Nitrid-Schicht in dem für das Speicherzellenfeld vorgesehenen Bereich entfernt wird und danach die Implantation von Dotierstoff vorgenommen wird.
Verfahren nach Anspruch 1, bei dem vor dem ersten Schritt eine Pad-Oxid-Schicht und eine Pad-Nitrid-Schicht auf die Oberseite (7) des Substrates (1) aufgebracht werden und nach dem sechsten Schritt die weitere Lithographiemaske (5) entfernt wird und die Pad-Nitrid-Schicht ganzflächig ebenfalls entfernt wird.