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HINTERGRUND
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Gebiet
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Die vorliegende Erfindung bezieht sich auf die Herstellung von Ladungseinfangspeicherzellen mit Split-Gate und anderen Feldeffekttransistoren, die in dem gleichen Substrat gebildet sind.
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Technischer Hintergrund
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Ein nicht flüchtiger Speicher wie etwa ein Flash-Speicher sichert gespeicherte Daten auch dann, wenn die Stromzufuhr zu dem Speicher unterbrochen wird. Eine nicht flüchtige Speicherzelle speichert Daten, zum Beispiel indem sie eine elektrische Ladung in einem elektrisch isolierten Floating-Gate oder in einer Ladungseinfangschicht unter einem Steuergate eines Feldeffekttransistors (FET) speichert. Die gespeicherte elektrische Ladung steuert die Schwelle des FET und steuert damit den Speicherzustand der Zelle.
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Eine nicht flüchtige Speicherzelle wird beispielsweise unter Verwendung einer Injektion heißer Ladungsträger, um Ladung in einer Speicherschicht zu platzieren, programmiert. Hohe Drain- und Gate-Spannungen werden verwendet, um den Programmierprozess zu erleichtern, und die Speicherzelle leitet einen relativ hohen Strom während des Programmierens, was bei Anwendungen mit niedriger Spannung oder niedriger Leistung unerwünscht sein kann.
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Eine Split-Gate-Speicherzelle ist ein Typ einer nicht flüchtigen Speicherzelle, in der ein Auswahlgate angrenzend an ein Speichergate platziert wird. Während des Programmierens einer Split-Gate-Speicherzelle wird das Auswahlgate bei einer relativ niedrigen Spannung vorgespannt und nur das Speichergate wird bei der hohen Spannung vorgespannt, um das für die Injektion heißer Ladungsträger notwendige vertikale elektrische Feld bereitzustellen. Da die Beschleunigung der Ladungsträger in dem Kanalbereich größtenteils unter dem Auswahlgate stattfindet, führt die relativ niedrige Spannung auf dem Auswahlgate zu einer wirkungsvolleren Ladungsträgerbeschleunigung in der horizontalen Richtung im Vergleich zu einer herkömmlichen Flash-Speicherzelle. Dadurch wird die Injektion heißer Ladungsträger wirkungsvoller mit niedrigerem Strom und niedrigerem Leistungsverbrauch während des Programmiervorgangs. Eine Split-Gate-Speicherzelle kann unter Verwendung von anderen Techniken als der Injektion heißer Ladungsträger programmiert werden und je nach Technik kann jeder Vorteil gegenüber der herkömmlichen Flash-Speicherzelle während des Programmiervorgangs variieren.
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Eine schnelle Lesezeit ist ein weiterer Vorteil einer Split-Gate-Speicherzelle. Weil das Auswahlgate sich in Reihe mit dem Speichergate befindet, kann der gelöschte Zustand des Speichergates nahe dem oder in dem Verarmungsbetrieb sein (d. h. Schwellenspannung Vt weniger als null Volt). Auch wenn sich das gelöschte Speichergate in einem derartigen Verarmungsbetrieb befindet, verhindert das Auswahlgate im Aus-Zustand, dass der Kanal wesentlichen Strom leitet. Wenn die Schwellenspannung des gelöschten Zustands nahe oder unter null liegt, muss die Schwellenspannung des programmierten Zustands nicht sehr hoch sein, um trotzdem noch eine sinnvolle Lesespanne zwischen dem gelöschten und dem programmierten Zustand bereitzustellen. Demgemäß können die bei dem Lesevorgang auf das Auswahlgate und das Speichergate angewandten Spannungen geringer als die oder gleich der Zufuhrspannung sein. Daher wird der Lesevorgang beschleunigt, da die Zufuhrspannung nicht auf ein höheres Niveau gebracht werden muss.
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Während der Schritte des Halbleiter-Fertigungsprozesses wie etwa Prozessschritten wie Plasmaätzen, Ionenimplantation oder plasmaunterstützte Abscheidung aus der Gasphase kann ein großer Potentialunterschied zwischen dem Speichergate und dem Substrat bestehen. Dieser Potentialunterschied kann die Speichervorrichtung belasten und das Leistungsvermögen, die Lebensdauer oder die Betriebszuverlässigkeit der Vorrichtung verringern. Weiterhin sind die Offenbarungen der Druckschriften
US 2005 / 0 263 816 A1 ,
US 2005 / 0 199 940 A1 ,
US 2001 / 0 055 847 A1 und
US 2005 / 0 006 707 A1 gegebenenfalls hilfreich für das Verständnis der vorliegenden Erfindung.
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Die Druckschrift
US 2005 / 0 263 816 A1 beschreibt ein Verfahren zur Herstellung einer mikroelektronischen Vorrichtung, das die Bildung einer Speicherzelle mit einem über einem Substrat angeordneten Floating-Gate, einer dielektrischen Schicht über dem Floating-Gate und einem über einem Teil der dielektrischen Schicht angeordneten Steuer-Gate einschließt, wobei ein Teil der dielektrischen Schicht seitlich des Steuer-Gates angeordnet ist. Über dem Steuer-Gate und der dielektrischen Schicht ist eine Schutzschicht ausgebildet. Eine Maske mit einem undurchsichtigen Teil über dem dielektrischen Schichtteil und einer Öffnung über dem Steuer-Gate wird bereitgestellt, und die Schutzschicht wird unter Verwendung der Maske strukturiert.
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Die Druckschrift
US 2005 / 0 199 940 A1 befasst sich mit einem nichtflüchtigen MONOS-Speicher mit geteilter Gate-Struktur, bei dem das Schreiben und Löschen durch heiße Elektronen bzw. heiße Löcher erfolgt. Der Speicher neigt dazu, dass Elektronen nicht gelöscht werden und in einem Si-nitrid-Film auf einer ausgewählten Gate-Elektroden-Seitenwand verbleiben, was zu einer Verschlechterung der Wiederbeschreibbarkeit führt. Wenn eine Langzeitlöschung zur Lösung des Problems angewandt wird, treten Nachteile auf, wie z.B. die Vergrößerung der Schaltkreisfläche durch den Anstieg des Löschstroms und die Verschlechterung der Retentionseigenschaften. Demzufolge wird in dieser Druckschrift ein Si-Nitrid-Film durch reaktive Plasma-Sputter-Abscheidung gebildet, was eine orientierte Abscheidung ermöglicht, und der Si-Nitrid-Film auf einer ausgewählten Gate-Elektroden-Seitenwand wird zu dem Zeitpunkt entfernt, wenn ein oberer Si-Oxid-Film gebildet wird.
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Die Druckschrift
US 2001 / 0 055 847 A1 befasst sich damit, eine Aufladung während des Ätzens einer Verdrahtungsschicht in einer nichtflüchtigen Halbleiterspeichervorrichtung mit einem Floating-Gate und einem Steuer-Gate, an das während des Betriebs einer Speicherzelle sowohl positive als auch negative Spannungen angelegt werden, zu verhindern. Folglich wird auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps eine erste Wanne eines zweiten Leitfähigkeitstyps gebildet, die dem ersten Leitfähigkeitstyp gegenüberliegt. In der ersten Wanne ist eine zweite Wanne des ersten Leitfähigkeitstyps ausgebildet. Auf einer Hauptoberfläche der zweiten Wanne ist ein zusammengesetztes Gate ausgebildet, das aus einem ersten Gate-Isolierfilm, einem Floating-Gate, einem zweiten Gate-Isolierfilm und einem Steuer-Gate 7 besteht, die nacheinander geschichtet sind. Auf einer Oberfläche der zweiten Wanne werden durch Ionenimplantation eine Source-, eine Drain- und eine Diffusionsschicht des zweiten leitenden Typs gebildet, die eine Aufladung verhindern.
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Die Druckschrift
US 2005 / 0 006 707 A1 betrifft ein Verfahren, in dem auf einem Siliziumsubstrat mindestens ein Laminat aus einem Gate-Isolierfilm, einer Gate-Elektrode und einem aktiven Bereich gebildet wird. Auch wird ein darunter liegender Zwischenschicht-Isolierfilm gebildet. Dann werden ein Leiter, der mit der Gate-Elektrode verbunden ist, und ein Leiter, der ein Blindleiter ist und mit dem aktiven Bereich verbunden ist, gleichzeitig auf dem darunter liegenden Zwischenschicht-Isolierfilm ausgebildet. Danach wird durch einen Plasmaprozess eine isolierende Zwischenschicht auf der darunter liegenden isolierenden Zwischenschicht gebildet. Zu diesem Zeitpunkt wird Ladestrom aus einem Plasma durch den Blindleiter emittiert.
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ÜBERSICHT
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Es ist erwünscht, mindestens eines der Probleme zu vermeiden oder zu mildern oder eine Alternative zu bestehenden Geräten oder Verfahren bereitzustellen. Demzufolge betrifft die vorliegenden Erfindung eine Halbleitervorrichtung gemäß Anspruch 1 sowie ein Verfahren gemäß Anspruch 9. Vorteilhafte Ausführungsformen können Merkmale der abhängigen Ansprüche aufweisen. Weitere Merkmale und Vorteile der vorliegenden Erfindung sowie die Struktur und der Betrieb verschiedener Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die begleitenden Zeichnungen detailliert beschrieben.
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Figurenliste
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Die begleitenden Zeichnungen veranschaulichen die vorliegende Erfindung und dienen zusammen mit der Beschreibung ferner dazu, die Grundlagen der vorliegenden Erfindung zu erläutern und einem Fachmann auf dem betreffenden Gebiet/den betreffenden Gebieten zu ermöglichen, die vorliegende Erfindung anzufertigen und zu verwenden.
- 1 veranschaulicht einen Querschnitt einer Split-Gate-Speicherzelle gemäß verschiedenen Ausführungsformen.
- 2 veranschaulicht Verbindungen zu einer Split-Gate-Speicherzelle gemäß verschiedenen Ausführungsformen.
- 3 veranschaulicht Feldeffektvorrichtungen, die in verschiedenen Bereichen eines Substrats gebildet sind, gemäß verschiedenen Ausführungsformen.
- 4 veranschaulicht eine Querschnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform.
- 5A-5E veranschaulichen Querschnittansichten eines Herstellungsprozesses einer Halbleitervorrichtung gemäß Ausführungsformen.
- 6A-6D veranschaulichen Querschnittansichten eines Herstellungsprozesses einer anderen Halbleitervorrichtung gemäß Ausführungsformen.
- 7 veranschaulicht eine Querschnittansicht einer anderen Halbleitervorrichtung gemäß einer Ausführungsform.
- 8 veranschaulicht eine Querschnittansicht einer anderen Halbleitervorrichtung gemäß einer Ausführungsform.
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Die Merkmale und Vorteile der vorliegenden Erfindung werden aus der detaillierten Beschreibung, die unten dargelegt ist, ersichtlich, wenn diese in Verbindung mit den Zeichnungen betrachtet wird, in denen gleiche Bezugszeichen durchgehend übereinstimmende Elemente bezeichnen. In den Zeichnungen geben gleiche Bezugsnummern im Allgemeinen identische, funktionell ähnliche und/oder strukturell ähnliche Elemente an. Die Zeichnung, in der ein Element zuerst erscheint, ist durch die Nummer(n) ganz links in der entsprechenden Bezugsnummer angegeben.
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DETAILLIERTE BESCHREIBUNG
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Diese Beschreibung offenbart eine oder mehrere Ausführungsformen, welche die Merkmale dieser Erfindung inkorporieren. Die vorliegende Erfindung wird durch die hieran angefügten Patentansprüche definiert.
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Die beschriebene(n) Ausführungsform(en) und die Bezüge in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ etc. geben an, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft umfassen kann/können, aber nicht jede Ausführungsform umfasst zwingend dieses bestimmte Merkmal, diese bestimmte Struktur oder Eigenschaft. Außerdem beziehen sich derartige Formulierungen nicht unbedingt auf dieselbe Ausführungsform. Ferner, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, ist zu beachten, dass ein derartiges Merkmal, eine derartige Struktur oder Eigenschaft mithilfe des Wissens eines Fachmanns in Verbindung mit anderen Ausführungsformen ausgeführt werden kann, unabhängig davon, ob diese ausdrücklich beschrieben sind oder nicht.
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Bevor die verschiedenen Ausführungsformen detaillierter beschrieben werden, werden genauere Erläuterungen zu gewissen Begriffen, die möglicherweise in den Beschreibungen verwendet werden, abgegeben.
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Der Begriff „ätzen“ oder „Ätzen“ wird hierin verwendet, um einen Herstellungsprozess des Strukturierens eines Materials, so dass mindestens ein Teil des Materials zurückbleibt, nachdem das Ätzen abgeschlossen ist, zu beschreiben. Es sollte zum Beispiel anerkannt werden, dass der Prozess des Ätzens von Silizium die Schritte des Strukturierens einer Maskierungsschicht (z. B. Fotolack oder Hartmaske) über dem Silizium und des anschließenden Entfernens der Siliziumflächen, die nicht mehr durch die Maskierungsschicht geschützt sind, involviert. So bleiben die durch die Maske geschützten Siliziumflächen zurück, wenn der Ätzprozess abgeschlossen ist. In einem anderen Beispiel kann sich Ätzen jedoch auch auf einen Prozess beziehen, bei dem keine Maske verwendet wird, bei dem aber trotzdem ein Teil des Materials zurückbleibt, nachdem der Ätzprozess abgeschlossen wurde.
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Die obenstehende Beschreibung dient dazu, den Begriff „Ätzen“ von „Entfernen“ zu unterscheiden. Beim Ätzen eines Materials bleibt mindestens ein Teil des Materials zurück, nachdem der Prozess abgeschlossen wurde. Im Gegensatz dazu wird beim Entfernen eines Materials im Wesentlichen dabei das gesamte Material entfernt. In manchen Ausführungsformen wird „Entfernen“ jedoch als umfassender Begriff verstanden, der Ätzen inkorporieren kann.
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In diesen Beschreibungen werden verschiedene Bereiche des Substrats erwähnt, auf denen Feldeffektvorrichtungen hergestellt werden. Es versteht sich, dass sich diese Bereiche irgendwo auf dem Substrat befinden können und dass sich diese Bereiche außerdem nicht gegenseitig ausschließen müssen. Das heißt, in manchen Ausführungsformen können sich Abschnitte eines oder mehrerer Bereiche überschneiden. Obwohl hierin bis zu drei unterschiedliche Bereiche beschrieben sind, versteht es sich, dass auf dem Substrat eine beliebige Anzahl Bereiche vorhanden sein kann und dass sie Flächen mit bestimmten Arten von Vorrichtungen oder Materialien bezeichnen können. Im Allgemeinen werden die Bereiche verwendet, um Flächen des Substrats, die ähnliche Vorrichtungen umfassen, einfach zu beschreiben.
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Die Begriffe „abscheiden“ oder „anordnen“ werden hierin verwendet, um einen Prozess des Auftragens einer Schicht von Material auf das Substrat zu beschreiben. Derartige Begriffe sollen beliebige mögliche schichtbildende Techniken beschreiben, einschließlich, aber nicht beschränkt auf, thermisches Wachstum, Kathodenzerstäubung, Verdampfung, chemische Gasphasenabscheidung, Epitaxialwachstum, Elektroplattierung usw.
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Das „Substrat“, wie in den Beschreibungen durchgehend verwendet, wird allgemein als Substrat aus Silizium verstanden. Das Substrat kann jedoch auch ein beliebiges aus einer Auswahl von Halbleitermaterialien wie etwa Germanium, Galliumarsenid, Indiumphosphid usw. sein. In anderen Ausführungsformen kann das Substrat elektrisch nicht leitend sein, wie etwa ein Glas- oder Saphirwafer.
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Bevor derartige Ausführungsformen detaillierter beschrieben werden, ist es sinnvoll, eine Beispielspeicherzelle und eine Umgebung, in der die vorliegenden Ausführungsformen eingesetzt werden können, vorzustellen.
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1 veranschaulicht ein Beispiel einer nicht flüchtigen Split-Gate-Speicherzelle 100. Speicherzelle 100 wird auf einem Substrat 102 wie etwa Silizium gebildet. Substrat 102 ist im Allgemeinen p-leitend oder eine p-Wanne, während ein erster dotierter Source/Drain-Bereich 104 und ein zweiter dotierter Source/Drain-Bereich 106 n-leitend sind. Es ist jedoch auch möglich, dass Substrat 102 n-leitend ist, während Bereich 104 und 106 p-leitend sind.
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Speicherzelle 100 umfasst zwei Gates, ein Auswahlgate 108 und ein Speichergate 110. Jedes Gate kann eine dotierte Polysiliziumschicht sein, die zum Beispiel durch bekannte Abscheidungs- und Ätztechniken gebildet wird, um die Gate-Struktur zu definieren. Auswahlgate 108 ist über einer dielektrischen Schicht 112 angeordnet. Speichergate 110 ist über einem Ladungseinfang-Dielektrikum 114 mit einer oder mehreren dielektrischen Schichten angeordnet. In einem Beispiel umfasst Ladungseinfang-Dielektrikum 114 eine Ladungseinfang-Siliziumnitrid-Schicht, die sich zwischen zwei Siliziumdioxidschichten befindet, um einen dreischichtigen Stapel zu bilden, der zusammenfassend und allgemein als „ONO“ bezeichnet wird. Andere Ladungseinfang-Dielektrika können einen siliziumreichen Nitridfilm oder einen beliebigen Film, der Silizium, Sauerstoff und Stickstoff in verschiedenen stöchiometrischen Verhältnissen beinhaltet, aber nicht darauf beschränkt ist, umfassen. Ein vertikales Dielektrikum 116 wird für die elektrische Isolation zwischen den zwei Gates ebenfalls zwischen Auswahlgate 108 und Speichergate 110 angeordnet. In manchen Beispielen sind das vertikale Dielektrikum 116 und das Ladungseinfang-Dielektrikum 114 dasselbe Dielektrikum, während andere Beispiele ein Dielektrikum vor dem anderen bilden (sie können z. B. unterschiedliche dielektrische Eigenschaften aufweisen). Daher muss das vertikale Dielektrikum 116 nicht dieselbe Filmstruktur umfassen wie das Ladungseinfang-Dielektrikum 114. Bereich 104 und 106 werden durch Implantieren von Dotierungen, beispielsweise unter Verwendung einer lonenimplantationstechnik, aufgebaut. Bereich 104 und 106 bilden Source oder Drain des Split-Gate-Transistors, je nachdem, welche Potentiale jeweils auf sie angewandt werden. Bei Split-Gate-Transistoren wird zum besseren Verständnis Bereich 104 (der Bereich, der an Auswahlgate 108 angrenzt) allgemein als Drain bezeichnet, während Bereich 106 (der Bereich, der an Speichergate 110 angrenzt) allgemein als Source bezeichnet wird, unabhängig von den jeweiligen Vorspannungen. Es versteht sich, dass diese Beschreibung eine grundlegende Übersicht über einen allgemeinen Split-Gate-Aufbau geben soll und dass in der Praxis viele weitere detaillierte Schritte und Schichten bereitgestellt werden, um die endgültige Speicherzelle 100 zu bilden.
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Ein beispielhafter Schreib-, Lese- und Löschvorgang wird nun in Bezug auf Speicherzelle 100 beschrieben. Um ein Bit in Speicherzelle 100 zu schreiben, wird eine positive Spannung in der Größenordnung von beispielsweise 5 Volt auf Bereich 106 angewandt, während Bereich 104 und Substrat 102 geerdet werden. Eine niedrige positive Spannung in der Größenordnung von beispielsweise 1,5 Volt wird auf Auswahlgate 108 angewandt, während eine höhere positive Spannung in der Größenordnung von beispielsweise 8 Volt auf Speichergate 110 angewandt wird. Wenn die Elektronen innerhalb eines Kanalbereichs zwischen Source und Drain beschleunigt werden, werden einige ausreichend Energie aufbauen, um nach oben injiziert zu werden, und werden im Innern des Ladungseinfang-Dielektrikums 114 festgehalten. Dies ist als Injektion heißer Elektronen bekannt. In einem Beispiel von Ladungseinfang-Dielektrikum 114 werden die Elektronen innerhalb einer Nitridschicht von Ladungseinfang-Dielektrikum 114 festgehalten. Diese Nitridschicht wird allgemein auch als Ladungseinfangschicht bezeichnet. Die festgehaltene Ladung innerhalb des Ladungseinfang-Dielektrikums 114 speichert das „hohe“ Bit in der Speicherzelle 100, auch nachdem die verschiedenen Zufuhrspannungen entfernt wurden.
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Um die gespeicherte Ladung in der Speicherzelle 100 zu „löschen“ und die Speicherzelle in den Zustand „niedriges“ Bit zurückzubringen, wird eine positive Spannung in der Größenordnung von beispielsweise 5 Volt auf Bereich 106 angewandt, während Bereich 104 potentialfrei oder in einer bestimmten Vorspannung ist und Auswahlgate 108 und Substrat 102 typischerweise geerdet sind. Eine hohe negative Spannung in der Größenordnung von beispielsweise -8 Volt wird auf Speichergate 110 angewandt. Die Vorspannungsbedingungen zwischen Speichergate 110 und Bereich 106 erzeugen Löcher durch Band-Band-Durchtunnelung. Die erzeugten Löcher werden durch das starke elektrische Feld unter Speichergate 110 ausreichend mit Energie versorgt und werden nach oben in Ladungseinfang-Dielektrikum 114 injiziert. Die injizierten Löcher löschen die Speicherzelle 100 erfolgreich zu dem Zustand „niedriges“ Bit.
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Um das gespeicherte Bit von Speicherzelle 100 zu „lesen“, wird jeweils auf das Auswahlgate, das Speichergate und Bereich 104 eine niedrige Spannung in dem Bereich zwischen beispielsweise null und 3 Volt angewandt, während Bereich 106 und Substrat 102 typischerweise geerdet sind. Die auf das Speichergate angewandte niedrige Spannung wird so gewählt, dass sie im Wesentlichen zwischen der Schwellenspannung, die für das Einschalten des Transistors beim Speichern eines „hohen“ Bits notwendig ist, und der Schwellenspannung, die für das Einschalten des Transistors beim Speichern eines „niedrigen“ Bits notwendig ist, äquidistant ist, um deutlich zwischen den beiden Zuständen zu unterscheiden. Wenn zum Beispiel die Anwendung der niedrigen Spannung während des „Lesevorgangs“ verursacht, dass wesentlicher Strom zwischen Bereich 104 und 106 fließt, dann hält die Speicherzelle ein „niedriges“ Bit, und wenn die Anwendung der niedrigen Spannung während des „Lesevorgangs“ nicht verursacht, dass wesentlicher Strom zwischen Bereich 104 und 106 fließt, dann hält die Speicherzelle ein „hohes“ Bit.
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Der Herstellungsprozess für Speicherzelle 100 wurde bereits anderswo beschrieben. Die Herstellung von Speicherzelle 100 kann durch Bilden von Auswahlgate 108 als Erstes oder Speichergate 110 als Erstes durchgeführt werden.
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Kurz gesagt wird die dielektrische Schicht 112 zuerst über Substrat 102 angeordnet, gefolgt von einer Gate-Schicht, wenn Auswahlgate 108 zuerst gebildet wird. In einem Beispiel ist die Gate-Schicht eine Polysiliziumschicht. Die Gate-Schicht wird geätzt, um Auswahlgate 108 über der dielektrischen Schicht 112 (die auch geätzt werden kann, um nur unter Auswahlgate 108 zu bleiben) zu definieren. Als Nächstes wird Ladungseinfang-Dielektrikum 114 über Substrat 102 angeordnet. In manchen Beispielen ist die vertikale dielektrische Schicht 116 dieselbe wie das abgeschiedene Ladungseinfang-Dielektrikum 114. Als Nächstes wird eine andere Gate-Schicht abgeschieden und ein Rückätzprozess durchgeführt, um Speichergate 110 als angrenzend an eine Seitenwand von Auswahlgate 108 und über Ladungseinfang-Dielektrikum 114 ausgerichtet zu definieren. Wenn die Gates definiert worden sind, werden Bereich 104 und 106 in Substrat 102 beispielsweise mittels Ionenimplantation gebildet. Ein optionaler letzter Schritt kann das Anordnen einer Silizidschicht über mindestens einer obersten Oberfläche von Auswahlgate 108 und Speichergate 110 involvieren, um die Leitfähigkeit zu verbessern und RC-Verzögerung zu reduzieren.
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Der Herstellungsprozess beim Bilden von Speichergate 110 als Erstes ist dem oben für das Bilden von Auswahlgate 108 als Erstes beschriebenen ähnlich. Bei diesem Prozess wird Ladungseinfang-Dielektrikum 114 zuerst über Substrat 102 angeordnet, gefolgt von einer Gate-Schicht. Die Gate-Schicht wird geätzt, um Speichergate 110 über Ladungseinfang-Dielektrikum 114 (das auch geätzt werden kann, um nur unter Speichergate 114 zu bleiben) zu definieren. Als Nächstes wird die dielektrische Schicht 112 über Substrat 102 angeordnet. In manchen Beispielen ist die vertikale dielektrische Schicht 116 dieselbe wie die abgeschiedene dielektrische Schicht 112. Als Nächstes wird eine andere Gate-Schicht abgeschieden und ein Rückätzprozess durchgeführt, um Auswahlgate 108 als angrenzend an eine Seitenwand von Speichergate 108 und über der dielektrischen Schicht 112 ausgerichtet zu definieren. Wenn die Gates definiert worden sind, werden Bereich 104 und 106 in Substrat 102 beispielsweise mittels Ionenimplantation gebildet. Ein optionaler letzter Schritt kann das Anordnen einer Silizidschicht über mindestens einer obersten Oberfläche von Auswahlgate 108 und Speichergate 110 involvieren, um die Leitfähigkeit zu verbessern und RC-Verzögerung zu reduzieren.
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2 veranschaulicht ein Beispielschaltkreisschema von Speicherzelle 100, das Verbindungen zu verschiedenen Metallschichten in einer Halbleitervorrichtung umfasst. Es ist nur eine einzige Speicherzelle 100 gezeigt, wie jedoch durch die Auslassungszeichen in der X- und Y-Richtung belegt ist, kann eine Anordnung von Speicherzellen durch die verschiedenen Leitungen, die in die X- und die Y-Richtung laufen, verbunden werden. Auf diese Weise können eine oder mehrere Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits basierend auf der Bit-Leitung (BL) und der Source-Leitung (SL), die verwendet werden, ausgewählt werden.
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Eine beispielhafte Source-Leitung (SL) läuft entlang der X-Richtung und ist in einer ersten Metallschicht (M1) gebildet. Die Source-Leitung (SL) kann verwendet werden, um mit dem dotierten Bereich 106 jeder Speicherzelle 100 entlang einer Zeile, die sich in die X-Richtung erstreckt, eine elektrische Verbindung aufzubauen.
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Eine beispielhafte Bit-Leitung (BL) läuft entlang der Y-Richtung und ist in einer zweiten Metallschicht (M2) gebildet. Die Bit-Leitung (BL) kann verwendet werden, um mit dem dotierten Bereich 104 jeder Speicherzelle 100 entlang einer Spalte, die sich in die Y-Richtung erstreckt, eine elektrische Verbindung aufzubauen.
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Es versteht sich, dass die Schaltkreisverbindungen, die in 2 gezeigt sind, nur beispielhaft sind und dass die verschiedenen Verbindungen in Metallschichten, die sich von den veranschaulichten unterscheiden, aufgebaut werden könnten. Des Weiteren können Speicherzellen 100 in einer Z-Richtung eingerichtet sowie in mehreren gestapelten Schichten gebildet sein, auch wenn das nicht dargestellt ist.
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3 veranschaulicht eine beispielhafte Halbleitervorrichtung, die Speicher und Peripherieschaltung in demselben Substrat umfasst. In diesem Beispiel umfasst Substrat 102 einen Kernbereich 302 und einen Peripheriebereich 304. Kernbereich 302 umfasst eine Vielzahl von Speicherzellen 100, die ähnlich funktionieren können wie die zuvor beschriebenen. Es versteht sich, dass der Querschnitt von 3 nur beispielhaft ist und dass sich Kernbereich 302 und Peripheriebereich 304 in einem beliebigen Teil von Substrat 102 befinden können und aus verschiedenen unterschiedlichen Bereichen zusammengesetzt sein können. Des Weiteren können sich Kernbereich 302 und Peripheriebereich 304 in demselben allgemeinen Teil von Substrat 102 befinden.
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Peripheriebereich 304 kann Komponenten von integrierten Schaltkreisen wie etwa Widerstände, Kondensatoren, Induktoren usw. sowie Transistoren umfassen. In der veranschaulichten Ausführungsform umfasst Peripheriebereich 304 eine Vielzahl von Hochspannungstransistoren 306 und Niedrigspannungstransistoren 308. In einem Beispiel befinden sich die Hochspannungstransistoren 306 in einem anderen Bereich von Substrat 102 als die Niedrigspannungstransistoren 308. Hochspannungstransistoren 306 können mit Spannungen von einer Stärke von beispielsweise bis zu 20 Volt umgehen, während Niedrigspannungstransistoren 308 mit einer höheren Geschwindigkeit betrieben werden, aber nicht bei den gleichen hohen Spannungen wie Hochspannungstransistoren 306 betrieben werden können. In einer Ausführungsform sind Niedrigspannungstransistoren 308 so konzipiert, dass sie eine geringere Gate-Länge als Hochspannungstransistoren 306 aufweisen. Hochspannungstransistoren 306 sind normalerweise dadurch gekennzeichnet, dass sie ein dickeres Gate-Dielektrikum 310 aufweisen als das Gate-Dielektrikum von Niedrigspannungstransistoren 308.
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4 veranschaulicht eine Querschnittansicht einer Halbleitervorrichtung 400 gemäß einer Ausführungsform. Halbleitervorrichtung 400 umfasst eine Speicherzelle, die auf Substrat 402 mit einem Auswahlgate 408, einem Speichergate 410 und dotierten Bereichen 404 und 406 hergestellt ist. Aus Gründen der Übersichtlichkeit sind die verschiedenen Dielektrika der Speicherzelle nicht veranschaulicht, aber sind oben unter Bezugnahme auf 1-3 beschrieben.
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Substrat 402 umfasst auch einen Isolationsbereich 412 gemäß einer Ausführungsform. Isolationsbereich 412 kann zum Beispiel eine Silizium-Grabenisolation (STI) sein. Der Bereich stellt elektrische Isolation zwischen den verschiedenen dotierten Bereichen 404 und 406 der Speicherzelle und einem in Substrat 402 gebildeten p-n-Übergang 414 bereit, gemäß einer Ausführungsform. Dabei kann sich der Isolationsbereich 412 überall zwischen p-n-Übergang 414 und den dotierten Bereichen 404 und 406 erstrecken. In einem Beispiel erstreckt sich Isolationsbereich 412 zwischen p-n-Übergang 414 und Speichergate 410.
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P-n-Übergang 414 kann sich wie eine Hochspannungsdiode zum Entladen des Potentials bei Speichergate 410 verhalten, gemäß einer Ausführungsform. Dabei verbindet Metallspur 422 Speichergate 410 mit p-n-Übergang 414. Metallspuren können im Allgemeinen auch als Metallleitungen verstanden werden. In einem Beispiel liegt die Schwellenspannung von p-n-Übergang 414 zwischen 10 und 25 Volt. P-n-Übergang 414 kann eine Dreifachdiode sein und kann hochdotierte n+- oder p+-Bereiche umfassen. Des Weiteren kann p-n-Übergang 414 mehr als einen Diodenbereich darstellen oder Teil einer Vielzahl von Dioden sein, die mit mindestens einem einer Vielzahl von Speichergates verbunden sind.
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Um Speichergate 410 mit p-n-Übergang 414 zu verbinden, wird zuerst eine dicke dielektrische Schicht 416 über Substrat 402 angeordnet, gemäß einer Ausführungsform. Die dicke dielektrische Schicht 416 weist eine Dicke auf, die größer als eine Dicke von sowohl Speichergate 410 als auch Auswahlgate 408 ist, nachdem sie abgeschieden worden ist. Ein optionaler Planarisierungsschritt kann stattfinden, um eine flache obere Oberfläche der dicken dielektrischen Schicht 416 zu bilden. Die Planarisierung kann in einem Beispiel einen Arbeitsprozess des chemisch-mechanischen Polierens (CMP) umfassen und andere Techniken wären einem Fachmann auf dem betreffenden Gebiet/den betreffenden Gebieten basierend auf dieser Beschreibung offensichtlich. Die dicke dielektrische Schicht 416 kann ein beliebiges aus einer Vielfalt von isolierenden Materialien sein, wie etwa zum Beispiel Siliziumdioxid, Siliziumnitrid oder ein Low-K-Dielektrikum-Film.
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Wenn die dicke dielektrische Schicht 416 abgeschieden und optional planarisiert wurde, werden eine Durchkontaktierung 420, die im Wesentlichen über Speichergate 410 positioniert ist, und eine Durchkontaktierung 418, die im Wesentlichen über p-n-Übergang 414 positioniert ist, in die dicke dielektrische Schicht 416 geätzt. Das Ätzen kann beispielsweise unter Verwendung einer beliebigen anisotropen Ätztechnik durchgeführt werden. Nachdem Durchkontaktierung 418 und 420 gebildet wurden, werden sie mit einem leitenden Material gefüllt, um einen elektrischen Kontakt zu dem Speichergate 410 und zu dem p-n-Übergang 414 herzustellen. In einem Beispiel bildet dasselbe leitende Material, das verwendet wurde, um Durchkontaktierung 418 und 420 zu füllen, auch Metallspur 422 auf einer obersten Oberfläche der dicken dielektrischen Schicht 416. Metallspur 422 erstreckt sich entlang einer einzigen Ebene auf der obersten Oberfläche der dicken dielektrischen Schicht 416 zwischen Durchkontaktierung 418 und Durchkontaktierung 420. In einem Beispiel ist das leitende Material, das im Wesentlichen Durchkontaktierungen 418 und 420 füllt und Metallspur 422 bildet, Kupfer. In einem anderen Beispiel wird ein dotiertes polykristallines Silizium oder Wolfram verwendet, um Durchkontaktierungen 418 und 420 im Wesentlichen zu füllen. In einer anderen Ausführungsform kann ein anderes leitendes Material verwendet werden, um Metallspur 422 zu bilden, als jenes, das zum Füllen von Durchkontaktierungen 418 und 420 verwendet wurde. Es versteht sich, dass Metallspur 422 durch Ätzen einer Deckmetallschicht über der obersten Oberfläche der dicken dielektrischen Schicht 416 strukturiert werden kann.
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Obwohl 4 die Verbindung eines einzigen Speichergates 410 mit einem p-n-Übergang 414 veranschaulicht, versteht es sich, dass dies nur beispielhaft ist und dass mehr als ein Speichergate 410 von mehr als einer Speicherzelle mit demselben p-n-Übergang 414 oder einer beliebigen Anzahl von eingerichteten p-n-Übergängen verbunden werden kann. Des Weiteren kann jeder der Speichergates unter Verwendung von Metallspuren auf derselben Ebene mit den p-n-Übergängen verbunden werden oder jedes Speichergate kann in einem anderen Beispiel eine Metallspur auf einer anderen Ebene verwenden.
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5A-5E veranschaulichen einen beispielhaften Herstellungsprozess zum Bilden einer Halbleitervorrichtung 500 gemäß einer Ausführungsform. In diesem Beispiel kann ein Damaszierungsprozess verwendet werden, um die Kopplungen aufzubauen und die verschiedenen Schichten zu planarisieren. Der Prozessablauf kann nach der Herstellung der Speicherzellen beginnen.
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5A veranschaulicht die Abscheidung der ersten dicken dielektrischen Schicht 416 über Substrat 402. In einer Ausführungsform weist die erste dicke dielektrische Schicht 416 eine Dicke auf, die jeweils größer als eine Dicke von Speichergate 410 oder Auswahlgate 408 ist.
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5B veranschaulicht eine erste Durchkontaktierungsätzung 502, die durchgeführt wird, um Öffnungen zu schaffen, die sich im Wesentlichen über p-n-Übergang 416 und Speichergate 410 befinden, gemäß einer Ausführungsform. Es versteht sich, dass mehr als eine Durchkontaktierung über p-n-Übergang 416 und/oder Speichergate 410 geätzt werden kann. Die veranschaulichte Kegelform für Durchkontaktierungsätzung 502 ist des Weiteren nicht als einschränkend zu verstehen und in manchen Ausführungsformen wird die Durchkontaktierungsätzung 502 durchgeführt, um im Wesentlichen vertikale Seitenwände zu schaffen.
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5C veranschaulicht das Füllen von Durchkontaktierung 504 und 506 mit einem ersten leitenden Material, gemäß einer Ausführungsform. In einem Beispiel ist das erste leitende Material in Durchkontaktierungen 504 und 506 Kupfer. In einem anderen Beispiel wird ein dotiertes polykristallines Silizium oder Wolfram verwendet, um Durchkontaktierungen 504 und 506 im Wesentlichen zu füllen. Die Abscheidung des ersten leitenden Materials kann auch einen Teil des Materials auf der obersten Oberfläche der dicken dielektrischen Schicht 416 abscheiden. In einer Ausführungsform wird die oberste Oberfläche der dicken dielektrischen Schicht 416 in Übereinstimmung mit dem Damaszierungsprozess poliert, so dass eine im Wesentlichen glatte Oberfläche gebildet wird. Das Polieren kann dazu führen, dass die oberste Oberfläche von Durchkontaktierungen 504 und 506 in gleicher Höhe wie die oberste Oberfläche der dicken dielektrischen Schicht 416 ist.
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5D veranschaulicht die Abscheidung und das Ätzen der zweiten dielektrischen Schicht 508 gemäß einer Ausführungsform. Für das Ätzen der zweiten dielektrischen Schicht 508 kann eine beliebige Struktur verwendet werden, sofern eine geätzte Fläche 510 zwischen der obersten Oberfläche von Durchkontaktierungen 504 und 506 verbunden ist. Die zweite dielektrische Schicht 502 kann ein beliebiges aus einer Vielfalt von isolierenden Materialien sein, wie etwa zum Beispiel Siliziumdioxid, Siliziumnitrid oder ein Low-K-Dielektrikum-Film.
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5E veranschaulicht die Abscheidung eines zweiten leitenden Materials 512 gemäß einer Ausführungsform. Das zweite leitende Material 512 bildet eine leitende Spur, die Durchkontaktierung 504 und Durchkontaktierung 506 elektrisch verbindet. Das zweite leitende Material 512 kann zum Beispiel Kupfer, Wolfram oder polykristallines Silizium sein. Es kann vorteilhaft sein, dasselbe leitende Material sowohl für das zweite leitende Material 512 als auch für Durchkontaktierungen 504 und 506 zu verwenden. Die Abscheidung des zweiten leitenden Materials 512 kann auch einen Teil des Materials auf der obersten Oberfläche der zweiten dielektrischen Schicht 508 abscheiden. In einer Ausführungsform wird die oberste Oberfläche der zweiten dielektrischen Schicht 508 in Übereinstimmung mit dem Damaszierungsprozess poliert, so dass eine im Wesentlichen glatte Oberfläche gebildet wird. Das Polieren kann dazu führen, dass die oberste Oberfläche des zweiten leitenden Materials 512 in gleicher Höhe wie die oberste Oberfläche der zweiten dielektrischen Schicht 508 ist.
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In einer anderen Ausführungsform kann ein dualer Damaszierungsprozess durchgeführt werden, um eine Halbleitervorrichtung 600 zu bilden. 6A-6D veranschaulichen einen beispielhaften Herstellungsprozess zum Bilden einer Halbleitervorrichtung 600. Der Prozessablauf beginnt nach der Herstellung der Speicherzellen, gemäß einer Ausführungsform.
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6A veranschaulicht eine erste dicke dielektrische Schicht 416, die über Substrat 402 angeordnet ist, wobei eine zweite dielektrische Schicht 602 darüber angeordnet ist. Die zweite dielektrische Schicht 602 wird angeordnet, bevor jegliches Ätzen stattfindet, um Durchkontaktierungen zu definieren, gemäß einer Ausführungsform. Die zweite dielektrische Schicht 602 kann im Wesentlichen ähnlich sein wie die zuvor beschriebene zweite dielektrische Schicht 508, die in 5D veranschaulicht ist.
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6B veranschaulicht eine Durchkontaktierungsätzung 604, um Durchkontaktierungen durch sowohl die zweite dielektrische Schicht 602 als auch die erste dicke dielektrische Schicht 416 zu definieren. Die Durchkontaktierungen befinden sich im Wesentlichen über Speichergate 410 und p-n-Übergang 414.
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Nachdem eine Durchkontaktierungsätzung 604 durchgeführt worden ist, wird eine Schichtätzung 606 in mindestens einem Abschnitt der zweiten dielektrischen Schicht 602 durchgeführt, wie in 6C veranschaulicht. Die Tiefe von Schichtätzung 606 kann im Wesentlichen dieselbe sein wie eine Dicke der zweiten dielektrischen Schicht 602. In einer Ausführungsform definiert die Tiefe von Schichtätzung 606 die Dicke der Metallspur, die schließlich die zwei geätzten Durchkontaktierungen verbinden wird.
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6D veranschaulicht das Füllen der Durchkontaktierungen und des weggeätzten Abschnitts der zweiten dielektrischen Schicht 602 mit einem leitenden Material 608. Das leitende Material 608 stellt den elektrischen Kontakt zwischen Speichergate 410 und p-n-Übergang 414 bereit. Das leitende Material 608 kann zum Beispiel Kupfer, Wolfram oder polykristallines Silizium sein. Die oberste Oberfläche des leitenden Materials 608 ist möglicherweise nicht in gleicher Höhe wie die oberste Oberfläche der zweiten dielektrischen Schicht 602. In einem Beispiel wird ein Polierschritt durchgeführt, um die oberste Oberfläche des leitenden Materials 608 im Wesentlichen gleich hoch zu machen wie die oberste Oberfläche der zweiten dielektrischen Schicht 602. Der duale Damaszierungsprozess verwendet möglicherweise nur einen einzigen Metallanordnungsschritt, um beide Durchkontaktierungen zu füllen und die Metallspur zu bilden, welche sie verbindet. Es versteht sich, dass der unter Bezugnahme auf 6A-6D beschriebene Prozess auch in einer einzigen dicken dielektrischen Schicht unter Verwendung von ähnlichen Schritten durchgeführt werden könnte, wie das einem Fachmann in dem betreffenden Gebiet/in den betreffenden Gebieten basierend auf dieser Beschreibung offensichtlich wäre.
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7 veranschaulicht eine andere Ausführungsform einer Halbleitervorrichtung 700. In dieser Querschnittansicht erstreckt sich ein Isolationsbereich 702 im Wesentlichen über die Entfernung zwischen p-n-Übergang 414 und Speichergate 410. In einem Beispiel ermöglicht die Verwendung dieses langen Isolationsbereichs 702, dass eine elektrische Verbindung zwischen Speichergate 410 und p-n-Übergang 414 aufgebaut wird, ohne dass Durchkontaktierungen nötig sind.
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Eine dicke dielektrische Schicht 416 wird angeordnet, wie zuvor erläutert, und wird anschließend geätzt, um eine oberste Oberfläche von p-n-Übergang 414 und mindestens einen Abschnitt von Speichergate 410 freizulegen, gemäß einer Ausführungsform. Danach wird mindestens der weggeätzte Abschnitt der dicken dielektrischen Schicht 416 mit einem leitenden Material 704 gefüllt, gemäß einer Ausführungsform. Das leitende Material 704 stellt einen elektrischen Kontakt zwischen Speichergate 410 und p-n-Übergang 414 bereit, im Wesentlichen innerhalb derselben Schicht wie die dicke dielektrische Schicht 416. Das leitende Material 704 kann zum Beispiel Kupfer, Wolfram oder polykristallines Silizium sein. Die oberste Oberfläche des leitenden Materials 704 ist möglicherweise nicht in gleicher Höhe wie die oberste Oberfläche der dicken dielektrischen Schicht 416. In einem Beispiel wird ein Polierschritt durchgeführt, um die oberste Oberfläche des leitenden Materials 704 im Wesentlichen gleich hoch zu machen wie die oberste Oberfläche der dicken dielektrischen Schicht 416.
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8 veranschaulicht eine andere Ausführungsform einer Halbleitervorrichtung 800, die eine zweite dicke dielektrische Schicht 802, die über der dicken dielektrischen Schicht 416 angeordnet ist, umfasst. In einem Beispiel ist die zweite dielektrische Schicht 802 aus demselben Material wie die dicke dielektrische Schicht 416 und ist mindestens dick genug, um dicker als Metallspur 422 zu sein. Die zweite dicke dielektrische Schicht 802 kann auch planarisiert werden, bevor weitere Verbindungen aufgebaut werden.
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In einer Ausführungsform wird eine Durchkontaktierung 806, die im Wesentlichen über Durchkontaktierung 418 ausgerichtet ist, in die zweite dicke dielektrische Schicht 802 geätzt, während eine Durchkontaktierung 804, die im Wesentlichen über Durchkontaktierung 420 ausgerichtet ist, in die zweite dicke dielektrische Schicht geätzt wird. Nachdem Durchkontaktierung 804 und 806 gebildet wurden, werden sie mit einem leitenden Material gefüllt, um einen elektrischen Kontakt zu Metallspur 422 herzustellen. In einem Beispiel bildet dasselbe leitende Material, das verwendet wurde, um Durchkontaktierung 804 und 806 zu füllen, eine zweite Metallspur 808 auf einer obersten Oberfläche der zweiten dicken dielektrischen Schicht 502. Die leitenden Materialien können beispielsweise Kupfer oder dotiertes polykristallines Silizium sein. Die zweite Metallspur 808 erstreckt sich entlang einer einzigen Ebene auf der obersten Oberfläche der zweiten dicken dielektrischen Schicht 802 zwischen Durchkontaktierung 804 und Durchkontaktierung 806. In einem Beispiel ist das leitende Material, das im Wesentlichen Durchkontaktierungen 804 und 806 füllt und die zweite Metallspur 808 bildet, Kupfer. In einer anderen Ausführungsform kann ein anderes leitendes Material verwendet werden, um die zweite Metallspur 808 zu bilden, als jenes, das zum Füllen von Durchkontaktierung 804 und 806 verwendet wurde. Es versteht sich, dass die zweite Metallspur 808 von einer Deckmetallschicht über der obersten Oberfläche der zweiten dicken dielektrischen Schicht 802 strukturiert werden kann. Gemäß verschiedenen Ausführungsformen können die zweite Metallspur 808 und die Durchkontaktierungen 804, 806 unter Verwendung von beliebigen der zuvor in 5-7 veranschaulichten Prozesse gebildet werden. Des Weiteren kann die Metallschicht darunter, die Metallspur 422 und Durchkontaktierungen 418, 420 umfasst, unter Verwendung von beliebigen der zuvor in 5-7 veranschaulichten Prozesse gebildet werden.
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Die Verwendung von mehreren Metallschichten, zum Beispiel unter Verwendung der Metallspur 422 und der zweiten Metallschicht 508, kann helfen, die Leitfähigkeit zu erhöhen und parasitäre Effekte wie etwa zum Beispiel die RC-Verzögerung von Signalen, die zu dem p-n-Übergang 414 hin laufen, zu reduzieren. Dies kann besonders hilfreich sein, da die Breite von Metallspur 422 basierend auf den Gestaltungsrichtlinien für diese bestimmte Metallschicht eingeschränkt sein kann. Daher kann die zweite Metallspur 508 so strukturiert sein, dass sie breiter ist und damit einen geringeren Widerstand als Metallspur 422 aufweist.
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Es ist anzuerkennen, dass beabsichtigt ist, dass der Abschnitt mit der detaillierten Beschreibung und nicht der Abschnitt mit der Übersicht oder die Zusammenfassung verwendet werden, um die Patentansprüche zu interpretieren.
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Die vorliegende Erfindung wurde oben unter Zuhilfenahme von funktionellen Bausteinen, die die Umsetzung von spezifischen Funktionen und Beziehungen derselben veranschaulichen, beschrieben. Die Abgrenzungen dieser funktionellen Bausteine werden hierin willkürlich definiert, um die Beschreibung zu erleichtern. Andere Abgrenzungen können definiert werden, sofern die angegebenen Funktionen und Beziehungen derselben angemessen durchgeführt werden.
