DE112017006252T5

DE112017006252T5 - Split-Gate-Flashzelle, die auf ausgeschnittenem Substrat geformt ist

Info

Publication number: DE112017006252T5
Application number: DE112017006252.7T
Authority: DE
Inventors: Sung-taeg Kang; James Pak; Unsoon Kim; Inkuk Kang; Chun Chen; Kuo-Tung Chang
Original assignee: Cypress Semiconductor Corp
Current assignee: Infineon Technologies LLC
Priority date: 2016-12-13
Filing date: 2017-08-11
Publication date: 2019-09-12
Also published as: CN110168730B; TW201929198A; WO2018111353A1; CN110168730A; TWI653744B; US20180166458A1; US9853039B1; US10497710B2; TW201826502A; TWI689084B

Abstract

Eine Halbleitervorrichtung, enthaltend eine Zelle mit einem nichtflüchtigen Speicher (NVM) und ein Verfahren zur Herstellung derselben wird offenbart. Die Halbleitervorrichtung enthält einen Metallgate-Logiktransistor, der an einer Logikregion eines Substrats geformt ist, und die NVM-Zelle, die integral in einem ersten Ausschnitt in einer Speicherregion desselben Substrats geformt ist, wobei der erste Ausschnitt relativ zu einer ersten Fläche des Substrats in der Logikregion ausgeschnitten ist. Allgemein enthält der Metallgate-Logiktransistor ferner eine planarisierte Fläche über und im Wesentlichen parallel zu der ersten Fläche des Substrats in der Logikregion, und die NVM-Zelle ist unter einer Erhöhung der planarisierten Fläche des Metallgates angeordnet. In einigen Ausführungsformen ist der Logiktransistor ein Metallgate-Logiktransistor mit hohem k-Wert (HKMG) mit einer Gatestruktur, die ein Metallgate und ein Gatedielektrikum mit hohem k-Wert enthält. Andere Ausführungsformen sind ebenfalls offenbart.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung ist eine internationale Anmeldung von US-Patentanmeldung Nr. 15/473,372 , eingereicht am 29. März 2017, welche die Priorität unter 35 U.S.C. 119(e) vor der provisorischen US-Patentanmeldung mit Seriennr. 62/433,556 beansprucht, eingereicht am 13. Dezember 2016, die alle hierin durch Verweis in ihrer Gesamtheit eingeschlossen sind.
TECHNISCHER BEREICH
Diese Offenbarung bezieht sich allgemein auf eine verbesserte Halbleitervorrichtung, einschließlich einer nichtflüchtigen Speicherzelle, die auf einem ausgeschnittenen Substrat gebildet ist, und Verfahren für die Herstellung einer solchen Halbleitervorrichtung.
ALLGEMEINER STAND DER TECHNIK
Eine Split-Gate-Zelle ist eine Art von Zelle für Flash- oder nichtflüchtigen Speicher (NVM), in der ein Auswahlgate neben einem Speichergate platziert wird, um einen geringeren Strom während der Hot-Carrier-basierten Programmierfunktion bereitzustellen. Während der Programmierung der Split-Gate-Zelle ist das Auswahlgate mit einer relativ niedrigen Spannung vorbeaufschlagt, und nur das Speichergate ist mit der hohen Spannung beaufschlagt, um das vertikale elektronische Feld bereitzustellen, das für die Hot-Carrier-Injektion erforderlich ist. Da die Beschleunigung der Träger in der Kanalregion größtenteils unter dem Auswahlgate stattfindet, führt die relativ niedrige Spannung an dem Auswahlgate über der Region im Vergleich mit der konventionellen Speicherzelle zu einer effizienteren Trägerbeschleunigung in der horizontalen Richtung. Dies macht die Hot-Carrier-Injektion effizienter bei niedrigerem Strom und geringerem Energieverbrauch während der Programmierfunktion. Eine Split-Gate-Zelle kann unter Verwendung von anderen Techniken als Hot-Carrier-Injektion programmiert werden, und abhängig von der Technik kann jeder Vorteil über die konventionelle NVM-Speicherzelle während der Programmierfunktion variieren.
Eine schnelle Lesezeit ist ein weiterer Vorteil der Split-Gate-Zelle. Weil das Auswahlgate in Reihe mit dem Speichergate geschaltet ist, kann der gelöschte Zustand des Speichergates nahe an oder im Entladungsmodus sein (d. h. Grenzspannung, Vt, weniger als null Volt). Auch wenn sich das gelöschte Speichergate in einem solchen Entladungsmodus befindet, verhindert das Auswahlgate im Aus-Zustand, dass der Kanal erheblichen Strom leitet. Wenn die Grenzspannung des Löschzustands bei oder unter null liegt, muss die Grenzspannung des programmierten Zustands nicht sehr hoch sein, wobei weiterhin eine angemessene Lesemarge zwischen dem gelöschten und dem programmierten Zustand bereitgestellt wird. Die entstehenden Spannungen, die in der Lesefunktion an das Auswahlgate und das Speichergate angelegt werden, sind weniger als oder gleich der Versorgungsspannung. Daher wird, wenn die Versorgungsspannung nicht auf eine hohe Ebene gepumpt werden muss, die Lesefunktion schneller.
Es wird immer üblicher, monolithisch mehrere Logikvorrichtungen oder Transistoren auf dasselbe Substrat wie die Speicherzellen zu integrieren, um eine verbesserte Effizienz, Sicherheit, Funktion und Zuverlässigkeit bereitzustellen. Die Einbeziehung von Logikvorrichtungen auf demselben Substrat zusammen mit der Split-Gate-Zelle ist jedoch eine Herausforderung, da jedes davon andere Fabrikationsparameter benötigt.
Beispielsweise nutzt eine Art von Logikvorrichtung, von der es wünschenswert ist, sie in eine Halbleitervorrichtung einzuschließen, die einen eingebetteten NVM-Speicher aufweist, Metallgate-Logiktransistoren für die Logikvorrichtungen. Nach einigen Verfahren werden die Metallgate-Logiktransistoren unter Verwendung eines Gateersatzprozesses hergestellt, der einen oder mehr chemisch-mechanische Politur(CMP)- Schritte umfasst, in denen ein Zwischenstufendielektrikum planarisiert wird, um ein Opfergate offenzulegen, das dann durch ein Metallgate ersetzt wird, das erneut unter Verwendung eines CMP-Prozesses planarisiert wird. Durch die Gatehöheneinschränkungen für die neuste Generation der Metallgate-Logiktransistoren bei Geometrien von 28 Nanometer und darüber hinaus ist es jedoch nicht möglich, eine Flashspeicherzelle integral auf einem einzigen Substrat mit den Logiktransistoren zu bilden, da die höheren Gates der Flashspeicherzellenvorrichtungen während des CMP-Prozesses beschädigt würden, der an der Bildung des Metallgates beteiligt ist.
Dementsprechend besteht ein Bedarf für eine Halbleitervorrichtung, die Split-Gate-Flashzellen und Metallgate-Logiktransistoren auf demselben Substrat integriert, und Verfahren zur Herstellung einer solchen Halbleitervorrichtung mit verbesserter/verbesserten Leistung, Kosten und Herstellbarkeit.
KURZDARSTELLUNG DER ERFINDUNG
Eine Halbleitervorrichtung und Verfahren zur Herstellung derselben werden bereitgestellt. Nach Ausführungsformen enthält die Halbleitervorrichtung eine Zelle mit einem nichtflüchtigen Speicher (NVM) und ein Verfahren zur Herstellung derselben wird offenbart. Die Halbleitervorrichtung enthält einen Metallgate-Logiktransistor, der in einer Logikregion eines Substrats geformt ist, und die NVM-Zelle, die integral in einem ersten Ausschnitt in einer Speicherregion desselben Substrats geformt ist, wobei der erste Ausschnitt relativ zu einer ersten Fläche des Substrats in der Logikregion ausgeschnitten ist. Allgemein enthält der Logiktransistor ein Metallgate, einschließlich einer planarisierten Fläche über und im Wesentlichen parallel zu der ersten Fläche des Substrats in der Logikregion, und die NVM-Zelle ist unter einer Erhöhung der planarisierten Fläche des Metallgates angeordnet.
Nach einer Ausführungsform enthält die NVM-Zelle ein Auswahlgate und ein Speichergate, und obere Flächen des Auswahlgates und des Speichergates befinden sich unter einer Erhöhung der planarisierten Fläche des Metallgates in der Logikregion. Mindestens eine der oberen Flächen des Auswahlgates und Speichergates können ein Silizid enthalten.
Nach anderen Ausführungsformen enthält die Halbleitervorrichtung ein Auswahlgate, das in einem zweiten Ausschnitt in dem ersten Ausschnitt geformt ist, wobei der zweite Ausschnitt eine zweite Tiefe relativ zu der ersten Fläche des Substrats in der Logikregion aufweist, die größer ist als eine erste Tiefe des ersten Ausschnitts. Optional umfasst das Speichergate eine Source-Verbindung, die auf die zweite Tiefe ausgeschnitten ist.
Weitere Merkmale und Vorteile der Ausführungsformen der Erfindung, sowie die Struktur und Bedienung verschiedener Ausführungsformen der Erfindung, sind nachfolgend ausführlich mit Verweis auf die beiliegenden Zeichnungen beschrieben. Es wird angemerkt, dass die Erfindung nicht auf die hierin beschriebenen spezifischen Ausführungsformen begrenzt ist. Solche Ausführungsformen sind hierin rein zu illustrativen Zwecken dargestellt. Weitere Ausführungsformen sind für einen Fachmann des jeweiligen Fachgebiets/der jeweiligen Fachgebiete basierend auf den hierin enthaltenen Lehren offensichtlich.
Figurenliste
Ausführungsformen der Erfindung werden nun rein beispielhaft mit Verweis auf die beiliegenden schematischen Zeichnungen beschrieben, in denen entsprechende Referenzsymbole entsprechende Teile anzeigen. Ferner illustrieren die beiliegenden Zeichnungen, die hierin eingeschlossen sind und einen Teil der Spezifikation bilden, Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung ferner dazu, die Grundsätze der Erfindung zu erklären und es einem Fachmann des jeweiligen Fachgebiets oder der jeweiligen Fachgebiete zu ermöglichen, die Erfindung herzustellen und zu verwenden.

1 zeigt einen Querschnitt einer Speicherzelle nach verschiedenen Ausführungsformen.
2 ist ein Schaltdiagramm einer Speicherzelle in einem Speicherarray nach verschiedenen Ausführungsformen.
3 zeigt einen Querschnitt einer Halbleitervorrichtung nach verschiedenen Ausführungsformen.
4 ist ein Funktionsblockdiagramm einer Speichervorrichtung nach verschiedenen Ausführungsformen.
5A bis 5E zeigen einen Querschnitt einer Region einer Halbleitervorrichtung, die einen HKMG-Logiktransistor enthält, und eine Speicherzelle, die in Ausschnitten in einem Substrat nach verschiedenen Ausführungsformen der vorliegenden Offenbarung geformt ist.
6A bis 6B sind ein Ablaufdiagramm, das ein Verfahren zur Herstellung einer Halbleitervorrichtung nach verschiedenen Ausführungsformen zeigt.
7A bis 7N zeigen einen Querschnitt einer Halbleitervorrichtung an verschiedenen Stellen während dessen Herstellung nach dem Verfahren zur Herstellung in 6A bis 6B.

Die Merkmale und Vorteile von Ausführungsformen der vorliegenden Erfindung werden offensichtlicher, wenn die nachfolgend dargelegte detaillierte Beschreibung in Zusammenhang mit den Zeichnungen betrachtet wird. In den Zeichnungen verweisen gleichen Referenzziffern allgemein auf identische, funktional ähnliche und/oder strukturell ähnliche Elemente.
AUSFÜHRLICHE BESCHREIBUNG
Diese Spezifikation offenbart eine oder mehr Ausführungsformen, die die Merkmale dieser Erfindung verkörpern. Die offenbarte(n) Ausführungsform(en) dient/dienen nur als Beispiele für die vorliegende Erfindung. Der Umfang der vorliegenden Erfindung ist nicht auf die offenbarte(n) Ausführungsform(en) beschränkt. Die vorliegende Erfindung ist durch die dieser Offenbarung beiliegenden Ansprüche definiert.
Die beschriebene(n) Ausführungsform(en) und Verweise in den Spezifikationen auf „eine Ausführungsform“, eine „beispielhafte Ausführungsform“ usw. weisen darauf hin, dass die beschriebene(n) Ausführungsform(en) ein bestimmtes Merkmal, eine Struktur oder Eigenschaft enthalten kann, dass jedoch nicht jede Umsetzung notwendigerweise das bestimmte Merkmal, die Struktur oder die Eigenschaft enthält. Weiter beziehen sich solche Begriffe nicht notwendigerweise auf dieselbe Ausführungsform. Ferner ist, wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, zu verstehen, dass es in den Bereich des Wissens eines Fachmanns fällt, diese Merkmale, Strukturen oder Eigenschaften in Verbindung mit anderen Ausführungsformen einzusetzen, egal, ob diese ausdrücklich beschrieben sind oder nicht.
Vor der ausführlicheren Beschreibung verschiedener Ausführungsformen erfolgt eine weitere Erklärung bestimmter Begriffe, die in den Beschreibungen möglicherweise verwendet werden.
Der Begriff „Ätzung“ oder „ätzen“ wird hierin verwendet, um allgemein ein Herstellungsverfahren der Strukturierung eines Materials zu beschreiben, sodass mindestens ein Abschnitt des Materials nach dem Abschluss des Ätzens verbleibt. Beispielsweise versteht es sich, dass der Prozess des Siliziumätzens die Schritte der Strukturierung einer Maskierungslage (z. B. Photoresist oder einer harten Maske) über dem Silizium enthält und dann die Bereiche des Siliziums nicht mehr durch die Maskierungslage geschützt sind. So bleiben die Bereiche des Siliziums, die durch die Maske geschützt sind, zurück, wenn der Vorgang abgeschlossen ist. In einem anderen Beispiel kann sich „ätzen“ jedoch auch auf einen Prozess beziehen, der keine Maske verwendet, aber dennoch mindestens einen Abschnitt des Materials nach Abschluss des Ätzvorgangs zurücklässt.
Die obige Beschreibung dient der Unterscheidung des Begriffs „ätzen“ von „entfernen“. Beim Ätzen eines Materials bleibt mindestens ein Abschnitt des Materials nach Abschluss des Prozesses zurück. Im Gegensatz dazu wird beim Entfernen eines Materials im Wesentlichen das gesamte Material in dem Prozess entfernt. In einigen Ausführungsformen wird jedoch ‚entfernen‘ als ein breit gefasster Begriff betrachtet, der Ätzen enthalten kann.
Während der Beschreibung werden hierin verschiedenen Regionen des Substrats erwählt, auf dem die Flash-Speicherzelle und Logikvorrichtungen hergestellt werden. Auch wenn hierin zwei verschiedene Regionen beschrieben sind, versteht es sich, dass jede Anzahl von Regionen auf dem Substrat existieren kann und Bereiche angegeben sein können, die bestimmte Arten von Vorrichtungen oder Materialien aufweisen. Allgemein werden die Regionen verwendet, um praktisch Bereiche des Substrats zu beschreiben, die ähnliche Vorrichtungen enthalten, und sollten nicht den Umfang oder Geist der beschriebenen Ausführungsformen einschränken.
Die Begriffe „Abscheidung“ oder „abscheiden“ sind hierein verwendet, um den Vorgang des Aufbringens einer Materiallage auf das Substrat zu beschreiben. Solche Begriffe dienen dazu, jede mögliche Lagenbildungstechnik zu beschreiben, einschließlich, aber nicht beschränkt auf thermales Wachstum, Sputtering, Verdampfung, chemische Dampfphasenabscheidung, epitaktisches Wachstum, Elektroplattierung usw. nach verschiedenen Ausführungsformen. Beispielsweise kann die Abscheidung nach jedem geeigneten bekannten Verfahren ausgeführt werden. Beispielsweise kann die Abscheidung jeden Prozess umfassen, der Material auf einem Substrat aufbaut, das Substrat damit beschichtet oder Material auf das Substrat überträgt. Einige bekannte Techniken enthalten unter anderem physische Dampfphasenabscheidung (PVD), chemische Dampfphasenabscheidung (CVD), elektrochemische Abscheidung (ECD), molekulare Strahlepitaxie (MBE), Atomlagenabscheidung (ALD) und plasmaverstärkte CVD (PECVD).
Das „Substrat“, wie während der gesamten Beschreibungen verwendet, wird am häufigsten als Silizium verstanden. Das Substrat kann jedoch auch jedes aus einer großen Auswahl an Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid usw. In anderen Ausführungsformen ist das Substrat möglicherweise elektrisch nicht leitfähig, wie etwa bei einem Glas- oder Saphirwafer.
Wie hierin verwendet, kann „Maske“ jedes geeignete Material umfassen, das eine selektive Entfernung (z. B. Ätzen) eines unmaskierten Abschnitts eines Materials erlaubt. Nach einigen Ausführungsformen können Maskierungsstrukturen ein Photoresist wie Poly(methylmethacrylat) (PMMA), Poly(methylglutarimid) (PMGI), ein Phenolformaldehydharz, ein geeignetes Epoxid usw. enthalten.
Vor der genaueren Beschreibung solcher Ausführungsformen ist es aufschlussreich, eine Beispielspeicherzelle und -umgebung darzustellen, in der die vorliegenden Ausführungsformen umgesetzt sein können.
1 illustriert ein Beispiel einer nichtflüchtigen Speicherzelle 100. Die Speicherzelle 100 ist auf einem Substrat 102 wie Silizium gebildet. Das Substrat 102 ist üblicherweise vom Typ p oder ein Well vom Typ p, während eine erste dotierte Source-/Drain-Verbindung 104 und eine zweite dotierte Source-/Drain-Verbindung 106 vom Typ n sind. Es ist jedoch auch möglich, dass das Substrat 102 vom Typ n ist und die Verbindungen 104 und 106 vom Typ p sind.
Die Speicherzelle 100 enthält zwei Gates, ein Auswahlgate 108 und ein Speichergate 110. Jedes Gate kann eine dotierte Gate-Leitlage sein, die durch bekannte Techniken geformt ist, beispielsweise durch Abscheidungs- und Ätztechniken, um die Gatestruktur zu definieren. Das Auswahlgate 108 ist über einer Dielektrikumslage 112 angeordnet. Das Speichergate 110 ist über einem Ladungsspeicher- oder Ladungseinschlussdielektrikum 114 angeordnet, das eine oder mehr Dielektrikumslagen aufweist. In einem Beispiel enthält das Ladungseinschlussdielektrikum 114 eine Ladungseinschlusssiliziumnitridlage 114b, die zwischen zwei Siliziumdioxidlagen 114a, 114c eingelegt ist, um einen dreilagigen Stapel zu bilden, der kollektiv und üblicherweise als „ONO“ bezeichnet wird. Eine andere Ladungsspeicherlage 114 kann eine Polysiliziumlage 114b enthalten, die zwischen zwei Dielektrikumslagen 114a, 114c eingelegt ist, um einen Floating-Gate „Floating-Gate MOS Field-Effect Transistor“ (FGMOS) zu schaffen. Ein vertikales Dielektrikum 116 ist ebenfalls zwischen dem Auswahlgate 108 und dem Speichergate 110 für die elektrische Isolierung zwischen den beiden Gates angeordnet. In einigen Beispielen kann das vertikale Dielektrikum 116 eine oder mehr Lagen desselben Dielektrikums als Ladungseinschlussdielektrikum 114 enthalten und dementsprechend geformt sein. In anderen Beispielen kann das vertikale Dielektrikum 116 aus einer oder mehr Dielektrikumslagen oder Folien geformt sein, die verschiedene dielektrische Eigenschaften aufweisen. Die Verbindungen 104 und 106 werden durch Implantation von Dotierungen unter Verwendung von beispielsweise einer lonenimplantierungstechnik geschaffen. Verbindungen 104 und 106 formen Source oder Drain des Split-Gate-Transistors, abhängig davon, welche Potenziale jeweils daran angelegt werden. Bei Split-Gate-Transistoren wird die Verbindung 104 aus praktischen Gründen üblicherweise als Drain bezeichnet, während die Verbindung 106 üblicherweise als Source bezeichnet wird, unabhängig von deren relativen Beaufschlagungen. Selbstausgerichtete Silizide oder SALIZIDE 118 sind über den Flächen des Speichergates 110 und Auswahlgates 108 geformt, um den Widerstand zwischen den Gates und Kontakten mit den Gates (in dieser Abbildung nicht dargestellt) zu verringern. Es versteht sich, dass diese Beschreibung vorgesehen ist, um einen allgemeinen Überblick über die übliche Split-Gate-Architektur bereitzustellen, und dass in der tatsächlichen Praxis viele weitere detaillierte Schritte und Lagen bereitgestellt sind, um die endgültige Speicherzelle 100 zu formen.
Die Speicherzelle 100 enthält ferner einen ersten Seitenwandabstandhalter 120, der das Auswahlgate 108 und das Speichergate 110 umgibt. In einigen Ausführungsformen, wie etwa der aus 1, enthält der Seitenwandabstandhalter 120 einen zweiten Seitenwandabstandhalter oder Abschnitt des Abstandhalters 120a angrenzend an die Seitenwand des Auswahlgates 108, der sich zwischen der Seitenwand des Auswahlgates und der oberen Fläche des Speichergates 110 erstreckt, um eine weitere Isolierung gegen Kurzschluss- oder Leckströme zwischen dem SALIZID 118, das auf der oberen Fläche des Auswahlgates und auf der oberen Fläche des Speichergates geformt ist, bereitzustellen.
Eine beispielhafte Schreib-, Lese- und Löschoperation wird nun mit Bezug auf die Speicherzelle 100 beschrieben. Um ein Bit in die Speicherzelle 100 zu schreiben, wird eine positive Spannung in der Größenordnung von etwa 5 Volt an Verbindung 106 angelegt, während Verbindung 104 und Substrat 102 geerdet sind. Eine niedrige positive Spannung in der Größenordnung von etwa 1,5 Volt wird an das Auswahlgate 108 angelegt, während eine höhere positive Spannung in der Größenordnung von etwa 8 Volt an Speichergate 110 angelegt wird. Wenn Elektronen in einer Kanalverbindung zwischen Source und Drain beschleunigt werden, erhalten einige davon ausreichend Energie, um aufwärts injiziert zu werden und in dem Ladungseinschlussdielektrikum 114 eingeschlossen zu werden. Dies ist als „Hot Electron Injection“ bekannt. In einem Beispiel von Ladungseinschlussdielektrikum 114 sind die Elektronen in einer Nitridlage des Ladungseinschlussdielektrikum 114 eingeschlossen. Die Nitridlage wird auch üblicherweise als Ladungseinschlusslage bezeichnet. Die eingeschlossene Ladung innerhalb des Ladungseinschlussdielektrikums 114 speichert das „hohe“ Bit innerhalb der Speicherzelle 100, selbst nachdem die verschiedenen Versorgungsspannungen entfernt werden.
Um die gespeicherte Ladung in der Speicherzelle 100 zu „löschen“ und den Zustand der Speicherzelle 100 auf ein „niedriges“ Bit zurückzusetzen, wird eine positive Spannung in der Größenordnung von etwa 5 Volt an Verbindung 106 angelegt, während Verbindung 104 schwebt oder eine bestimmte Vorbeaufschlagung aufweist und das Auswahlgate 108 und Substrat 102 üblicherweise geerdet sind. Eine hohe negative Spannung in der Größenordnung von etwa -8 Volt wird an das Speichergate 110 angelegt. Die Vorbeaufschlagungsbedingungen zwischen dem Speichergate 110 und der Verbindung 106 erzeugen Löcher durch Band-zu-Band-Tunnelling. Die erzeugten Löcher stehen durch das starke elektrische Feld unter Speichergate 110 ausreichend unter Energie und werden aufwärts in das Ladungseinschlussdielektrikum 114 injiziert. Die injizierten Löcher löschen effektiv die Speicherzelle 100 auf den „niedrigen“ Bitzustand.
Um das gespeicherte Bit der Speicherzelle 100 zu „lesen“, wird eine niedrige Spannung in dem Bereich etwa zwischen Null und 3 Volt an jedes des Auswahlgates, Speichergates und die Verbindung 104 angelegt, während die Verbindung 106 und das Substrat 102 üblicherweise geerdet sind. Die niedrige Spannung, die an das Speichergate angelegt wird, wird so gewählt, dass sie im Wesentlichen in gleicher Entfernung zwischen der Grenzspannung liegt, die notwendig ist, den Transistor einzuschalten, wenn ein „hohes“ Bit gespeichert wird, und der Grenzspannung, die notwendig ist, um den Transistor einzuschalten, wenn ein „niedriges“ Bit gespeichert wird, um klar zwischen den beiden Zuständen zu unterscheiden. Wenn beispielsweise die Aufbringung der niedrigen Spannung bei der „Lese-“ Operation zu einem erheblichen Stromfluss zwischen den Verbindungen 104 und 106 geführt hat, dann hält die Speicherzelle ein „niedriges“ Bit, und wenn die Aufbringung der niedrigen Spannung während der „Lese-“ Operation nicht zu einem erheblichen Stromfluss zwischen den Verbindungen 104 und 106 führt, hält die Speicherzelle ein „hohes“ Bit.
2 illustriert einen Beispielschaltplan 200, der eine Speicherzelle 100 umfasst, die Verbindungen mit verschiedenen Metalllagen in einer Halbleitervorrichtung enthält. Nur eine einzige Speicherzelle 100 ist illustriert, aber wie durch die Ellipsen in X- und Y-Richtung dargestellt, kann ein Array von Speicherzellen durch verschiedene Leitungen verbunden werden, die in X- und Y-Richtung verlaufen. Auf diese Weise können eine oder mehr Speicherzellen 100 zum Lesen, Schreiben und Löschen von Bits basierend auf der verwendeten Bitleitung (BL) und der Sourceleitung (SL) gewählt werden.
Eine Beispielsourceleitung (SL) läuft in X-Richtung und ist in einer ersten Metalllage (M1) geformt. Die Sourceleitung (SL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Verbindung 106 jeder Speicherzelle 100 entlang einer Zeile herzustellen, die sich in X-Richtung erstreckt.
Eine Beispielbitleitung (BL) läuft in Y-Richtung und ist in einer zweiten Metalllage (M2) geformt. Die Bitleitung (BL) kann verwendet werden, um eine elektrische Verbindung mit der dotierten Verbindung 104 jeder Speicherzelle 100 entlang einer Spalte herzustellen, die sich in X-Richtung erstreckt.
Es versteht sich, dass die Schaltungsverbindungen aus 2 rein beispielhaft sind, und dass die verschiedenen Verbindungen in anderen Metalllagen als den illustrierten hergestellt werden können. Weiter ist dies zwar nicht dargestellt, aber Speicherzellen 100 können in Z-Richtung auch innerhalb mehrerer gestapelter Lagen angeordnet sein.
3 illustriert eine beispielhafte Halbleitervorrichtung 300, die Speicherschaltungen 302 und Logikschaltungen 304 in demselben Substrat 102 enthalten. In diesem Beispiel enthält Substrat 102 eine Kernverbindung oder Speicherregion 306 und eine Peripherie- oder Logikregion 308. Die Speicherregion 306 enthält mehrere Speicherzellen 100, die ähnlich wie die zuvor beschriebene funktionieren. Es versteht sich, dass der Querschnitt von 3 rein beispielhaft ist, und dass die Speicherregion 306 und Logikregion 308 sich in jedem Bereich des Substrats 102 befinden und aus verschiedenen unterschiedlichen Regionen bestehen können. Weiter können die Speicherregion 306 und Logikregion 308 in demselben allgemeinen Bereich des Substrats 102 existieren.
Das Substrat 102, und in der Tat Substrate im Allgemeinen wie in der gesamten Beschreibung verwendet, können nach verschiedenen Ausführungsformen aus Silizium bestehen. Das Substrat 102 kann jedoch auch jedes aus einer großen Auswahl an Halbleitermaterialien sein, wie etwa Germanium, Galliumarsenid, Indiumphosphid usw. In anderen Ausführungsformen ist das Substrat 102 möglicherweise elektrisch nicht leitfähig, wie etwa bei einem Glas- oder Saphirwafer.
Die Logikregion 308 kann integrierte Schaltungskomponenten wie Widerstände, Kondensatoren, Induktoren usw. ebenso wie Transistoren enthalten. In der illustrierten Ausführungsform enthält die Logikregion 308 mehrere Hochspannungstransistoren 310 und Niederspannungstransistoren 312. In einem Beispiel existieren Hochspannungstransistoren 310 in einer von den Niederspannungstransistoren 312 getrennten Region des Substrats 102. Die Hochspannungstransistoren 310 sind in der Lage, etwa Spannungen von bis zu 20 Volt Stärke zu führen, während die Niederspannungstransistoren 312 schneller funktionieren, aber nicht bei denselben hohen Spannungen funktionieren können wie die Hochspannungstransistoren 310. In einer Ausführungsform sind Niederspannungstransistoren 312 vorgesehen, eine kürzere Gatelänge aufzuweisen als Hochspannungstransistoren 310. Hochspannungstransistoren 310 werden üblicherweise charakterisiert durch Aufweisen eines dickeren Gatedielektrikums 314 als das Gatedielektrikum 316 der Niederspannungstransistoren 312. Wie in 3 dargestellt, weisen Niederspannungstransistoren 312 eine schmalere Breite auf als Hochspannungstransistoren 310, was jedoch nicht der Fall sein muss. Nach einigen Ausführungsformen können Niederspannungstransistoren 312 breiter sein als Hochspannungstransistoren 310 oder alternativ können Niederspannungstransistoren 312 und Hochspannungstransistoren 310 dieselbe Breite aufweisen.
4 ist ein Funktionsblockdiagramm einer Halbleitervorrichtung 402 nach verschiedenen Ausführungsformen der vorliegenden Offenbarung. Wie dargestellt, enthält die Halbleitervorrichtung 402 ein Speicherarray 404, eine Hochspannungslogik 406 und eine Niederspannungslogik 408. Nach verschiedenen Ausführungsformen kann das Speicherarray 404 eine Anzahl von Speicherzellen 100 umfassen und physisch in einer Logikregion 308 der Halbleitervorrichtung 402 platziert sein. Die Hochspannungslogik 406 kann eine Anzahl von Hochspannungstransistoren 310 umfassen, die verwendet werden kann, Abschnitte des Speicherarray 404 zu steuern und/oder anzutreiben. Weiterhin kann sich die Hochspannungslogik 406 physisch in der Logikregion 308 der Halbleitervorrichtung 402 befinden. Ähnlich wie die Hochspannungslogik 406 kann die Niederspannungslogik 408 eine Anzahl von Niederspannungstransistoren 312 umfassen, die verwendet werden kann, Abschnitte des Speicherarrays 404 zu steuern oder anzutreiben. Die Niederspannungslogik 408 kann sich auch in der Logikregion 308 der Halbleitervorrichtung befinden. Nach verschiedenen Ausführungsformen befinden sich die Hochspannungslogik 406 und die Niederspannungslogik 408 in verschiedenen Abschnitten der Logikregion 308.
In der Vergangenheit war es bei Elementen, die seitliche Abmessungen von 40 Nanometern aufweisen, möglich, Speicherzellen und Transistoren der Logikschaltung auf einem einzigen Substrat unter Verwendung von Standardphotolithographie-, Ätz- und Abscheidungstechniken zu bilden. Während jedoch die seitlichen Abmessungen der Schaltungselemente weiter schrumpften, wurde es notwendig, die Höhen der Schaltungselemente zu begrenzen. Insbesondere ist die Höhe eines Metallgates mit hohem k-Wert (HKMG) von Logiktransistoren, die unter Verwendung eines Gateersatzprozesses hergestellt werden, auf 500 Ängström (Ä) oder weniger beschränkt, um sicherzustellen, dass Öffnungen aus dem Ätzen der Opfergates vollständig mit Metall gefüllt sind. Nach der vorliegenden Offenbarung ist ein Substrat in der Speicherregion ausgeschnitten, sodass ein chemisch-mechanischer Politur- oder Planarisierungs(CMP)-Prozess, der für den Logik-Gate-Austausch verwendet wird, die höheren Gates der Speicherzelle nicht beschädigt.
5A bis 5E zeigen einen Querschnitt eines Abschnitts einer Halbleitervorrichtung, die einen Metallgate-Logiktransistor enthält, und eine Speicherzelle, die in Ausschnitten in einem Substrat nach verschiedenen Ausführungsformen der vorliegenden Offenbarung geformt ist.
Mit Verweis auf 5A enthält in einer ersten Ausführungsform die Halbleitervorrichtung 500 einen Metallgate-Logiktransistor 502, der in einer Logikregion 504 eines Substrats 506 geformt ist, und eine Speicherzelle 508, die in einem Ausschnitt 510 in dem Substrat in einer Speicherregion 512 des Substrats geformt ist, der relativ zu einer ersten Fläche 514 des Substrats in der Logikregion ausgeschnitten ist. Es wird beachtet, dass der Ausschnitt 510 allgemein eine fortlaufende und einheitliche Tiefe aufweist, in der alle oder im Wesentlichen alle Speicherzellen 508 einer Halbleitervorrichtung 500, einschließlich eines Arrays mehrerer Speicherzellen, geformt sind. Die Speicherzellen 508 können eine Split-Cell-Architektur aufweisen, wie dargestellt, oder alternativ eine Zweitransistor(2T)-Architektur oder Architekturen mit einer höheren Anzahl an Transistoren aufweisen.
In einigen Ausführungsformen, wie etwa der dargestellten, ist der Logiktransistor 502 ein Logiktransistor eines Metallgates mit hohem k-Wert (HKMG) mit einer Gatestruktur 516, die ein Metallgate 518, das durch einen oder mehr Seitenwandabstandhalter 520 umgeben ist, und ein Gatedielektrikum mit hohem k-Wert 522, das über einem dotierten Kanal 524 liegt, der die Source- und Drainverbindungen (S/D-Verbindungen) 526 trennt, die in oder auf dem Substrat 506 geformt sind, enthält. Das Metallgate 518 kann jedes geeignete Metall oder jede Legierung enthalten und kann direkt durch Abscheidung und Strukturierung einer Metalllage oder durch einen Gateersatzprozess geformt werden, in dem ein Metall in einer Öffnung nach Entfernung eines Opfergates, das in einem Zwischenebenendielektrikum (ILD) geformt ist, abgeschieden wird. Geeignete Metalle für das Metallgate 518 können unter anderem Aluminium, Kupfer, Titan, Wolfram und deren Legeirungen enthalten. Ein geeignetes Dielektrikum mit hohem k-Wert für das Gatedielektrikum mit hohem k-Wert 522 kann unter anderem Hafniumoxid, Zirconiumoxid, Hafniumsilikat, Hafniumoxynitrid, Hafniumzirconiumoxid und Lanthanoxid enthalten. Alternativ kann das Gatedielektrikum mit hohem k-Wert 522 eine oder mehr Lagen eines geeigneten Dielektrikums mit hohem k-Wert enthalten.
Aufgrund des Ergebnisses des Prozesses der Formung des Metallgates 518 enthält der Logiktransistor 502 ferner eine planarisierte Fläche 528 auf dem Metallgate über und im Wesentlichen parallel zu der ersten Fläche 514 in der Logikregion 504 des Substrats 506. So wird die Speicherzelle 508 unter der Erhöhung der planarisierten Fläche 528 des Metallgates 518 geformt, um Schaden an Gates der Speicherzelle von dem CMP-Prozess zu vermeiden. In der Ausführungsform ist die gezeigte Speicherzelle 508 eine Split-Gate-Speicherzelle 508 und enthält zwei Gates, ein Auswahlgate 530 und ein Speichergate 532, das über einem einzigen, fortlaufenden Kanal 534 liegt, der eine Source-Verbindung 536 und eine Drain-Verbindung 538 trennt, die in einer zweiten Fläche 540 des Substrats 506 geformt sind. Optional ist, wie in dieser Figur dargestellt, ein Silizid oder selbstausgerichtetes Silizid (SALIZID) 542 auf einer oder beiden der oberen Flächen des Auswahlgates 530 geformt, wobei das Speichergate 532 und die S/D-Verbindungen 536, 538 der Speicherzelle 508 den Widerstand zwischen den Gates und S/D-Verbindungen und den daran geformten Kontakten verringern sollen (in dieser Figur nicht dargestellt).
Die Speicherzelle 508 enthält ferner erste Seitenwandabstandhalter 544, die das Auswahlgate 530 und das Speichergate 532 umgeben. In einigen Ausführungsformen, wie etwa der aus 5A erkenntlichen, ist ein Höhenunterschied zwischen einer oberen Fläche des Auswahlgates 530 und der oberen Fläche des Speichergates 532 vorhanden, und die Seitenwandabstandhalter 544 enthalten einen zweiten Seitenwandabstandhalter oder Abschnitt des Abstandhalters 544a angrenzend an die Seitenwand des Auswahlgates 530, der sich zwischen der Seitenwand des Auswahlgates und der oberen Fläche des Speichergates 532 erstreckt, um eine Isolierung gegen Kurzschluss- oder Leckströme zwischen dem SALIZID 542, das auf der oberen Fläche des Auswahlgates und auf der oberen Fläche des Speichergates geformt ist, bereitzustellen. Wenn auch der Seitenwandabstandhalter 544 und 544a in 5A als aus einer einzelnen Materiallage gebildet oder diese enthaltend zu sehen ist, ist zu verstehen, dass dies nicht der Fall sein muss. Nach einigen Ausführungsformen kann der zweite Seitenwandabstandhalter 544 und 544a eine oder mehr Lagen von sequenziell abgeschiedenen Dielektrika enthalten, wie etwa Siliziumoxiden (SiO₂), Siliziumnitrid (SiN) und Siliziumoxynitrid (SiN).
Allgemein weist der Ausschnitt 510 eine Tiefe von etwa 100 Å bis etwa 1000 Å auf, und bevorzugter von mindestens etwa 500 Å, um Schaden am Auswahlgate 530 und Speichergate 532 zu vermeiden. Beispielsweise weist in einigen Ausführungsformen, in denen die Gatestruktur 516 des Logiktransistors 502 durch den CMP-Prozess auf eine Höhe über der ersten Fläche 514 des Substrats 506 von etwa 500 Å verringert wird und das Auswahlgate 530 eine Höhe von etwa 1000 Å über der zweiten Fläche 540 aufweist, der Ausschnitt 510 eine Tiefe von etwa 500 Å auf.
Jedes Gate 530 und 532 kann eine dotierte Gateleitungslage sein, die beispielsweise aus einer Polysiliziumlage geformt ist, die durch bekannte Techniken abgeschieden und geätzt ist, um die Gatestrukturen zu definieren. In der dargestellten Ausführungsform ist das Auswahlgate 530 über einem Gatedielektrikum 546 angeordnet. Das Speichergate 532 ist über einem Ladungseinschlussdielektrikum 548 angeordnet, das eine oder mehr Dielektrikumslagen aufweist, einschließlich einer Tunnellage 548a, einer Blockadelage 548c und einer Ladungseinschlusslage 548b, die dazwischen eingeschlossen ist. In einem Beispiel enthält das Ladungseinschlussdielektrikum 548 eine Nitrid-Ladungseinschlusslage 548b, die zwischen einer Siliziumdioxidtunnellage 548a und einer Siliziumdioxidblockadelage 548c angeordnet ist, um einen dreilagigen Stapel zu erzeugen, der gemeinsam und üblicherweise als „ONO“ bezeichnet wird. Die Nitridladungsspeicherlage kann eine oder mehr Lagen aus Siliziumnitrid (SiN) oder Siliziumoxynitrid (SiON) enthalten, einschließlich Silizium, Sauerstoff und Stickstoff in verschiedenen Stöchiometrien, um eine gewünschte Einschlussdichte bereitzustellen und die eingeschlossene Ladung in der Oberseite der Nitridlage bereitzustellen, die für eine bestimmte Ladungsspeicherlagendicke weiter von dem Substrat entfernt ist, um die Ladungserhaltung zu verbessern. Beispielsweise kann in einer Ausführungsform die Nitridlage eine Doppellage sein, die eine sauerstoffreiche erste SiN- oder SiON-Lage enthält, die auf der unteren Dielektrikumslage abgeschieden ist, und eine sauerstoffarme siliziumreiche zweite SiN- oder SiON-Lage, die auf der ersten Lage abgeschieden ist, die einschlussdicht ist. Sauerstoffreich bedeutet, dass eine Konzentration von Sauerstoff in der sauerstoffreichen ersten SiN- oder SiON-Lage zwischen etwa 15 % und etwa 40 % liegt, wobei eine Konzentration von Sauerstoff in der sauerstoffarmen zweiten Lage weniger als etwa 5 % beträgt.
Andere Ladungsspeicherstrukturen, die in der Speicherzelle 508 eingesetzt werden können, enthalten eine Polysiliziumladungsspeicherlage 548b, die zwischen der Tunnellage 548a und der Blockadelage 548c eingesetzt sind, um ein schwebendes Gate eines schwebenden Gatespeichertransistors zu bilden. Die Tunnellage 548a und die Blockadelage 548c kann eine oder mehr Siliziumoxid-, Siliziumnitrid-, Siliziumoxynitridlagen oder Dielektrikumslagen mit hohem k-Wert enthalten. Geeignete Dielektrika mit hohem k-Wert enthalten Aluminiumoxid oder hafniumbasierte Materialien wie HfSiON, HfSiO oder HfO, zirconiumbasiertes Material wie ZrSiON, ZrSiO oder ZrO und yttriumbasiertes Material wie Y2O3.
Die Speicherzelle 508 enthält ferner einen Abstandhalter oder eine ZwischenGatedielektrikumstruktur 550, die zwischen dem Auswahlgate 530 und Speichergate 532 zur elektrischen Isolierung zwischen zwei Gates angeordnet ist. Nach einigen Ausführungsformen kann der Zwischengatedielektrikumstruktur 550 eine oder mehr Lagen von sequenziell abgeschiedenen Dielektrika enthalten, wie etwa Siliziumoxiden (SiO₂), Siliziumnitrid (SiN) und Siliziumoxynitrid (SiN).
Mit Verweis auf 5B ist in einer zweiten Ausführungsform das Auswahlgate 530 in einem zweiten Ausschnitt 552 in dem ersten Ausschnitt 510 geformt, wobei der zweite Ausschnitt 552 eine Tiefe relativ zu der ersten Fläche 514 des Substrats 506 in der Logikregion 504 aufweist, die größer ist als die Tiefe des ersten Ausschnitts. Das Speichergate 532 ist einzig in dem ersten Ausschnitt geformt. Allgemein weist der zweite Ausschnitt 552 eine Tiefe von etwa 100 Å bis etwa 1000 Å relativ zu der ersten Fläche 514 des Substrats 506 in der Logikregion 504 auf, und bevorzugter von mindestens etwa 500 Å, um Schaden am Auswahlgate 530 zu vermeiden. Der erste Ausschnitt 510 kann eine Tiefe von etwa 100 Å bis etwa 500 Å relativ zu der ersten Fläche 514 des Substrats 506 aufweisen, um Schaden am Speichergate 532 zu vermeiden. Beispielsweise kann in den Ausführungsformen, in denen die Gatestruktur 516 des Logiktransistors 502 eine Höhe von etwa 500 Å aufweist, und das Auswahlgate 530 eine Höhe über der zweiten Fläche 540 von etwa 1000 Å aufweist, der zweite Ausschnitt 552 eine Tiefe von etwa 500 Å aufweisen, während der erste Ausschnitt 510 eine Tiefe von etwa 100 Å bis etwa 400 Å aufweist.
Mit Verweis auf 5C ist in einer dritten Ausführungsform die Source-Verbindung 536, die an das Speichergate 532 angrenzt, ebenfalls in einem zweiten Ausschnitt 552 geformt, der auf dieselbe Tiefe wie das Auswahlgate 530 ausgeschnitten wird.
In einer anderen Ausführungsform, die in 5D dargestellt ist, ist die Struktur der Halbleitervorrichtung 500 ähnlich wie die in 5A dargestellte, wobei jedoch die Höhen des Auswahlgates 530 und des Speichergates 532 beide wesentlich verringert werden, sodass zwar die Tiefe des ersten Ausschnitts 510 ebenfalls verringert ist, die Speicherzelle 508 aber noch immer ausreichend weit unter der Erhöhung der planarisierten Fläche 528 der Gatestruktur 516 angeordnet ist, um Schaden an den Gates der Speicherzelle durch den CMP-Prozess zu vermieden. Optional ist in einigen Versionen dieser Ausführungsform, wie der dargestellten, das Silizid oder selbstausgerichtete Silizid aus einer oder beiden oberen Flächen des Auswahlgates 530 und Speichergates 532 ausgelassen, um sowohl die Höhe des Auswahlgates als auch des Speichergates über der zweiten Fläche 540 des Substrats 506 zu verringern. Beispielsweise in einer Ausführungsform, in der die Gatestruktur 516 des Logiktransistors 502 eine Höhe von etwa 500 Å aufweist, und das Auswahlgate 530 und das Speichergate 532 eine Höhe über der zweiten Fläche 540 von weniger als etwa 500 Å aufweisen, und in einem Ausschnitt 510 geformt sind, der eine Tiefe von etwa 50 Å bis 100 Å aufweist.
Schließlich sind in noch einer anderen Ausführungsform, die in 5E dargestellt ist, die Höhen des Auswahlgates 530 und des Speichergates 532 beide wesentlich verringert und es ist nur das Auswahlgate in dem ersten Ausschnitt 510 geformt, während das Speichergate auf der ersten Fläche 514 koplanar zu der Gatestruktur 516 des Logiktransistors 502 geformt ist. Beispielsweise weist in einer Ausführungsform, in der die Gatestruktur 516 des Logiktransistors 502 eine Höhe von etwa 500 Å aufweist, das Speichergate 532 eine Höhe über der ersten Fläche 514 von 500 Å oder weniger auf, während das Auswahlgate 530 eine Höhe über der zweiten Fläche 540 von etwa 500 Å bis etwa 550 Å aufweist und der erste Ausschnitt 510 eine Tiefe von etwa 50 Å bis etwa 100 Å aufweist.
Eine Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung enthält einen HKMG-Logiktransistor und eine Split-Gate-Speicherzelle, die in einem Ausschnitt in einem Substrat geformt ist, wird nun ausführlich mit Verweis auf 6A bis 6B und 7A bis 7N beschreiben. 6A bis 6B ist ein Ablaufdiagramm, das eine Ausführungsform eines Verfahrens oder Prozessablaufs darstellt. 7A bis 7N sind Blockdiagramme, die Querschnittsansichten eines Abschnitts einer Halbleitervorrichtung 700 darstellen, einschließlich eines Logiktransistors und einer Split-Gate-Speicherzelle, die während der Herstellung der Halbleitervorrichtung nach dem Verfahren aus 6A bis 6B in einem Ausschnitt geformt wird.
Mit Verweis auf 6A und 7A beginnt der Prozess mit der Formung eines Ausschnitts 702 in einer Speicherregion 704 eines Substrats 706 (Schritt 602). In einer Ausführungsform kann die Formung des Ausschnitts 702 durch Formen einer Maskierungslage 708 über einer ersten Fläche 710 des Substrats 706 in einer Logikregion 712 des Substrats und Ätzen einer Fläche (nicht dargestellt) des Substrats in der Speicherregion 704 zum Formen des Ausschnitts erreicht werden. Die Maskierungslage 708 kann unter Verwendung jedes bekannten Maskierungsmaterials geformt werden, einschließlich beispielsweise einem Photoresist oder einer Siliziumnitridhartmaske, und unter Verwendung bekannter photolithographischer Techniken strukturiert werden. Der Ausschnitt 702 kann unter Verwendung bekannter nasser oder trockener Ätztechniken geformt werden, die mit dem Maskenmaterial kompatibel sind und die selektiv für das Material des Substrats 706 gewählt werden. Wenn beispielsweise das Substrat ein Bulk-Siliziumsubstrat ist oder eine Siliziumlage enthält, in oder an der die Halbleitervorrichtung 700 geformt ist, kann der Ausschnitt 702 unter Verwendung von reaktivem lonenätzen (RIE), tiefreaktivem lonenätzen (DRIE), oder Nassätzen unter Verwendung einer geeigneten Chemikalie geformt werden, wie etwa Kaliumhydroxid (KOH), Ethylenediaminpyrocatechol (EDP) oder Tetramethylammoniumhydroxid (TMAH), die in der Technik bekannt sind.
Alternativ kann der Ausschnitt 702 in der Speicherregion 704 durch Abscheidung einer oder mehr Dielektrikums- und/oder Halbleiterlagen (in diesen Figuren nicht dargestellt) in der Logikregion 712 des Substrats 706 geformt werden, in oder auf der eine Logikvorrichtung nachfolgend geformt wird. Beispielsweise kann eine Siliziumlage mit einer Dicke von etwa 100 bis etwa 1000 Å in der Logikregion 712 des Substrats 706 durch chemische Dampfphasenabscheidung (CVD), molekulare Strahlepitaxie (MBE) oder Atomlagenabscheidung (ALD) abgeschieden werden.
Mit Verweis auf 6A und 7B wird ein dotierter Kanal 714 in der Fläche 710 des Substrats 706 in der Logikregion 712 geformt und ein fortlaufender dotierter Kanal 718 wird in einer zweiten Fläche 720 des Substrats 706 in der Speicherregion 704 geformt (Schritt 604). Die Kanäle 714, 718 und können durch Implantierung von Dotiermitteln entweder vom Typ P oder Typ N unter Verwendung von beispielsweise lonenimplantierungstechnik geformt werden. Beispielsweise werden in einer Ausführungsform beide Kanäle 714, 718 durch Dotierung der Flächen 710, 720 des Substrats 706 mit einem Dotiermittel vom Typ P, wie etwa Bor, dotiert.
Als nächstes wird mit Verweis auf 6A und 7C eine weitere oder eine zweite Maskenlage 722 über der Fläche 710 des Substrats 706 in der Logikregion 712 geformt, eine Ladungseinschlussdielektrikum 726 wird auf der Fläche 720 des Substrats 706 über einem Ende des fortlaufenden Kanals 718 geformt (Schritt 606) und ein Speichergate 728 wird auf dem Ladungseinschlussdielektrikum geformt (Schritt 608). Allgemein wird das Ladungseinschlussdielektrikum 726 durch sequenzielle Abscheidung oder Formung einer Tunnellage 730, einer Ladungseinschluss- oder Speicherlage 732, und einer Blockadelage 734 über der Fläche 720 des Substrats 706 geformt. Wie oben angemerkt, kann die Tunnellage 730 ein Siliziumoxid wie SiO₂, die entweder thermal aufgebaut oder durch chemische Dampfphasenabscheidung CVD, plasmaverstärkte CVD (PECVD) oder Atomlagenabscheidung (ALD) abgeschieden ist, enthalten. Eine geeignete Ladungseinschlusslage 732 kann eine oder mehr Lagen SiN oder SiON enthalten, die durch CVD, PECVD oder ALD abgeschieden werden. Eine geeignete Ladungsspeicherlage 732 eine Polysilizium-Floating-Gate-Ladungsspeicherlage, die durch molekulare Strahlepitaxie (MBE), ALD und PECVD abgeschieden wird. Die Blockadelage 734 kann eine oder mehr Lagen aus einem thermal gewachsenen oder abgeschiedenen SiO₂ und/oder Dielektrikum mit hohem k-Wert enthalten, das durch CVD, PECVD oder ALD abgeschieden ist.
Das Speichergate 728 kann durch Abscheidung einer Polysilizium-Gatelage über den Lagen des Ladungseinschlussdielektrikums 726, und dann Formen einer Speichergatehartmaske, beispielsweise einer dünnen Siliziumoxidlage oder einer Siliziumnitridlage, über der Polysiliziumgatelage, Strukturierung der Speichergatehartmaske unter Verwendung eines Photoresist und bekannten photolithographischen Techniken und dann Ätzen der Polysiliziumgatelage und der Lagen des Ladungseinschlussdielektrikums 726 geformt werden. Beispielsweise können Nitridlagen unter Verwendung einer bekannten Niederdrucknitridätzmittels bei mäßiger Leistung (etwa 500 W) in einem Plasma eines fluorhaltigen Gases wie CF₄ oder CHF₃ geätzt werden; Siliziumdioxide können nass oder trocken geätzt werden; und polysiliziumhaltige Lagen können unter Verwendung bekannter Polysiliziumätzchemikalien wie CHF₃ oder C₂H₂ oder HBr/O₂ trockengeätzt werden. Nachdem die Lagen geätzt oder strukturiert wurden, um die Speichergates 728 und das Ladungseinschlussdielektrikum 726 aus 7B zu formen, wird aller verbleibende Photoresist entfernt und eine Nassreinigung nach Entfernung des Resist wird durchgeführt.
Mit Verweis auf 6A und 7D wird eine Dielektrikumslage abgeschieden, um ein Zwischengatedielektrikum 736 zu formen, das an Seitenwände des Speichergates 728 und des Ladungseinschlussdielektrikums 726 angrenzt (Schritt 610). In einigen Ausführungsformen, wie etwa der dargestellten, ist die abgeschiedene Dielektrikumslage eine L-förmige Lage, die einen ersten Abschnitt, der auf oder parallel zu der Seitenwand des Speichergates 728 geformt ist, um das Zwischengatedielektrikum 736 zu formen, und einen zweiten Abschnitt auf über der Fläche 720, um gleichzeitig ein Gatedielektrikum 738 für ein Auswahlgate der Speicherzelle zu formen, enthält. Die Dielektrikumslage kann eine oder mehr Lagen Siliziumoxid, Siliziumnitrid (SiN) oder SiON enthalten und kann abgeschieden werden, das Zwischengatedielektrikum 736 und das Gatedielektrikum 738 unter Verwendung jedes bekannten Oxid- oder Nitridabscheidungsprozesses zu formen.
Als nächstes wird mit Verweis auf 6A und 7E ein Auswahlgate 740 durch Abscheidung einer Polysiliziumlage über der Speicherregion 704 des Substrats, und dann Formen einer Auswahlgatehartmaske, wie etwa einer dünnen Siliziumoxidlage oder Siliziumnitridlage über der Polysiliziumlage, und dann Ätzen der Polysiliziumlage zum Formen des Auswahlgates (Schritt 612) geformt. Die Polysiliziumlage kann beispielsweise unter Verwendung von Polysiliziumätzchemikalien wie CHF₃ oder C₂H₂ oder HBr/O₂ trockengeätzt werden. Optional kann wie in 7E dargestellt jeder Abschnitt der Dielektrikumslage, verwendet werden, das Zwischengatedielektrikum 736 zu bilden, und Gatedielektrikum 738, das nicht dem Auswahlgate 740 zugrundeliegt oder zwischen dem Auswahlgate und dem Speichergate 728 liegt, kann zu diesem Zeitpunkt ebenfalls mit einem geeigneten Oxid- oder Nitridätzmittel entfernt werden.
Mit Verweis auf 6A und 7F wird die Maskenlage 722 über der Logikregion 712 entfernt, eine andere dritte Maskenlage 742 wird über der Fläche 720 des Substrats 706 in der Speicherregion 704 geformt, ein Gatedielektrikum 744 wird über dem dotierten Kanal 714 in der Logikregion des Substrats 706 liegend geformt (Schritt 614). In einigen Ausführungsformen ist das Gatedielektrikum 744 ein Gatedielektrikum mit hohem k-Wert und kann eine oder mehr Lagen eines geeigneten Dielektrikums mit hohem k-Wert enthalten, das durch CVD, PECVD oder ALD abgeschieden wird. Ein geeignetes Dielektrikum mit hohem k-Wert für das Gatedielektrikum mit hohem k-Wert 744 kann unter anderem Hafniumoxid, Zirconiumoxid, Hafniumsilikat, Hafniumoxynitrid, Hafniumzirconiumoxid und Lanthanoxid enthalten.
Als nächstes wird ein Logikgate über dem Kanal 714 in der Logikregion 712 geformt. In einigen Ausführungsformen ist das Logikgate ein Metallgate, das durch einen Gateersatzprozess geformt ist. Mit Verweis auf 6A und 7G beginnt der Gateersatzprozess mit der Abscheidung und Strukturierung einer Polysiliziumlage über dem Gatedielektrikum mit hohem k-Wert 744 in der Logikregion 712 zum Formen eines Opfergates 746 (Schritt 616). Wie bei der Formung des Speichergates 728 und des Auswahlgates 740 wie oben beschrieben kann die Polysiliziumlage unter Verwendung bekannter Abscheidungstechniken wie MBE, ALD, CVD oder PECVD abgeschieden werden. Eine Hartmaske (in dieser Figur nicht dargestellt) wird aus einer Siliziumoxid- oder Siliziumnitridlage geformt und unter Verwendung von standardphotolithographischen Techniken strukturiert, und die Polysiliziumlage wird dann unter Verwendung bekannter Polysiliziumätzchemikalien wie CHF₃ oder C₂H₂ oder HBr/O₂ geätzt. Optional kann, wie in 7G gezeigt, jeder Abschnitt der Dielektrikumslage, die verwendet wird, um das Gatedielektrikum 744 zu bilden, das nicht dem Opfergate 746 zugrundeliegt, zu diesem Zeitpunkt entfernt werden.
Mit Verweis auf 6B und 7H die Maskenlage 742 über der Fläche 720 des Substrats 706 in der Speicherregion 704 entfernt, und der Seitenwandabstandhalter 748 um das Opfergate 746 und an das Auswahlgate 740 und das Speichergate 728 angrenzend geformt (Schritt 618). Vorzugsweise enthält der zweite Seitenwandabstandhalter 748 wie in der gezeigten Ausführungsform einen Abstandhalterabschnitt 748a, der an die Seitenwand des Auswahlgates 740 angrenzt und zwischen der Seitenwand des Auswahlgates und einer oberen Fläche des Speichergates 728 liegt, um weitere Isolierung gegen Kurzschluss- oder Leckströme zwischen einem SALIZID, das nachfolgend auf einer oberen Fläche des Auswahlgates geformt wird, und dem SALIZID auf der oberen Fläche des Speichergates, bereitzustellen. Allgemein kann der Prozess zum Formen des Seitenwandabstandhalters 748 die Abscheidung einer Siliziumnitridlage in einem CVD-Ofen enthalten, gefolgt durch ein Ätzen eines anisotropen Nitridabstandhalters, um im Wesentlichen alles Siliziumnitrid von den Flächen 710, 720 des Substrats 706 zu entfernen, um die abgerundeten Seitenwandabstandhalter 748 zu formen, die in 7H gezeigt sind.
Als nächstes werden mit Verweis auf 6B und 7I die Source- und Drain(S/D)-Verbindungen angrenzend an das Auswahlgate 740, das Speichergate 728 und Opfergate 746 geformt (Schritt 620). Die geformten S/D-Verbindungen enthalten eine Source-Verbindung 750, die an das Speichergate 728 angrenzt, eine Drain-Verbindung 752, die an das Auswahlgate 740 angrenzt, und S/D-Verbindungen 754, die an das Opfergate 746 angrenzen. Es wird angemerkt, dass die Drain-Verbindung 752 des Auswahlgates 740 wie dargestellt verlängert werden kann und so durch ein Auswahlgate einer angrenzenden Speicherzelle in der Speicherregion 704 geteilt werden kann. Ähnlich kann die Source-Verbindung 750 des Speichergates 728 wie dargestellt erweitert werden, und so durch ein Speichergate einer angrenzenden Speicherzelle in der Speicherregion 704 geteilt werden, die nicht an eine Grenze zwischen der Speicherregion 704 und der Logikregion angrenzt. Allgemein können die S/D-Verbindungen 750, 752, 754 durch Implantierung von Dotiermitteln entweder vom Typ P oder Typ N unter Verwendung von beispielsweise lonenimplantierungstechnik geformt werden. Beispielsweise können S/D Regionen vom Typ P durch Dotierung mit Bor geformt werden, während S/D Regionen vom Typ N mit Phosphor oder Arsen dotiert werden können. Schließlich wird angemerkt, dass zwar die S/D-Verbindungen 750, 752, 754 in der dargestellten Ausführungsform als gleichzeitig geformt beschrieben werden, dies jedoch nicht der Fall sei muss. Alternativ können die S/D-Verbindungen 750, 752, 754 einzeln zu unterschiedlichen Zeiten unter Verwendung einzelner oder mehrfacher Implantate zu jedem Zeitpunkt nach dem Formen des Speichergates 728, Auswahlgates 740 und Opfergates 746 geformt werden. Weiter können die S/D-Verbindungen 750, 752, der Speicherzelle unter anderen Speicherzellen in der Speicherregion 704 geteilt sein, müssen dies aber nicht.
Mit Verweis auf 6B und 7J, sind ein selbstausgerichtetes Silizid oder SALIZIDE 758 über mindestens den obere Flächen des Speichergates 728 und Auswahlgates 740 geformt (Schritt 622). Optional sind, wie in dieser Figur dargestellt, weitere SALIZIDE 758 ebenfalls an den S/D-Verbindungen 750, 752 der Speicherzelle geformt, um den Widerstand zwischen den Gates und S/D-Verbindungen zu verringern und der nachfolgend damit geformten Kontakte zu verringern. Der Silizid-Prozess kann jeder üblicherweise in der Technik verwendete sein, einschließlich beispielsweise Vorreinigungsätzen, Metallabscheiden, Anlassen und Nassentfernen.
Mit Verweis auf 6B und 7K wird eine Zwischenebenendielektrikums(ILD)-Lage 760 über den Speicher- und Logikregionen 704, 712 (Schritt 624) abgeschieden, und unter Verwendung eines CMP-Prozesses planarisiert, um eine planarisierte Fläche 762 zu bilden, durch die eine obere Fläche des Opfergates 746 offengelegt wird, und das Opfergate wird entfernt, wie in 7L dargestellt (Schritt 626). Allgemein kann die ILD-Lage 760 jedes geeignete Dielektrikum wie Siliziumdioxid (SiO₂) enthalten und unter Verwendung geeigneter, bekannter Abscheidungstechniken wie CVD abgeschieden oder geformt sein. Das Polysilizium-Opfergate 746 kann unter Verwendung von Polysiliziumätzchemikalien wie CHF₃ oder C₂H₂ oder HBr/O₂ entfernt werden. Es wird angemerkt, dass, weil das Speichergate 728 und das Auswahlgate 740 in dem Ausschnitt 702 geformt wurden, weder die SALIZIDE 758 noch das Speichergate oder das Auswahlgate in dem CMP-Prozess beschädigt werden.
Als nächstes werden mit Verweis auf 6B und 7M wird die Öffnung in der ILD-Lage 760, die aus dem Entfernen des Opfergates 746 entsteht, durch Abscheidung einer Metalllage 764 über den Speicher- und Logikregionen 704, 712 gefüllt (Schritt 628). Allgemein kann die Metalllage 764 jedes geeignete Metall enthalten, wie etwa Aluminium, Kupfer, Titan, Wolfram und Legierungen davon, und kann unter Verwendung einer geeigneten, bekannten Abscheidungstechnik abgeschieden werden, einschließlich CVD und physischer Dampfphasenabscheidung (PVD), wie etwa Sputtering.
Schließlich wird mit Verweis auf 6B und 7N das Substrat erneut in einem CMP-Prozess planarisiert, um die Abschnitte der Metalllage 764 zu entfernen, die sich nicht in der Öffnung in der ILD-Lage 760 befinden, um ein Metallgate 766 zu formen, das eine planarisierte Fläche 768 aufweist (Schritt 630).
Es ist zu verstehen, dass der Abschnitt der detaillierten Beschreibung und nicht der Abschnitt der Zusammenfassung und der Ansprüche verwendet werden soll, um die Ansprüche zu interpretieren. Die Zusammenfassung und die Ansprüche legen eine oder mehr, aber nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung dar, die durch den/die Erfindungen betrachtet werden, und sollen daher die vorliegende Erfindung und die beiliegenden Ansprüche in keiner Weise einschränken.
So wurde eine nichtflüchtige Split-Gate-Speicherzelle offenbart, die ein Speichergate und ein Auswahlgate aufweist, die durch eine mehrlagige Dielektrikumstruktur getrennt sind, die eine SiN/SiON-Dielektrikumslage umfasst, und Verfahren zur Herstellung derselben offenbart. Ausführungsformen der vorliegenden Erfindung wurden oben mit Hilfe der funktionalen Bausteine offenbart, die die Umsetzung vorgegebener Funktionen und Beziehungen dazwischen illustrieren. Die Grenzen dieser funktionalen Bausteine wurden hierin willkürlich für eine einfachere Beschreibung definiert. Andere Grenzen können definiert werden, solange die vorgegebenen Funktionen und Beziehungen davon angemessen erfolgen.
Die obige detaillierte Beschreibung offenbart so vollständig die allgemeine Art der Erfindung, die andere durch Anwendung von Wissen eines Fachmanns auf dem jeweiligen Fachgebiet/den jeweiligen Fachgebieten leicht für verschiedene Anwendungen solcher spezifischen Ausführungsformen ohne unnötige Experimente anpassen können, ohne vom allgemeinen Konzept der vorliegenden Erfindung abzuweichen. Daher sollen solche Anpassungen und Modifikationen in die Bedeutung und den Umfang der Äquivalente der offenbarten Ausführungsformen fallen, basierend auf der Lehre und Anleitung, die hierin vorgelegt werden. Es ist zu verstehen, dass die Bezeichnungen oder Terminologie, die hierin verwendet werden, beschreibend und nicht einschränkend zu verstehen sind, sodass die Terminologie oder Bezeichnungen der vorliegenden Spezifikation durch den Fachmann mit Blick auf die Lehren und Anleitung auszulegen sind.
Die Breite und der Umfang der vorliegenden Erfindung sollten nicht durch eine der oben beschriebenen beispielhaften Ausführungsformen eingeschränkt werden, sondern nur nach den folgenden Ansprüchen und deren Äquivalenten definiert werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 15473372 [0001]

Claims

Halbleitervorrichtung, umfassend: einen Logiktransistor, der an einer Logikregion eines Substrats geformt ist; und eine Zelle mit nichtflüchtigem Speicher (NVM), die in einem ersten Ausschnitt in einer Speicherregion des Substrats geformt ist, wobei der erste Ausschnitt relativ zu einer ersten Fläche des Substrats in der Logikregion ausgeschnitten ist, und wobei die NVM-Zelle ein Auswahlgate und ein Speichergate umfasst.
Vorrichtung nach Anspruch 1, wobei der Logiktransistor ein Metallgate umfasst, das eine planarisierte Fläche über und im Wesentlichen parallel zu der ersten Fläche des Substrats in der Logikregion enthält.
Vorrichtung nach Anspruch 2, wobei die NVM-Zelle unter einer Erhöhung der planarisierten Fläche des Metallgates angeordnet ist.
Vorrichtung nach Anspruch 2, wobei obere Flächen des Auswahlgates und Speichergates sich unter einer Erhöhung der planarisierten Fläche des Metallgates befinden.
Vorrichtung nach Anspruch 4, wobei mindestens eine der oberen Flächen des Auswahlgates und Speichergate ein Silizid umfasst.
Vorrichtung nach Anspruch 4, wobei das Auswahlgate in einem zweiten Ausschnitt in dem ersten Ausschnitt geformt ist, wobei der zweite Ausschnitt eine zweite Tiefe relativ zu der ersten Fläche des Substrats in der Logikregion aufweist, die größer ist als eine erste Tiefe des ersten Ausschnitts.
Vorrichtung nach Anspruch 6, wobei das Speichergate eine Source-Verbindung, die auf die zweite Tiefe ausgeschnitten ist.
Vorrichtung nach Anspruch 4, wobei die Erhöhung der planarisierten Fläche des Metallgates mindestens die Hälfte einer Erhöhung der oberen Fläche des Auswahlgates über einer zweiten Fläche des Substrats in dem in dem ersten Ausschnitt ist, in dem das Auswahlgate und das Speichergate geformt sind.
Vorrichtung nach Anspruch 1, wobei die NVM-Zelle eine Zweitransistor(2T)-Architektur umfasst.
Vorrichtung nach Anspruch 1, wobei die NVM-Zelle eine Split-Gate-Architektur umfasst.
Vorrichtung nach Anspruch 1 wobei der Logiktransistor ein Gatedielektrikum mit hohem k-Wert umfasst.
Vorrichtung nach Anspruch 1, wobei das Speichergate eine Ladungseinschlussdielektrikumslage umfasst.
Vorrichtung nach Anspruch 1 wobei das Speichergate ein schwebendes Gate umfasst, das eine Polysiliziumladungsspeicherlage umfasst.
Halbleitervorrichtung, umfassend: einen Logiktransistor, der an einer Logikregion eines Substrats geformt ist, wobei der Logiktransistor ein Metallgate umfasst, einschließlich einer planarisierten Fläche über und im Wesentlichen parallel zu einer ersten Fläche des Substrats in der Logikregion; und eine Zelle mit nichtflüchtigem Speicher (NVM), umfassend ein Auswahlgate und ein Speichergate, das an einer Fläche in einer Speicherregion des Substrats geformt ist, wobei die Speicherregion des Substrats auf eine erste Tiefe relativ zu dem Substrat in der Logikregion ausgeschnitten ist, und obere Flächen des Auswahlgates und Speichergates sich unter der Erhöhung der planarisierten Fläche des Metallgates befinden.
Vorrichtung nach Anspruch 14, wobei mindestens eine der oberen Flächen des Auswahlgates und Speichergate ein Silizid umfasst.
Vorrichtung nach Anspruch 14, wobei das Auswahlgate in einer Unterregion der Speicherregion eine zweite Tiefe relativ zu der ersten Fläche des Substrats in der Logikregion aufweist, die größer als die erste Tiefe ist.
Vorrichtung nach Anspruch 16, wobei das Speichergate eine Source-Verbindung umfasst, die auf die zweite Tiefe ausgeschnitten ist.
Vorrichtung nach Anspruch 14, wobei die Erhöhung der planarisierten Fläche des Metallgates mindestens die Hälfte einer Erhöhung der oberen Fläche des Auswahlgates über einer zweiten Fläche des Substrats in der Speicherregion ist.
Vorrichtung nach Anspruch 14, wobei der Logiktransistor ferner ein Gatedielektrikum mit hohem k-Wert umfasst.
Vorrichtung nach Anspruch 14, wobei die NVM-Zelle eine Zweitransistor(2T)-Architektur umfasst.
Halbleitervorrichtung, umfassend: einen Logiktransistor, der an einer Logikregion eines Substrats geformt ist, wobei der Logiktransistor ein Metallgate umfasst, einschließlich einer planarisierten Fläche über und im Wesentlichen parallel zu einer ersten Fläche des Substrats in der Logikregion; und eine Zelle mit nichtflüchtigem Speicher (NVM), umfassend ein Auswahlgate und ein Speichergate, das in einer Speicherregion des Substrats geformt ist, wobei das Speichergate in einem ersten Ausschnitt in der Speicherregion geformt ist, der auf eine erste Tiefe relativ zu der ersten Fläche des Substrats in der Logikregion ausgeschnitten ist, und das Auswahlgate in einem zweiten Ausschnitt in dem ersten Ausschnitt geformt ist, der auf eine zweite Tiefe relativ zu der ersten Fläche ausgeschnitten ist, die größer als die erste Tiefe ist, wobei obere Flächen des Auswahlgates und Speichergates ein Silizid umfassen und sich unter einer Erhöhung der planarisierten Fläche des Metallgates über der ersten Fläche des Substrats befinden.