TWI689084B - 在凹陷基板上形成的分離閘極快閃記憶體單元 - Google Patents

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Abstract

茲主張一種包括非揮發性記憶體（NVM）單元的半導體裝置及其製造方法。半導體裝置包括被形成在基板的邏輯區域上的金屬閘極邏輯電晶體，和被一體形成在同一基板的記憶體區域中的第一凹陷中的NVM單元，其中第一凹陷相對於基板於邏輯區域中的第一表面予以陷落。通常，金屬閘極邏輯電晶體進一步包括在基板於邏輯區域中的第一表面之上並且基本上平行於基板的第一表面的平坦化表面，並且NVM單元被佈置在金屬閘極的平坦化表面的標高之下。在一些實施例中，邏輯電晶體是具有包括金屬閘極和高k閘極介電質的閘極結構的高k金屬閘極（HKMG）邏輯電晶體。也主張其它實施例。

Description

在凹陷基板上形成的分離閘極快閃記憶體單元
本申請案一般涉及包括被形成在凹陷基板上的非揮發性記憶體單元的改良半導體裝置以及用於製造此半導體裝置的方法。相關申請案之交互參照
本申請案根據35 U.S.C. 119（e）主張享有於2016年12月13日所提申的美國臨時專利申請案第62/433,556號的優先權的權益，其全部內容以引用方式併入本文。
分離閘極單元是一種快閃記憶體或非揮發性記憶體（NVM）單元的類型，其中選擇閘極被放置在記憶體閘極附近，以在基於熱載子的編程操作期間提供較低的電流。在分離閘極單元的編程期間，選擇閘極以相對低電壓進行偏置，並且僅有記憶體閘極以高電壓進行偏置來提供熱載子注入所需的垂直電場。由於載子加速主要發生在選擇閘極之下的通道區域中，所以與常規記憶體單元相比，在此區域之上的選擇閘極上的相對低電壓導致在水平方向上有更高效率的載子加速。這使得熱載子注入在編程操作期間帶有更低電流和更低功耗的更高效率。可使用熱載子注入以外的技術來編程分離閘極單元，並且取決於技術，在編程操作期間與常規NVM記憶體單元相比的任何優點得以變化。
快速讀取時間是分離閘極單元的另一個優點。因為選擇閘極與記憶體閘極串聯，所以記憶體閘極的擦除狀態可接近或處於空乏模式（即閾值電壓Vt小於零伏特）。即使當擦除記憶體閘極處於此空乏模式時，處於關斷狀態的選擇閘極也會阻止通道傳導大量電流。在擦除狀態的閾值電壓處於或低於零時，編程狀態的閾值電壓不需要非常高，同時仍然在擦除狀態和編程狀態之間提供合理的讀取餘裕。在讀取操作中被施加到選擇閘極和記憶體閘極的生成電壓小於或等於供應電壓。因此，不必將供應電壓推到更高電平就可使讀取操作更快。
單體地將多個邏輯裝置或電晶體結合到相同基板上作為記憶體單元變得越來越普遍，用以提供改良效率，安全性，功能性和可靠性。然而，將邏輯裝置與分離閘極單元一起併入同一基板是具有挑戰性的，因為每一者需要不同的製造參數。
例如，連同具有嵌入式NVM記憶體的半導體裝置時所期望包括的一種類型的邏輯裝置採用用於邏輯裝置的金屬閘極邏輯電晶體。根據一些方法，使用包括一個或多個化學機械拋光（CMP）步驟的閘極替換製程來製造金屬閘極邏輯電晶體，其中層間介電質經過平面化以暴露犧牲閘極，其接著被金屬閘極取代，使用CMP製程將金屬閘極再次平坦化。然而，由於28奈米及以上之幾何尺寸的最新一代金屬閘極邏輯電晶體在閘極高度上的限制，將快閃記憶體單元與邏輯電晶體整體形成在單一基板上是不可行的，因為快閃記憶體單元裝置的較高閘極在形成金屬閘所涉及的CMP製程期間將被損壞。
因此，需要一種在同一基板上整合分離閘極快閃記憶體單元和金屬閘極邏輯電晶體的半導體裝置以及用於製造具有改良性能、成本和可製造性的此半導體裝置的方法。
茲提供一種半導體裝置及其製造方法。根據實施例，半導體裝置包括非揮發性記憶體（NVM）單元及其製造方法。半導體裝置包括被形成在基板的邏輯區域中的金屬閘極邏輯電晶體，以及被整體形成在同一基板的記憶體區域中的第一凹陷中的NVM單元，其中第一凹陷相對於基板於邏輯區域中的第一表面予以陷落。通常，邏輯電晶體包括金屬閘極，其包括在基板於邏輯區域中的第一表面之上並且大致上平行於第一表面的平坦化表面，並且NVM單元被佈置在金屬閘極的平坦化表面的標高之下。
根據一個實施例，NVM單元包括選擇閘極和記憶體閘極，並且選擇閘極和記憶體閘極的頂表面低於金屬閘極於邏輯區域中的平坦化表面的標高。選擇閘極和記憶體閘極的頂表面中的至少一個可包括矽化物。
根據其它實施例，半導體裝置包括在第一凹陷中的第二凹陷中所形成的選擇閘極，第二凹陷具有相對於基板於邏輯區域中的第一表面的第二深度大於第一凹陷的第一深度。可選地，記憶體閘極包括經凹陷到第二深度的源極接面。
參考附圖以在下文詳細敘述本發明的實施例的其它特徵和優點以及本發明的各種實施例的結構和操作。要注意的是本發明不限於在本文中所述的具體實施例。在本文中呈現的此些實施例僅出於說明目。基於在本文中所包含的教示，其它實施例對於本領域技術人員將是顯而易見。
本說明書記載有結合本發明的特徵的一個或多個實施例。所記載實施例僅舉例說明本發明。本發明的範圍不限於所記載的實施例。本發明由所後附的申請專利範圍來定義。
所敘述實施例和說明書中對“一個實施例”，“一實施例”，“一示例性實施例”等的引用指示所敘述實施例可包括特定特徵、結構或特性，但是每個實施例未必一定包括特定特徵、結構或特性。再者，如此用語未必指示相同實施例。此外，當結合實施例來敘述特定特徵、結構或特性時，應該理解到的是在本領域技術人員的知識範圍內，結合其它實施例來實現此些特徵、結構或特性，而不無論是否有無明確敘述。
在更詳細地敘述各種實施例之前，應該給出關於在整個敘述中可被使用的特定術語的進一步解釋。
在本文中使用的術語“蝕刻”或“蝕刻作用”來概括敘述圖案化材料的製造製程，使得在蝕刻完成之後至少一部分材料予以保留。例如，應該理解到的是蝕刻矽的製程所涉及的步驟包括在矽上方圖案化遮罩層（例如光阻或硬遮罩），並且接著去除不再受遮罩層保護的矽區域。因此，在蝕刻製程完成之後，被遮罩保護的矽區域將保留下來。然而，在另一個示例中，蝕刻還可指示不使用遮罩的過程，但是在蝕刻製程完成之後仍然留下至少一部分的材料。
以上敘述用於將術語“蝕刻”與“去除”區分開來。當蝕刻材料時，至少一部分的材料在處理完成之後被保留。相反，當去除材料時，在此製程中基本上全部材料被去除。然而，在一些實施例中，“去除”被認為是可結合蝕刻的廣義術語。
在本文中的敘述期間，提及基板上製造有快閃記憶體單元和邏輯裝置的各個區域。儘管在本文中敘述兩個不同區域，但應該理解到的是在基板上可存在任何數量的區域，並且可指定具有某些類型的裝置或材料的區域。通常，區域被用來方便地敘述基板中包括類似裝置的區域，並且不應該限制所述實施例的範圍或精神。
在本文中的術語“沉積”或“處理”被用來敘述將材料層施加到基板的動作。這些術語意謂敘述任何可行的層形成技術，包括但不限於熱生長、濺射、蒸發、化學氣相沉積、磊晶生長、電鍍等。根據各種實施例，例如沉積可根據到任何適當的眾所周知方法予以實行。例如，沉積可包括生長、塗覆或轉移材料到基板上的任何製程。一些眾所周知技術包括物理氣相沉積（PVD）、化學氣相沉積（CVD）、電化學沉積（ECD）、分子束磊晶（MBE）、原子層沉積（ALD）、電漿增強CVD（PECVD）和其它技術。
在整個說明書中所使用的“基板”通常被認為是矽。然而，基板還可以是諸如鍺、砷化鎵、磷化銦等的廣泛種類半導體材料中的任何一種。在其它實施例中，基板可以是不導電的，例如玻璃或藍寶石晶圓。
如在本文中所使用，“遮罩”可包括允許選擇性去除（例如蝕刻）材料的未遮蔽部分的任何適當材料。根據一些實施例，遮罩結構可包括光阻，例如聚甲基丙烯酸甲酯（PMMA）、聚甲基戊二酰亞胺（PMGI）、酚醛樹脂、合適環氧樹脂等。
在更詳細地敘述此些實施例之前，提供示例性記憶體單元和其中可實施本發明實施例的環境是有效益的。
圖1例示非揮發性記憶體單元100的實例。記憶體單元100被形成在諸如矽的基板102上。基板102通常是p型或p型井，而第一摻雜源極/汲極接面104和第二摻雜源極/汲極接面106是n型。然而，基板102是n型而接面104和106是p型也是可行的。
記憶體單元100包括兩個閘極：選擇閘極108和記憶體閘極110。每個閘極可以是摻雜閘極導體層，其例如由眾所周知的沉積和蝕刻技術來形成以定義閘極結構。選擇閘極108被設置在介電層112上。記憶體閘極110被設置在具有一個或多個介電層的電荷儲存或電荷俘獲介電質114上方。在一個實例中，電荷俘獲介電質114包括被夾設在兩個二氧化矽層114a、114c之間的電荷俘獲矽氮化物層114b，以產生共同且通常被稱為“ONO”的三層堆疊。其它電荷儲存層114可包括被夾設在兩個介電層114a、114c之間的多晶矽層114b，以形成浮置閘極MOS場效應電晶體（FGMOS）。垂直介電質116也被佈置在選擇閘極108和記憶體閘極110之間，以用於兩個閘極之間的電性隔離。在一些實例中，垂直介電質116可包括與電荷俘獲介電質114相同的介電質的一層或多層並且與其同時被形成。在其它實例中，垂直介電質116可由具有不同介電性質的一個或多個介電層或膜所形成。通過使用例如離子植入技術植入摻雜劑來建立接面104和106。接面104和106根據所被施加到的電位來形成分離閘極電晶體的源極或汲極。在分離閘極電晶體中，為方便起見，接面104通常被稱為汲極，而接面106通常被稱為源極，其無關於相對偏置。在記憶體閘極110和選擇閘極108的表面上方形成自對準矽化物或SALICIDE 118，以降低閘極和接點到閘極（圖中未示出）之間的電阻。應該理解到的是此敘述意謂在提公共同分離閘極架構的總體概述，並且在實際實施中提供更多更詳細的步驟和層以形成最終的記憶體單元100。
記憶體單元100進一步包括圍繞選擇閘極108和記憶體閘極110兩者的第一側壁間隔件120。在一些實施例中，例如圖1中所示的實施例，側壁間隔件120包括與選擇閘極108的側壁相鄰並且在選擇閘極的側壁和記憶體閘極110的頂表面之間延伸的第二側壁間隔件或間隔件120a的一部分，以提供進一步隔離對抗在選擇閘極的頂表面和記憶體閘極的頂表面上所形成的SALICIDE 118之間的短路或洩漏。
現在將敘述示例性寫入，讀取和擦除操作，因為它涉及記憶體單元100。為在記憶體單元100中寫入位元，例如施加5伏特量級的正電壓到接面106，而接面104和基板102接地。例如1.5伏特量級的低正電壓被施加到選擇閘極108，而例如8伏特量級的較高正電壓被施加到記憶體閘極110。隨著電子在源極和汲極之間的通道接面內被加速，電子中的一些將獲得足夠的能量以被向上注入並且被捕獲在電荷俘獲介電質114內部。這被被稱為熱電子注入。在電荷俘獲介電質114的一個實例中，電子被俘獲在電荷俘獲介電質114的氮化物層內。此氮化物層通常也被稱為電荷俘獲層。即使在各種供應電壓被去除之後，電荷俘獲介電質114內的俘獲電荷仍將“高”位元儲存在記憶體單元100內。
為“擦除”記憶體單元100內的儲存電荷並使記憶體單元100的狀態返回到“低”位元，例如5伏特量級的正電壓被施加到接面106，同時接面104經過浮置或處於某一偏壓，並且選擇閘極108和基板102通常接地。例如-8伏特量級的高負電壓被施加到記憶體閘極110。在記憶體閘極110和接面106之間的偏置條件產生通過能帶間穿隧的電洞。所產生的電洞被記憶體閘極110下方的強電場充分激發，並且被向上注入電荷捕獲介電質114。注入的電洞有效地將記憶體單元100擦除至“低”位元狀態。
為“讀取”記憶體單元100的儲存位元，在選擇閘極，記憶體閘極和接面104中的每一個上施加範圍例如介在0和3伏之間的低電壓，而接面106和基板102通常接地。被施加到記憶體閘極的低電壓經過選擇而使得大致等距地介在儲存“高”位元時導通電晶體所需的閾值電壓與儲存“低”位元時導通記憶體電晶體所需的閾值電壓之間，用以明確區分此兩個狀態。例如，如果在“讀取”操作期間施加低電壓導致大量電流在接面104和106之間流動，則記憶體單元保持“低”位元，並且如果在“讀取”操作期間施加低電壓不會導致大量電流在接面104和106之間流動，則記憶體單元保持“高”位元。
圖2例示包括記憶體單元100的示例性電路圖200，記憶體單元100包括到半導體裝置中的各種金屬層的連接。僅例示單一記憶體單元100，然而如在X和Y方向上由橢圓所證明，記憶體單元的陣列可通過在X和Y方向上運行的各種線路來連接。以此方式，可基於所使用的位元線路（BL）和源極線路（SL）來選擇一個或多個記憶體單元100進行讀取，寫入和擦除位元。
示例性源極線路（SL）沿著X方向運行並且被形成在第一金屬層（M1）中。源極線路（SL）可被用來沿著在X方向延伸的列與每個記憶體單元100的摻雜接面106形成電性連接。
示例性位元線路（BL）沿著Y方向運行並且被形成在第二金屬層（M2）中。位元線路（BL）可被用來沿著在Y方向延伸的行與每個記憶體單元100的摻雜接面104形成電性連接。
應該理解到的是圖2中所示的電路連接僅僅是示例性，並且各種連接可以不同於所例示的金屬層來形成。此外，雖然沒有描繪出，但是記憶體單元100也可在Z方向上進行陣列安排，也可被形成在多個堆疊層內。
圖3例示在同一基板102中包括記憶體電路302和邏輯電路304兩者的示例性半導體裝置300。在此實例中，基板102包括核心接面或記憶體區域306以及外圍或邏輯區域308。記憶體區域306包括多個記憶體單元100，其可以與前述類似方式進行操作。應該理解到的是圖3僅是示例性，並且記憶體區域306和邏輯區域308可位於基板102的任何範圍中並且可由各種不同區域所構成。此外，記憶體區域306和邏輯區域308可存在於基板102的同一範圍中。
根據各種實施例，基板102以及實際上在整個說明書中通常使用的基板可以是矽。然而，基板102也可以是諸如鍺、砷化鎵、磷化銦等的廣泛種類半導體材料中的任何一種。在其它實施例中，基板102可以是不導電，例如玻璃或藍寶石晶圓。
邏輯區域308可包括積體電路組件，例如電阻器、電容器、電感器等，以及電晶體。在所例示實施例中，邏輯區域308包括多個高電壓電晶體310和低電壓電晶體312。在一個實例中，高電壓電晶體310存在於基板102上與低電壓電晶體312分離的區域中。例如，高電壓電晶體310能夠處理高達20伏特的電壓，而低電壓電晶體312以更快速度工作，但不能在與高電壓電晶體310相同的高電壓下工作。在一個實施例中，低高電壓電晶體312被設計為具有比高電壓電晶體310還短的閘極長度。高電壓電晶體310通常被表徵為具有比低電壓電晶體312的閘極介電質316還厚的閘極介電質314。如圖3中所示，低電壓電晶體312的寬度比高電壓電晶體310的寬度還窄，但此情況並非必然。根據一些實施例，低電壓電晶體312可比高電壓電晶體310還寬，或者是可選地，低電壓電晶體312和高電壓電晶體310可具有相同寬度。
圖4是根據本發明實施例的半導體裝置402的功能方塊圖。如所示，半導體裝置402包括記憶體陣列404，高電壓邏輯406和低電壓邏輯408。根據各種實施例，記憶體陣列404可包括多個記憶體單元100，並且可實體地位於半導體裝置402的邏輯區域308中。高電壓邏輯406可包括多個高電壓電晶體310，其可被用來控制及/或驅動記憶體陣列404的多個部分。另外，高電壓邏輯406可實體地位於半導體裝置402的邏輯區域308中。類似於高電壓邏輯406，低電壓邏輯408可包括多個低電壓電晶體312，其可被用來控制及/或驅動記憶體陣列404的多個部分。低電壓邏輯408也可位於半導體裝置的邏輯區域308中。根據各種實施例，高電壓邏輯406和低電壓邏輯408位於邏輯區域308的不同部分中。
在過去，藉由具有橫向尺寸或40奈米及更大尺寸的元件，使用標準光刻，蝕刻和沈積技術在單一基板上整體地形成邏輯電路的記憶體單元和電晶體已經是可行的。但是，隨著電路元件的橫向尺寸已經不斷縮小，變得必須限制電路元件的高度。具體而言，使用閘極替換製程所製造的邏輯電晶體的高k金屬閘極（HKMG）的高度被限制為500埃（Å）或更小，以確保由於犧牲閘極的蝕刻所導致的開口完全被金屬填充。根據本發明，記憶體區域中的基板被凹陷，使得用於邏輯閘替換的化學機械拋光或平面化（CMP）製程不會損壞記憶體單元的較高閘極。
圖5A-5E描繪根據本發明各種實施例的半導體裝置的一部分的橫截面圖，半導體裝置包括播形成在基板中的凹陷中的金屬閘極邏輯電晶體和記憶體單元。
參考圖5A，在第一實施例中，半導體裝置500包括在基板506的邏輯區域504中所形成的金屬閘極邏輯電晶體502，以及在基板的記憶體區域512中被形成在基板的凹陷510中的記憶體單元508，凹陷510相對於基板於邏輯區域中的第一表面514予以陷落。要注意的是，凹陷510的深度通常是連續且均勻的，其中形成有包括多個記憶體單元的陣列的半導體裝置500中全部或大致上全部的記憶體單元508。如所示，記憶體單元508可具有分離單元架構、或者可選地具有兩個電晶體（2T）架構、或者具有有更多數量的電晶體的架構。
在一些實施例中，諸如所示，邏輯電晶體502是具有閘極結構516的高k金屬閘極（HKMG）邏輯電晶體，閘極結構516包括被一個或多個側壁間隔件520所圍繞的金屬閘極518以及覆蓋摻雜通道524的高k閘極介電質522，摻雜通道524分開被形成在基板506中或基板506上的源極和汲極（S/D）接面526。金屬閘極518可包括任何合適的金屬或合金，並且可直接藉由金屬層的沉積和圖案化或藉由閘極替換製程予以形成，在閘極替換製程中，在去除在層間介電質（ILD）中所形成的犧牲閘極之後在開口中沉積金屬。用於金屬閘極518的合適金屬可包括但不限於鋁，銅，鈦，鎢及其合金。用於高k閘極介電質522的合適高k介電材料可包括但不限於鉿氧物，鋯氧化物，矽酸鉿，鉿氧氮化物，鉿鋯氧化物和鑭氧化物。另或者，高k閘極介電質522可包括一層或多層的合適高k介電材料。
作為形成金屬閘極518的製程的結果，邏輯電晶體502進一步包括在金屬閘極的頂部上的平坦化表面528，其在基板506的邏輯區域504中的第一表面514之上並且大致上平行於第一表面514。因此，記憶體單元508被形成在金屬閘極518的平坦化表面528的標高之下，以避免來自CMP製程對記憶體單元的閘極的損壞。在所示實施例中，記憶體單元508是分離閘極記憶體單元508並且包括兩個閘極：選擇閘極530和記憶體閘極532，覆蓋單一連續的通道534，其將被形成在基板506的第二表面540中的源極接面536和汲極接面538分開。可選地，如此圖所示，矽化物或自對準矽化物（SALICIDE）542被形成在選擇閘極530，記憶體閘極532的頂表面中的一個或兩個上以及記憶體單元508的S/D接面536、538上，以降低閘極和S/D接面以及被形成於其上的接點之間（在此圖中未示出）的電阻。
記憶體單元508進一步包括圍繞選擇閘極530和記憶體閘極532兩者的第一側壁間隔件544。在一些實施例中，諸如在圖5A中所示，在選擇閘極530的頂表面和記憶體閘極532的頂表面與側壁間隔件544之間的高度差包括相鄰選擇閘極530的側壁並且在選擇閘極的側壁和記憶體閘極532的頂表面之間延伸的第二側壁間隔件或間隔件544a的一部分，以提供隔離對抗在選擇閘極的頂表面上和記憶體閘極的頂表面上所形成的SALICIDE 542之間的短路或洩漏。儘管側壁間隔件544和544a如圖5A所示由單層材料形成或包括單層材料，然而將理解到的是如此情況並非必然。根據一些實施例，第二側壁間隔件544和544a可包括一層或多個層循序沉積的介電材料，諸如矽氧化物（SiO2），矽氮化物（SiN）和矽氮氧化物（SiN）的。
通常，凹陷510具有從大約100 Å至大約1000 Å的深度，並且更優選地至少大約500 Å，以避免損壞選擇閘極530和記憶體閘極532。例如，在其中通過CMP製程以將邏輯電晶體502的閘極結構516減少到高於基板506的第一表面514大約500 Å的高度、並且選擇閘極530具有高於第二表面540大約1000 Å的高度的實施例中，凹陷510具有大約500 Å的深度。
每個閘極530和532可以是例如自多晶矽層所形成的摻雜閘極導體層，其中藉由用以限定閘極結構的眾所周知技術進行沉積和蝕刻。在所示實施例中，選擇閘極530被設置在閘極介電質546上方。記憶體閘極532被設置在具有一層或多層介電質的電荷俘獲介電質548之上，其中包括隧道層548a，阻擋層548c和被夾設在其間的電荷俘獲層548b。在一個實例中，電荷俘獲介電質548包括被夾設在二氧化矽隧道層548a與二氧化矽阻擋層548c之間的氮化物電荷俘獲層548b，以產生被共同且通常稱為“ONO”的三層堆疊。氮化物電荷儲存層可包括一層或多層的矽氮化物（SiN）或矽氮氧化物（SiON），其包含具有各種化學計量的矽，氧和氮層，以提供期望的陷阱密度並且將俘獲電荷的質心定位在氮化物層的頂部，而針對於給定電荷儲存層厚度更遠離基板來改善電荷保持。例如，在一個實施例中，氮化物層可以是雙層，其包括被沉積在下介電層上的富氧第一SiN或SiON層，以及屬於陷阱稠密之被沈積在第一層上的貧氧富矽第二SiN或SiON層。藉由富氧意謂其中在富氧第一SiN或SiON層中的氧濃度從大約15％至大約40％，而在貧氧第二層中的氧濃度小於約5％。
可被運用在記憶體單元508中的其它電荷儲存結構包括被夾設在隧道層548a和阻擋層548c之間的多晶矽電荷儲存層548b，以形成浮置閘極記憶體電晶體的浮置閘極。隧道層548a和阻擋層548c可包括一個或多個矽氧化物、矽氮化物、矽氮氧化物或高k介電層。合適的高K介電質包括鋁氧化物或鉿基材料（例如HfSiON、HfSiO或HfO），鋯基材料（例如ZrSiON、ZrSiO或ZrO），以及釔基材料（例如Y2O3）。
記憶體單元508進一步包括被設置在選擇閘極530與記憶體閘極532之間的間隔件或閘極間介電結構550，用於在兩個閘極之間的電性隔離。根據一些實施例，閘極間介電結構550可包括一層或多層循序沉積的介電材料，諸如矽氧化物（SiO2），矽氮化物（SiN）和矽氮氧化物（SiN）。
參考圖5B，在第二實施例中，選擇閘極530被形成在第一凹陷510中的第二凹陷552中，第二凹陷552相對於基板506在邏輯區域504中的第一表面514具有的深度比第一凹陷的深度還深。記憶體閘極532僅被形成在第一凹陷中。通常，第二凹陷552相對於基板506在邏輯區域504中的第一表面514具有從大約100 Å至大約1000 Å的深度，並且更優選地至少大約500 Å，以避免損壞選擇閘極530。第一凹陷510相對於基板506的第一表面514可具有從大約100 Å到大約500 Å的深度，以避免損害記憶體閘極532。例如，在其中邏輯電晶體502的閘極結構516具有大約500 Å的高度，並且選擇閘極530具有在第二表面540之上大約1000 Å的高度的實施例中，第二凹陷552可具有大約500 Å的深度，而第一凹陷510具有從大約100 Å至大約400 Å的深度。
參考圖5C，在第三實施例中，與記憶體閘極532相鄰的源極接面536也被形成在被陷落到與選擇閘極530相同深度的第二凹陷552中。
在圖5D所示的另一實施例中，半導體裝置500的結構類似於圖5A所示的結構。然而，選擇閘極530和記憶體閘極532兩者的高度都顯著被減小，使得即使第一凹陷510的深度也減小，記憶體單元508的形成仍然充分低於閘極結構516的平坦化表面528的標高，以避免來自CMP製程對記憶體單元的閘極的損害。可選地，在此實施例的一些版本中，例如所示，從選擇閘極530和記憶體閘極532的一個或兩個的頂表面省略矽化物或自對準矽化物，以進一步減小選擇閘極和記憶體閘極兩者在基板506的第二表面540之上的高度。例如，在其中邏輯電晶體502的閘極結構516具有大約500的高度的實施例中，選擇閘極530和記憶體閘極532具有在第二表面540之上小於大約500 Å的高度，並且被形成在具有從大約50 Å至大約100 Å的深度的凹陷510中。
最後，在圖E所示的又另一實施例中，選擇閘極530和記憶體閘極532兩者的高度都顯著被減小，並且正好的是選擇閘極被形成在第一凹陷510中而記憶體閘極被形成在第一表面514上，與邏輯電晶體502的閘極結構516共面。例如，在其中邏輯電晶體502的閘極結構516具有大約500 Å的高度的一個實施例中，記憶體閘極532在第一表面514之上具有500 Å或更小的高度，而選擇閘極530在第二表面540之上具有從大約500 Å至大約550 Å的高度，並且第一凹陷510具有大約50 Å至大約100 Å的深度。
現在將參考圖6A到6B和圖7A到7N來詳細敘述用於製造包括被形成在基板中的凹陷中的HKMG邏輯電晶體和分離閘極記憶體單元的半導體裝置的方法的實施例。圖6A到6B是用以例示方法或製程流程的實施例的流程圖。圖7A到圖7N是用以例示出在根據圖6A到6B的方法製造半導體裝置期間包括被形成在凹陷中的邏輯電晶體和分離閘極記憶體單元的半導體裝置700的一部分的橫截面視圖的方塊圖。
參照圖6A和圖7A，此製程開始於在基板706的記憶體區域704中形成凹陷702（步驟602）。在一個實施例中，形成凹陷702可藉由在基板706於邏輯區域712中的第一表面710上方形成遮罩層708並且蝕刻基板於記憶體區域中的表面（未示出）來達成，以形成凹陷。遮罩層708可使用任何已知遮罩材料來形成，其包括例如光阻或矽氮化物硬遮罩，並使用已知光刻技術進行圖案化。可使用與遮罩材料兼容並且對基板706的材料具有選擇性的已知濕式或乾式蝕刻技術來形成凹陷702。例如，在基板是塊材矽基板或包括在其中或其上形成有半導體裝置700的矽層的情況下，可使用反應離子蝕刻（RIE），深度反應離子蝕刻（DRIE）或濕式蝕刻（使用諸如氫氧化鉀（KOH）、乙二胺鄰苯二酚（EDP）或四甲基銨氫氧化物（TMAH）的適當化學品）來形成凹陷702，如在本領域中所知悉。
另或者，凹陷702可通過將一個或多個介電及/或半導體層（在此些圖中未示出）沉積在基板706的邏輯區域712中而形成，後續將在其中成或其上形成邏輯裝置。例如，可通過化學氣相沉積（CVD）、分子束磊晶（MBE）或原子層沉積（ALD）以在基板706的邏輯區域712中沉積厚度具有從大約100 Å至大約1000 Å的矽層）。
參考圖6A和7B，在基板706於邏輯區域712中的表面710中形成摻雜通道714，並且在基板706於記憶體區域704中的第二表面720中形成連續摻雜通道718（步驟604）。通道714、718可通過使用例如離子植入技術植入P型或N型摻雜劑來形成。例如，在一個實施例中，兩個通道714、718通過用使用諸如硼的P型摻雜劑摻雜基板706的表面710、720而形成。
接下來參考圖6A和圖7C，在基板706於邏輯區域712中的表面710上形成另一或第二遮罩層722，在連續通道718的一個末端上將電荷俘獲介電質726形成在基板706的表面720上（步驟606），以及在電荷俘獲介電質上形成記憶體閘極728（步驟608）。通常，通過在基板706的表面720上循序地沉積或形成隧道層730，電荷俘獲或儲存層732和阻擋層734來形成電荷俘獲介電質726。如上述，隧道層730可包括諸如SiO2 的矽氧化，其進行熱生長或通過化學氣相沉積CVD、電漿增強CVD（PECVD）或原子層沉積（ALD）進行沉積。合適電荷俘獲層732可包括通過CVD、PECVD或ALD所沉積一層或多層的SiN或SiON。合適電荷儲存層732是通過分子束磊晶（MBE），ALD和PECVD所沉積的多晶矽浮置閘極電荷儲存層。阻擋層734可包括進行熱生長或通過CVD、PECVD或ALD進行沉積的一層或多層沉積SiO2 及/或高K介電質。
可通過下述來形成記憶體閘極728：在多層的電荷俘獲介電質726上沉積多晶矽閘極層，並且接著在多晶矽閘極層上形成記憶體閘極硬遮罩（例如薄矽氧化物層或矽氮化物層），使用光阻和已知光刻技術圖案化記憶體閘極硬遮罩，並且接著蝕刻多晶矽閘極層和多層的電荷俘獲介電質726。例如，可在含氟氣體（例如CF4 或CHF3 ）的電漿中使用已知低壓氮化物蝕刻於適中功率（大約500W）下來蝕刻氮化物層；二氧化矽可經過濕式蝕刻或乾式蝕刻；並且可使用已知多晶矽蝕刻化學物質（例如CHF3 或C2 H2 或HBr/O2 ）來乾式蝕刻含多晶矽層。在此些層業已經過蝕刻或圖案化以形成在圖7B中所示的記憶體閘極728和電荷俘獲介電質726之後，剝離任何剩餘光阻並進行後光阻剝離濕式清潔。
參考圖6A和圖7D，沉積介電層以形成與記憶體閘極728和電荷俘獲介電質726的側壁相鄰的閘極間介電質736（步驟610）。在諸如所示的一些實施例中，所沉積的介電層是L形層，其包括被形成在記憶體閘極728的側壁上或形成為與其平行的第一部分以形成閘極間介電質736，以及位於表面720上的第二部分以同時形成用於記憶體單元的選擇閘極的閘極介電質738。介電層可包括一層或多層的矽氧化物、矽氮化物（SiN）或SiON，並且可使用任何已知氧化物或氮化物沉積製程來沉積以形成閘極間介電質736和閘極介電質738。
接下來參照圖6A和圖7E，通過下述形成選擇閘極740：在基板的記憶體區域704上沉積多晶矽層，並且接著在多晶矽層上形成選擇閘極硬遮罩（例如薄矽氧化物層或矽氮化物層），並且接著蝕刻多晶矽層以形成選擇閘極（步驟612）。例如，可使用已知多晶矽蝕刻化學物質（例如CHF3 或C2 H2 或HBr/O2 ）來乾式蝕刻多晶矽層。可選地，如在圖7E所示，用於形成閘極間介電質736和閘極介電質738的介電層中不在選擇閘極740下方或在選擇閘極與記憶體閘極728之間的任何部分也可在此時點使用任何合適氧化物或氮化物蝕刻予以去除。
參考圖6A和圖7F，去除在邏輯區域712上的遮罩層722，在基板706於記憶體區域704中的表面720上形成另一第三遮罩層742，形成閘極介電質744以覆蓋在基板706的邏輯區域中的摻雜通道714（步驟614）。在一些實施例中，閘極介電質744是高k閘極介電質，並且可包括通過CVD、PECVD或ALD所沉積一層或多層的合適高k介電材料。用於高k閘極介電質744的合適高k介電材料可包括但不限於鉿氧化物，鋯氧化物，矽酸鉿，鉿氧氮化物，鉿鋯氧化物和鑭氧化物。
接下來，在邏輯區域712中的通道714上形成邏輯閘極。在一些實施例中，邏輯閘極是通過閘極替換製程所形成的金屬閘極。參考圖6A和圖7G，閘極替換製程開始於邏輯區域712中的高k閘極介電質744上方沉積和圖案化多晶矽層以形成犧牲閘極746（步驟616）。如同上述形成記憶體閘極728和選擇閘極740，可使用已知沉積技術（諸如MBE、ALD、CVD或PECVD）來沉積多晶矽層。由矽氧化物或矽氮化物層形成硬遮罩（未在此圖示出）並且使用標準光刻技術進行圖案化，並且接著使用已知多晶矽蝕刻化學物質（例如CHF3 或C2 H2 或HBr/O2 ）來乾式蝕刻多晶矽層。可選地，如在圖7G所示，用於形成閘極介電質744的介電層中不在犧牲閘極746下方的任何部分也可在此點時被去除。
參考圖6B和圖7H，基板706於記憶體區704中的表面720上的遮罩層742被去除，並且側壁間隔件748被形成在犧牲閘極746周圍並且與選擇閘極740和記憶體閘極728相鄰（步驟618）。優選地，如在實施例中所示，第二側壁間隔件748包括與選擇閘極740的側壁相鄰並且在選擇閘極的側壁與記憶體閘極728的頂表面之間的間隔件部分748a，以提供進一步隔離對抗在後續被形成在選擇閘極的頂表面上的SALICIDE和記憶體閘極的頂表面上的SALICIDE之間的短路或洩漏。通常，用於形成側壁間隔件748的製程可包括在CVD晶爐中沉積矽氮化物層，接著進行各異向性氮化物間隔件蝕刻以大致上從基板706的表面710、720去除任何矽氮化物，以形成在圖7H中所示的圓形側壁間隔件748。
接下來，參考圖6B和圖7I，源極和汲極（S/D）接面被形成為與選擇閘極740，記憶體閘極728和犧牲閘極746相鄰（步驟620）。所形成的S/D接面包括與記憶體閘極728相鄰的源極接面750，與選擇閘極740相鄰的汲極接面752，以及與犧牲閘極746相鄰的S/D接面754。要注意到的是選擇閘極740的源極接面750可如圖所示被延伸，並且如此由記憶體區域704中的鄰接記憶體單元的選擇閘極共享。類似地，記憶體閘極728的源極接面750可如圖所示被延伸，並且如此由記憶體區域704中不與在記憶體區域704和邏輯區域之間的邊界相鄰的鄰接記憶體單元的記憶體閘極共享。通常，S/D接面750、752、754可通過使用例如離子植入技術植入P型或N型摻雜劑來形成。例如，可通過使用硼進行摻雜來形成P型S/D區域，而可使用磷或砷摻雜N型S/D區域。最後，應該要注意到的是雖然在所示實施例中的S/D接面750、752、754被敘述在同一時間形成，但此情況並非必然。另或者，在形成記憶體閘極728，選擇閘極740和犧牲閘極746之後的任何時間，可在各自時間處使用單一或多個植入物來個別地形成S/D接面750、752、754。此外，記憶體單元的S/D接面750、752可或未必在記憶體區域704中的其它記憶體單元之間共享。
參考圖6B和圖7J，在記憶體閘極728和選擇閘極740的至少頂表面上形成自對準矽化物或SALICIDE 758（步驟622）。可選地，如此圖所示，還在記憶體單元的S/D接面750、752上形成額外SALICIDE 758，以降低閘極和S/D接面以及後續被形成於其上的接點之間的電阻。矽化物製程可以是本領域中常用的任何製程，包括例如預清潔蝕刻，金屬沉積，退火和濕式剝離。
參考圖6B和圖7K，在記憶體區域704和邏輯區域712兩者上沉積層間介電（ILD）層760（步驟624），並且使用CMP製程將其平坦化以形成平坦化表面762，犧牲閘極746的頂表面透過如此而被暴露，並且犧牲閘極被去除，如圖7L所示（步驟626）。通常，ILD層760可包括任何合適的介電材料，例如二氧化矽（SiO2 ），並且可使用合適的已知沉積技術（包括CVD）進行沉積或形成。多晶矽犧牲閘極746可使用已知多晶矽蝕刻化學劑（諸如CHF3 或C2 H2 或HBr/O2 ）來去除。要注意到的是因為記憶體閘極728和選擇閘極740被形成在凹陷702中，所以不論是SALICIDE 758還是記憶體閘極或選擇閘極在CMP製程中不會受到損壞。
接下來，參考圖6B和圖7M，通過在記憶體區域704和邏輯區域712兩者上方沉積金屬層764而以金屬填充由於去除犧牲閘極746在ILD層760中導致的開口（步驟628）。通常，金屬層764可包括任何合適金屬，諸如鋁，銅，鈦，鎢及其合金，並且可使用合適的已知沉積技術進行沉積或形成，包括CVD和物理氣相沉積（PVD），諸如濺射。
最後，參考圖6B和7N，基板再次在CMP製程中被平坦化以將金屬層764中不在ILD層760中的開口中的部分去除，以形成具有平坦化表面768的金屬閘極766（步驟630）。
應該要認識到的是［ 實施方式］ 部分、而不是［ 發明內容］ 和發明摘要部分、意旨在用於解釋申請專利範圍。［發明內容］ 和發明摘要部分可提及發明人所設想的本發明的一個或多個但不是全部的示例性實施例，並且因此不意旨在以任何方式限制本發明和後附申請專利範圍。
因此，已經主張具有藉由包括SiN/SiON介電層的多層介電結構所分開的記憶體閘極和選擇閘極的分離閘極非揮發性記憶體單元及其製造方法。已經在上文借助用於例示具體功能及其關係的實現的功能構建方塊來敘述本發明實施例。為方便敘述，在本文中所任意定義此些功能構建方塊的邊界。只要適當地執行具體功能及其關係就可以定義替代邊界。
具體實施例的前述敘述將充分記載本發明的一般性質，使得其他人可通過應用本領域技術範圍內的知識而容易地修改及/或調適各種應用（例如具體實施例），而無需過度實驗並且不偏離本發明一般概念。因此，基於在本文中所給出的教示和指導，如此調適和修改意旨在處於所記載實施例的等效內容的含義和範圍內。應該要理解到的是在本文中的措辭或術語是為敘述目而非限制目的，使得本說明書的術語或措辭將由本領域技術人員根據教示和指導進行解釋。
本發明廣度和範圍不應該受到上述任何示例性實施例的限制，而應該僅根據後附申請專利範圍及其等效內容物來定義。
100‧‧‧記憶體單元102‧‧‧基板104‧‧‧（源極/汲極）接面106‧‧‧（源極/汲極）接面108‧‧‧選擇閘極110‧‧‧記憶體閘極112‧‧‧介電層114‧‧‧電荷儲存層/電荷俘獲介電質114a‧‧‧二氧化矽層/介電層114b‧‧‧電荷俘獲矽氮化物層/多晶矽層114c‧‧‧二氧化矽層/介電層116‧‧‧垂直介電質118‧‧‧自對準矽化物/SALICIDE120‧‧‧側壁間隔件120a‧‧‧（側壁）間隔件200‧‧‧電路圖300‧‧‧半導體裝置302‧‧‧記憶體電路304‧‧‧邏輯電路306‧‧‧記憶體區域308‧‧‧邏輯區域310‧‧‧高電壓電晶體312‧‧‧低電壓電晶體314‧‧‧閘極介電質316‧‧‧閘極介電質402‧‧‧半導體裝置404‧‧‧記憶體陣列406‧‧‧高電壓邏輯408‧‧‧低電壓邏輯500‧‧‧半導體裝置502‧‧‧（金屬閘極）邏輯電晶體504‧‧‧邏輯區域506‧‧‧基板508‧‧‧記憶體單元510‧‧‧凹陷512‧‧‧記憶體區域514‧‧‧第一表面516‧‧‧閘極結構518‧‧‧金屬閘極520‧‧‧側壁間隔件522‧‧‧高k閘極介電質524‧‧‧摻雜通道526‧‧‧源極和汲極（S/D）接面528‧‧‧平坦化表面530‧‧‧選擇閘極532‧‧‧記憶體閘極534‧‧‧通道536‧‧‧源極接面538‧‧‧汲極接面540‧‧‧第二表面542‧‧‧自對準矽化物/SALICIDE544‧‧‧（第一）側壁間隔件544a‧‧‧（第二）側壁間隔件546‧‧‧閘極介電質548‧‧‧電荷俘獲介電質548a‧‧‧（二氧化矽）隧道層548b‧‧‧（氮化物）電荷俘獲層/多晶矽電荷儲存層548c‧‧‧（二氧化矽）阻擋層550‧‧‧閘極間介電結構552‧‧‧第二凹陷700‧‧‧半導體裝置702‧‧‧凹陷704‧‧‧記憶體區域706‧‧‧基板708‧‧‧遮罩層710‧‧‧第一表面712‧‧‧邏輯區域714‧‧‧摻雜通道718‧‧‧連續摻雜通道720‧‧‧第二表面722‧‧‧遮罩層726‧‧‧電荷俘獲介電質728‧‧‧記憶體閘極730‧‧‧隧道層732‧‧‧電荷俘獲層/電荷俘獲儲存層734‧‧‧阻擋層736‧‧‧閘極間介電質738‧‧‧閘極介電質740‧‧‧選擇閘極742‧‧‧（第三）遮罩層744‧‧‧（高k）閘極介電質746‧‧‧（多晶矽）犧牲閘極748‧‧‧（第二）側壁間隔件748a‧‧‧間隔件部分750‧‧‧源極接面752‧‧‧汲極接面754‧‧‧S/D接面758‧‧‧自對準矽化物/SALICIDE760‧‧‧層間介電（ILD）層762‧‧‧平坦化表面764‧‧‧金屬層766‧‧‧金屬閘極768‧‧‧平坦化表面
現在將僅通過實例方式參照所附示意圖來敘述本發明的實施例，其中對應的元件符號表示對應的部件。此外，被併入本文中並構成說明書一部分的附圖例示本發明的實施例，並且與發明說明一起進一步作為解釋本發明的原理並且使本領域技術人員能夠製造和使用本發明。 圖1描繪根據各種實施例的記憶體單元的橫截面圖。 圖2是根據各種實施例的記憶體陣列中的記憶體單元的電路圖。 圖3描繪根據各種實施例的半導體裝置的橫截面圖。 圖4是根據各種實施例的記憶體裝置的功能方塊圖。 圖5A到5E描繪根據本發明各種實施例的半導體裝置的區域的橫截面圖，其中包括在基板中的凹陷中所形成的HKMG邏輯電晶體和記憶體單元。 圖6A到6B是描繪用以製造根據各種實施例的半導體裝置的方法的流程圖。 圖7A到7N根據圖6A到6B的製造方法描繪半導體裝置在其製造過程中的各個時點處的橫截面圖。 從結合附圖後，本發明實施例的特徵和優點將從下文所給出的詳細說明中變得更加明顯。在附圖中，相同的元件符號通常表示相同的、功能上相似及/或結構上相似的元件。
500‧‧‧半導體裝置
502‧‧‧(金屬閘極)邏輯電晶體
504‧‧‧邏輯區域
506‧‧‧基板
508‧‧‧記憶體單元
510‧‧‧凹陷
512‧‧‧記憶體區域
514‧‧‧第一表面
516‧‧‧閘極結構
518‧‧‧金屬閘極
520‧‧‧側壁間隔件
522‧‧‧高k閘極介電質
524‧‧‧摻雜通道
526‧‧‧源極和汲極(S/D)接面
528‧‧‧平坦化表面
530‧‧‧選擇閘極
532‧‧‧記憶體閘極
534‧‧‧通道
536‧‧‧源極接面
538‧‧‧汲極接面
540‧‧‧第二表面
542‧‧‧自對準矽化物/SALICIDE
544‧‧‧(第一)側壁間隔件
544a‧‧‧(第二)側壁間隔件
546‧‧‧閘極介電質
548‧‧‧電荷俘獲介電質
548a‧‧‧(二氧化矽)隧道層
548b‧‧‧(氮化物)電荷俘獲層/多晶矽電荷儲存層
548c‧‧‧(二氧化矽)阻擋層
550‧‧‧閘極間介電結構

Claims (21)

  1. 一種半導體裝置，其包括：邏輯電晶體，其被形成在基板的第一區域中，所述邏輯電晶體包括金屬閘極，所述金屬閘極包括在所述基板於所述第一區域中的第一表面之上且大致上平行於所述第一表面的平坦化表面；以及非揮發性記憶體(NVM)單元，包括形成在所述基板的第二區域中的選擇閘極和設置在電荷儲存介電質層上方的記憶體閘極，其中所述基板的所述第二區域相對於在所述第一區域中的所述基板的所述第一表面陷落，以及所述選擇閘極和所述記憶體閘極的頂表面大約處於所述金屬閘極的所述平坦化表面的標高處或下方，其中所述選擇閘極或所述記憶體閘極的所述頂表面中的至少一者包括矽化物。
  2. 根據請求項1所述的半導體裝置，其中所述選擇閘極和所述記憶體閘極的所述頂表面兩者皆包括自對準矽化物(SALICIDE)。
  3. 根據請求項1所述的半導體裝置，其進一步包括閘極間介電質結構，其在所述記憶體閘極和所述選擇閘極的側壁之間且平行於所述側壁，所述閘極間介電質結構包括兩層或更多層矽氮化物、矽氧化物或矽氮氧化物。
  4. 根據請求項3所述的半導體裝置，其中所述閘極間介電質結構包括至少一L形層的矽氮化物、矽氧化物或矽氮氧化物，其包含在所述記憶體閘極和所述選擇閘極的側壁之間且平行於所述側壁之第一部分以及在所述選擇閘極和所述基板在所述第二區域中的第二表面之間之第二部分，所述第二部分形成用於所述選擇閘極的閘極介電質。
  5. 根據請求項1所述的半導體裝置，其中所述邏輯電晶體包括高k閘極介電質。
  6. 根據請求項1所述的半導體裝置，其中所述非揮發性記憶體單元包含雙電晶體(2T)架構。
  7. 根據請求項1所述的半導體裝置，其中所述非揮發性記憶體單元包含分離閘極架構。
  8. 根據請求項1所述的半導體裝置，其中所述記憶體閘極包括電荷俘獲介電層。
  9. 根據請求項1所述的半導體裝置，其中所述記憶體閘極包括浮置閘極，其包含多晶矽電荷儲存層。
  10. 一種半導體裝置，其包括：邏輯電晶體，其被形成在基板的第一區域中，所述邏輯電晶體包括金屬閘極，所述金屬閘極包括在所述基板於所述第一區域中的第一表面之上且大致上平行於所述第一表面的平坦化表面；以及非揮發性記憶體(NVM)單元，其包括被形成在所述基板的第二區域中的選擇閘極和設置在電荷儲存介電質層上方的記憶體閘極，其中所述第二區域相對於所述基板在所述第一區域中的所述第一表面陷落，其中所述選擇閘極的頂表面延伸在所述記憶體閘極的頂表面上方，並且所述選擇閘極和所述記憶體閘極的頂表面大約處於所述金屬閘極的所述平坦化表面的標高處或下方。
  11. 根據請求項10所述的半導體裝置，其中所述選擇閘極及所述記憶體閘極的所述頂表面中的至少一者包含矽化物。
  12. 根據請求項10所述的半導體裝置，其中所述選擇閘極和所述記憶體閘極的所述頂表面兩者皆包括自對準矽化物(SALICIDE)。
  13. 根據請求項12所述的半導體裝置，其進一步包括：閘極間介電質結構，其在所述記憶體閘極和所述選擇閘極的側壁之間且平行於所述側壁； 以及側壁間隔物，其在所述記憶體閘極的所述側壁和所述選擇閘極的所述頂表面之間延伸，以提供形成在所述選擇閘極的所述頂表面上且在所述記憶體閘極的所述頂表面上的所述自對準矽化物之間的隔離。
  14. 根據請求項10所述的半導體裝置，其中所述非揮發性記憶體單元包含雙電晶體(2T)架構。
  15. 根據請求項10所述的半導體裝置，其中所述非揮發性記憶體單元包含分離閘極架構。
  16. 根據請求項10所述的半導體裝置，其中所述記憶體閘極包括電荷俘獲介電層。
  17. 根據請求項10所述的半導體裝置，其中所述記憶體閘極包括浮置閘極，其包含多晶矽電荷儲存層。
  18. 一種半導體裝置，其包括：邏輯電晶體，其被形成在基板的第一區域中，所述邏輯電晶體包括金屬閘極，所述金屬閘極包括在所述基板於所述第一區域中的第一表面之上且大致上平行於所述第一表面的平坦化表面；以及非揮發性記憶體(NVM)單元，其被形成在所述基板的第二區域中，所述非揮發性記憶體單元包括設置在電荷儲存介電質層上方的記憶體閘極和選擇閘極，被形成在凹陷中的所述選擇閘極相對於所述基板在所述第一區域中的所述第一表面陷落，其中所述記憶體閘極的頂表面的標高在所述選擇閘極的頂表面的標高上方延伸，並且其中該記憶體閘極的所述頂表面大約處於所述金屬閘極的所述平坦化表面的標高處或下方。
  19. 根據請求項18所述的半導體裝置，其中所述記憶體閘極形成在所述基板的與所述第一表面共平面的表面上。
  20. 根據請求項18所述的半導體裝置，其進一步包括閘極間介電質結構，其在所述記憶體閘極和所述選擇閘極的側壁之間且平行於所述側壁，所述閘極間介電質結構包括兩層或更多層矽氮化物、矽氧化物或矽氮氧化物。
  21. 根據請求項20所述的半導體裝置，其中所述所述閘極間介電質結構包括至少一L形層的矽氮化物、矽氧化物或矽氮氧化物，其包含在所述記憶體閘極和所述選擇閘極的側壁之間且平行於所述側壁之第一部分以及在所述選擇閘極和所述基板在所述第二區域中的第二表面之間之第二部分，所述第二部分形成用於所述選擇閘極的閘極介電質。
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