KR101093967B1 - 낸드 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 낸드 플래시 메모리 소자는반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 선택 트랜지스터 및 메모리 셀용 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 형성된 유전체막과, 상기 메모리 셀용 제1 도전막 패턴 상의 상기 유전체막 상에 형성된 제2 도전막 패턴, 및 상기 선택 트랜지스터용 제1 도전막 패턴과 연결되며 상기 제2 도전막 패턴보다 저항이 낮은 물질로 형성된 셀렉트 라인을 포함한다.

Description

낸드 플래시 메모리 소자 및 그 제조방법{Nand flash memory device and manufacturing method of the same}
본 발명은 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것으로, 특히 셀렉트 라인의 저항을 개선함과 동시에 낸드 플래시 메모리 소자의 제조 공정을 단순화할 수 있는 낸드 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
낸드 플래시 메모리 소자는 다수의 스트링으로 구성된 셀 어레이 영역을 포함한다. 이하, 도 1을 참조하여, 각각의 스트링에 대해 보다 구체적으로 설명한다. 도 1은 낸드 플래시 메모리 소자의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 메모리 셀 어레이는 공통 소스 라인(CSL)과, 비트 라인(BL)에 연결된 드레인 콘택(DCT) 사이에 연결된 다수의 스트링(ST)을 포함한다. 하나의 스트링(ST)은 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀(MC)을 포함한다. 이러한 다수의 스트링(ST)은 공통 소스 라인(CSL) 또는 드레인 콘택(DCT)을 사이에 두고 대칭되게 배열된다.
드레인 선택 트랜지스터(DST)는 스트링(ST)과 비트 라인(BL)을 접속시키고, 소스 선택 트랜지스터(SST)는 스트링(ST)과 공통 소스 라인(CSL)을 접속시킨다. 상술한 드레인 선택 트랜지스터(DST)들은 드레인 셀렉트 라인(DSL)에 연결되고, 소스 선택 트랜지스터(SST)들은 소스 셀렉트 라인(SSL)에 연결된다. 또한, 메모리 셀(MC)들은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 나란하게 배열된 다수의 워드 라인(WL)에 연결된다.
일반적으로 낸드 플래시 메모리 소자에서 스트링(ST)의 게이트들, 즉 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)의 게이트들과 메모리 셀(MC)의 게이트들은 동일한 막을 적층한 후 패터닝함으로써 동시에 형성된다. 이하, 도 2를 참조하여 스트링의 게이트들을 형성하는 공정에 대해 보다 구체적으로 설명한다. 도 2는 스트링의 일부를 나타내는 단면도이다.
도 2를 참조하면, 다수의 워드 라인(WL)에 연결된 메모리 셀의 게이트와, 소스 셀렉트 라인(SSL)에 연결된 소스 선택 트랜지스터의 게이트는 반도체 기판(11) 상에 형성된 게이트 절연막(13) 상에 제1 도전막(15), 유전체막(17), 제2 도전막(19)을 순차적으로 적층하여 이들을 패터닝함으로써 형성된다. 도면에 도시하진 않았으나, 드레인 셀렉트 라인에 연결된 드레인 선택 트랜지스터의 게이트는 소스 선택 트랜지스터의 게이트와 동일한 공정을 이용하여 형성된다.
메모리 셀의 게이트에서 제1 도전막(15)은 전자가 주입되거나 방출되는 플로팅 게이트로서 이용되고, 제2 도전막(19)은 컨트롤 게이트로서 이용된다. 이에 따라, 메모리 셀에서 제1 도전막(15)과 제2 도전막(19)은 유전체막(17)을 사이에 두고 전기적으로 절연되도록 형성된다. 반면, 소스 선택 트랜지스터의 게이트 및 드레인 선택 트랜지스터의 게이트의 경우 플로팅 게이트가 필요하지 않으므로 제1 도전막(15) 및 제2 도전막(19)이 전기적으로 연결되어야 한다. 이를 위해, 제2 도전막(19)을 적층하기 전, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인이 형성될 영역의 유전체막(17)을 식각하여 유전체막(17)에 제1 도전막(15)을 노출시키는 콘택홀(H)을 형성한다. 이 후, 제2 도전막(19)을 적층하면, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인이 형성될 영역에서 콘택홀(H)을 통해 제2 도전막(19)이 제1 도전막(15)에 전기적으로 연결된다.
상술한 바와 같이 유전체막(19)에 콘택홀(H)을 형성하기 위해서는 콘택홀(H)을 형성하기 위한 마스크 공정이 추가로 실시되어야 한다. 하나의 마스크 공정은 증착공정, 세정 공정, 식각 공정 등을 포함한 6단계의 공정으로 구성된다. 이에 따라 마스크 공정이 추가되는 경우 제조 공정이 복잡해지는 단점이 있다.
한편, 스트링의 게이트들을 형성한 이 후, 게이트들 사이의 반도체 기판(11)에 불순물 이온을 주입하여 접합 영역(11a)을 형성한다. 이 후, 게이트들 측벽에 스페이서(21)를 형성하고, 게이트들 사이의 공간을 제1 층간 절연막(23)으로 매립한다. 이어서 인접한 소스 셀렉트 라인들(SSL) 사이의 접합 영역(11a)에 연결된 공통 소스 라인(CSL)을 형성한다. 또한, 도시하진 않았으나 드레인 콘택의 일부인 드레인 콘택 플러그가 드레인 셀렉트 라인들 사이의 접합 영역에 연결되도록 형성된다. 이러한 공통 소스 라인(CSL) 및 드레인 콘택 플러그는 소스 셀렉트 라인들(SSL) 사이의 접합 영역(11a)과 드레인 셀렉트 라인들 사이의 접합 영역이 노출되도록 제1 층간 절연막(23)을 식각한 후, 제1 층간 절연막(23)이 제거된 부분을 도전 물질로 채워서 형성할 수 있다.
상술한 바와 같이 공통 소스 라인(CSL) 및 드레인 콘택 플러그 형성 후, 다수의 보조 배선(29a)을 형성한다. 이러한, 보조 배선(29a)은 공통 소스 라인(CSL) 및 드레인 콘택 플러그를 포함한 제1 층간 절연막(23) 상에 제2 층간 절연막(27)을 형성한 후, 제2 층간 절연막(27)의 일부를 식각하고, 제2 층간 절연막(27)이 제거된 부분을 금속 물질로 채워서 형성할 수 있다.
한편, 도면에 도시하진 않았으나, 다수의 보조 배선(29a)은 셀 어레이 영역의 스트랩핑(strapping) 영역에 마련된 콘택 구조를 통해 서로 연결된다. 이러한 다수의 보조 배선(29a)은 공통 소스 라인(CSL)에 연결되어 공통 소스 라인(CSL)의 저항을 개선함으로써 소스 라인 바운싱 현상을 개선할 수 있다. 그러나, 소자의 고집적화 및 소형화로 인하여 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인의 로딩(loading)이 증가하는 문제가 있다. 이러한 셀렉트 라인들의 로딩 증가로 인하여, 선택된 워드 라인에 프로그램 전압이 인가되는데 걸리는 시간이 지연되어 낸드 플래시 메모리 소자의 프로그램 시간이 증가될 수 있으며, 신호의 안정성이 확보되지 않아 노이즈가 발생할 수 있다.
한편, 셀렉트 라인의 저항을 개선하기 위해 제2 도전막(19)으로서 코발트 실리사이드(CoSi2)와 같은 금속 실리사이드를 도입하는 방안이 제안된 바 있다. 금속 실리사이드는 일반적으로 제2 도전막(19)으로 이용되는 폴리 실리콘막을 패터닝한 후, 패터닝된 폴리 실리콘막 상에 금속막을 적층하고 어닐링 공정을 실시하는 실리사이드화 공정을 이용하여 형성한다. 이 때, 패터닝된 폴리 실리콘막의 폭은 워드 라인(WL)에서보다 소스 및 드레인 셀렉트 라인에서 더 넓다. 이에 따라, 어닐링 공정 시 금속막으로부터 패터닝된 폴리 실리콘막으로 확산되는 금속의 양은 워드 라인(WL)에서보다 소스 및 드레인 셀렉트 라인에서 더 적다. 그 결과, 워드 라인(WL)에서의 금속 실리사이드막의 두께가 소스 및 드레인 셀렉트 라인에서의 금속 실리사이드막의 두께보다 두껍게 형성된다. 여기서, 금속은 유전체막(17)까지 확산되지 않아야 한다. 이를 위해 금속 실리사이드막의 타겟 두께는 상대적으로 두꺼운 두께로 형성되는 워드 라인(WL)에서의 금속 실리사이드막의 두께를 기준으로 한다. 이에 따라, 소스 및 드레인 셀렉트 라인에서 금속 실리사이드막이 저항을 개선할 만큼 충분한 두께로 형성되지 않을 수 있으므로 소스 및 드레인 셀렉트 라인의 저항을 개선하는데 어려움이 있다.
본 발명은 셀렉트 라인의 저항을 개선함과 동시에 낸드 플래시 메모리 소자의 제조 공정을 단순화할 수 있는 낸드 플래시 메모리 소자 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 낸드 플래시 메모리 소자는 반도체 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 선택 트랜지스터 및 메모리 셀용 제1 도전막 패턴과, 상기 제1 도전막 패턴 상에 형성된 유전체막과, 상기 메모리 셀용 제1 도전막 패턴 상의 상기 유전체막 상에 형성된 제2 도전막 패턴, 및 상기 선택 트랜지스터용 제1 도전막 패턴과 연결되며 상기 제2 도전막 패턴보다 저항이 낮은 물질로 형성된 셀렉트 라인을 포함한다.
본 발명의 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은 반도체 기판 상에 제1 도전막, 유전체막, 및 제2 도전막을 적층하는 단계와, 상기 제2 도전막, 유전체막 및 상기 제1 도전막을 식각하여 선택 트랜지스터 및 메모리 셀용 제1 도전막 패턴과, 제2 도전막 패턴을 형성하는 단계와, 상기 선택 트랜지스터용 제1 도전막 패턴 상부의 상기 제2 도전막 패턴을 식각하여 상기 유전체막을 노출시키는 단계와, 상기 제2 도전막 패턴이 식각된 부분이 채워지도록 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계와, 상기 선택 트랜지스터용 제1 도전막 패턴이 노출되도록 상기 제1 층간 절연막 및 상기 유전체막을 식각하는 단계, 및 상기 제1 층간 절연막 및 상기 유전체막이 식각된 부분을 상기 제2 도전막 패턴보다 저항이 낮은 물질로 채워서 상기 제1 도전막 패턴에 연결된 셀렉트 라인을 형성하는 단계를 포함한다.
상기 제2 도전막 패턴을 식각하여 상기 유전체막을 노출시키는 단계에서 상기 유전체막은 상기 선택 트랜지스터용 제1 도전막 패턴과 동일한 폭 또는 상기 선택 트랜지스터용 제1 도전막 패턴보다 좁은 폭으로 노출된다.
상기 제2 도전막 패턴을 식각하기 전, 상기 제2 도전막 패턴, 상기 유전체막 및 상기 제1 도전막 패턴의 측벽을 따라 스페이서를 형성하는 단계를 더 포함한다. 상기 스페이서 및 상기 유전체막은 상기 제2 도전막 패턴을 식각하는 단계에서 식각 정지막으로 이용된다.
상기 제1 층간 절연막을 형성하는 단계는 상기 제2 도전막 패턴이 식각된 부분을 채워지도록 제1 절연막을 형성하는 단계와, 상기 제2 도전막 패턴이 노출되도록 상기 제1 절연막을 평탄화하는 단계, 및 상기 제2 도전막 패턴을 포함한 상기 제1 절연막 상에 제2 절연막을 형성하는 단계로 이루어질 수 있다. 상기 제2 절연막을 형성하는 단계 이전, 실리사이드화 공정을 이용하여 상기 제2 도전막 패턴의 상부를 금속 실리사이드막으로 변화시키는 단계를 더 포함한다. 상기 제2 도전막은 폴리 실리콘막으로 형성한다.
상기 셀렉트 라인을 형성하는 단계 이 후, 상기 셀렉트 라인을 포함한 상기 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계와, 상기 셀렉트 라인이 노출되도록 상기 제2 층간 절연막을 식각하는 단계와, 상기 제2 층간 절연막이 식각된 부분을 상기 제2 도전막 패턴보다 저항이 낮은 물질로 채워서 상기 셀렉트 라인에 연결된 보조 배선을 형성하는 단계를 더 포함한다.
상기 보조 배선 및 상기 셀렉트 라인은 금속막으로 형성한다. 예를 들면, 상기 보조 배선 및 상기 셀렉트 라인은 텅스텐, 코발트, 니켈, 또는 금속 실리사이드막으로 형성할 수 있다.
상기 제1 및 제2 도전막 패턴을 형성하는 단계 이 후, 상기 반도체 기판에 불순물 이온을 주입하여 상기 선택 트랜지스터의 접합 영역을 형성하는 단계를 더 포함한다. 상기 제1 층간 절연막 및 상기 유전체막을 식각하는 단계에서 상기 접합 영역이 노출되고, 상기 셀렉트 라인을 형성하는 단계에서 상기 접합 영역에 연결된 공통 소스 라인이 상기 셀렉트 라인과 동시에 형성된다.
본 발명은 소스 셀렉트 라인 및 드레인 셀렉트 라인을 포함하는 셀렉트 라인을 메모리 셀의 워드 라인으로 이용되는 도전막 패턴보다 저항이 낮은 물질로 형성하여 셀렉트 라인의 저항을 개선할 수 있다.
또한 본 발명에서는 주변 영역에 게이트 콘택 구조를 형성하기 위한 공정을 이용하여 셀렉트 라인과 선택 트랜지스터용 제1 도전막을 전기적으로 연결시키는 콘택 구조를 형성한다. 따라서, 본 발명은 셀렉트 라인과 선택 트랜지스터용 제1 도전막을 전기적으로 연결시키기 위해 유전체막에 콘택홀을 형성하는 마스크 공정을 별도로 실시하지 않아도 되므로 소자의 제조 공정을 단순화할 수 있고 소자의 제조 비용을 절감할 수 있다.
그리고 본 발명에서는 게이트 패턴을 패터닝 한 후 유전체막을 식각한다. 따라서, 본 발명에서는 유전체막에 형성된 콘택홀의 정렬 오차로 인하여 게이트 패턴을 패터닝 하는 과정에서 유전체막에 형성된 콘택홀을 통해 반도체 기판까지 노출되어 손상되는 문제가 원천적으로 방지될 수 있다. 그 결과, 본 발명에서는 유전체막에 형성된 콘택홀의 정렬 마진를 고려하여 셀렉트 라인의 폭을 좁히는데 제한을 두지 않아도 되므로 셀렉트 라인의 폭을 충분히 좁힐 수 있다.
도 1은 낸드 플래시 메모리 소자의 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 낸드 플래시 메모리 소자의 스트링 일부를 나타내는 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 평면도이다.
도 4는 도 3에 도시된 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자를 선 "I-I"를 따라 절취하여 나타낸 단면도이다.
도 5a 내지 도 5h는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
도 6은 낸드 플래시 메모리 소자의 주변 영역 일부를 나타낸 단면도이다.
도 7은 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 3 및 도 4는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자를 설명하기 위한 도면들이다. 특히, 도 3은 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 평면도이며, 도 4는 도 3에 도시된 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자를 선 "I-I"를 따라 절취하여 나타낸 단면도이다. 또한, 도 3 및 도 4는 낸드 플래시 메모리 소자의 셀 어레이 영역을 도시한 것이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 셀 어레이 영역에는 다수의 드레인 셀렉트 라인(DSL) 및 다수의 소스 셀렉트 라인(SSL)을 포함하는 셀렉트 라인과, 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에 형성된 다수의 워드 라인(WL)을 포함한다. 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL)과, 이들 사이에 형성된 다수의 워드 라인(WL)을 포함하는 배열은 공통 소스 라인(CSL) 또는 드레인 콘택(DCT)을 기준으로 대칭되게 반복된다. 그 결과 공통 소스 라인(CSL)을 사이에 두고 두 개의 소스 셀렉트 라인(SSL)이 서로 마주하여 형성되며, 드레인 콘택(DCT)을 사이에 두고 두 개의 드레인 셀렉트 라인(DSL)이 서로 마주하여 형성된다. 그리고, 드레인 셀렉트 라인(DSL), 소스 셀렉트 라인(SSL), 및 워드 라인(WL)에 연결된 게이트들은 반도체 기판(101)에 형성된 접합 영역(101a)을 통해 활성 영역(A) 내에서 직렬로 연결된다.
상술한, 소스 셀렉트 라인(SSL), 워드 라인(WL), 드레인 셀렉트 라인(DSL), 및 공통 소스 라인(CSL)은 서로 나란하게 형성되며, 반도체 기판(101)의 활성 영역(A) 및 소자 분리 구조(B)에 교차한다. 반도체 기판(101)의 활성 영역(A)은 반도체 기판(101)을 소정 깊이로 식각한 후 반도체 기판(101)의 식각된 부분을 절연물질로 채워서 형성한 소자 분리 구조(B)에 의해 분리된 것이다.
반도체 기판(101)의 활성 영역(A) 상에는 게이트 절연막(103) 및 제1 도전막 패턴(105)이 형성된다. 제1 도전막 패턴(105)은 선택 트랜지스터 및 메모리 셀의 게이트로 이용된다. 보다 구체적으로 워드 라인(WL)의 하부의 메모리 셀용 제1 도전막 패턴(105)은 전하를 저장하기 위한 플로팅 게이트로 이용되고, 소스 및 드레인 셀렉트 라인(DSL, SSL) 하부의 선택 트랜지스터용 제1 도전막 패턴(105)은 선택 트랜지스터의 게이트로 이용된다. 이러한 제1 도전막 패턴(105)은 폴리 실리콘으로 형성된다. 한편, 다수의 워드 라인(WL) 중 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL)에 인접한 에지 워드 라인은 디스터브(Disturb)를 방지하기 위한 패스 워드 라인으로 이용될 수 있다. 이와 같은 패스 워드 라인 하부의 제1 도전막 패턴(105)은 전하 저장막으로 이용되지 않고 더미 패턴이 된다.
제1 도전막 패턴(105) 상에는 유전체막(107)이 형성된다. 유전체막(107)은 제1 도전막 패턴(105)의 상부 뿐 아니라, 워드 라인(WL)이 형성된 방향을 따라 소자 분리 구조(B)의 상에도 형성된다.
유전체막(107) 상에는 활성 영역(A)과 교차하는 제2 도전막 패턴(109)이 형성된다. 제2 도전막 패턴(109)은 폴리 실리콘막(109a)과, 금속 실리사이드막(109b)의 적층 구조로 형성될 수 있다. 금속 실리사이드막(109b)은 폴리 실리콘막(109a)보다 저항이 낮은 코발트 실리사이드막(CoSi2), 니켈 실리사이드막(NiSi)일 수 있으며, 실리사이드화 공정을 통해 형성될 수 있다.
상술한 제2 도전막 패턴(109)의 일부는 워드 라인(WL)이 되고, 나머지 일부는 더미 패턴이 된다. 더미 패턴으로서의 제2 도전막 패턴(109)은 리세스 영역(T1a)의 측벽에 잔여한다. 리세스 영역(T1a)은 제1 도전막 패턴(105) 상부의 유전체막(107) 일부를 노출시키며 워드 라인(WL)과 나란하게 라인 형태로 형성되거나, 워드 라인(WL)을 따라 나란하게 배열된 다수의 홀 형태로 형성될 수 있다. 이러한 리세스 영역(T1a) 내부는 제1 층간 절연막(113)으로 채워진다. 제1 층간 절연막(113)은 제1 및 제2 절연막(113a, 113b)을 포함할 수 있다. 제1 절연막(113a)은 실리사이드화 공정 진행시 폴리 실리콘막이 노출되도록 평탄화 공정을 실시한 후 리세스 영역(T1a)의 내부와, 접합 영역(101a) 상부에 잔여하는 것이다. 제2 절연막(113b)은 워드 라인(WL)과 보조 배선등의 상부 배선을 절연하기 위해 제2 도전막 패턴(109)과 평탄화된 제1 절연막(113a) 상부에 형성된 것이다.
제1 도전막 패턴(105) 중 선택 트랜지스터용 제1 도전막 패턴(105)은 제1 층간 절연막(113), 및 리세스 영역(T1a) 저면의 유전체막(107)을 관통하여 형성된 제1 트렌치(T1)에 의해 노출된다. 이러한 제1 트렌치(T1)의 내부에 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)이 형성된다. 이로써, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)을 포함한 셀렉트 라인은 선택 트랜지스터용 제1 도전막 패턴(105)과 전기적으로 연결된다. 이에 따라, 선택 트랜지스터용 제1 도전막 패턴(105)에는 데이터가 저장되지 않으며 선택 트랜지스터의 게이트 전극으로 이용된다.
소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)은 공통 소스 라인(CSL) 및 드레인 콘택(DCT)의 드레인 콘택 플러그(117)와 동일한 물질로 형성된다. 여기서, 공통 소스 라인(CSL)은 제1 층간 절연막(113)을 관통하여 소스 셀렉트 라인들(SSL) 사이의 접합 영역(101a) 및 소자 분리 구조(B)를 노출시키며, 활성 영역(A)과 교차되게 형성된 제2 트렌치(T2) 내부에 형성된다. 이로써 공통 소스 라인(CSL)은 소스 셀렉트 라인들(SSL) 사이의 소스 선택 트랜지스터의 접합 영역(101a)에 접속되며 활성 영역(A)과 교차되게 형성된다. 그리고, 드레인 콘택 플러그(117)는 제1 층간 절연막(113)을 관통하여 드레인 셀렉트 라인들(DSL) 사이의 활성 영역(A)에 형성된 접합 영역(101a)을 1:1로 노출시키는 드레인 콘택홀(H1) 내부에 형성된다. 이로써, 드레인 콘택 플러그(117)는 드레인 셀렉트 라인들(DSL) 사이에서 드레인 선택 트랜지스터의 접합 영역(101a)에 1:1로 접속된다.
상술한 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 공통 소스 라인(CSL) 및 드레인 콘택 플러그(117)는 제2 도전막 패턴(109) 보다 저항이 낮은 금속막으로 형성되며, 예를 들어 텅스텐(W), 코발트(Co), 니켈(Ni)을 이용하여 형성될 수 있으며, 제2 도전막 패턴(109)보다 저항이 낮은 금속 실리사이드막으로 형성될 수 있다. 이와 같이 본 발명에서는 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)이 저항이 낮은 금속으로 형성되므로 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)의 저항을 개선할 수 있다.
소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)은 제1 보조 배선(121a)에 연결되어, 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)의 저항을 더욱 개선할 수 있다. 이는 제1 보조 배선(121a)이 공통 소스 라인(CSL)의 저항을 개선하기 위한 제2 보조 배선(121b) 및 드레인 콘택(DCT)의 드레인 콘택 패드(121c)와 동일하게 제2 도전막 패턴(109)보다 저항이 낮은 텅스텐(W), 코발트(Co), 니켈(Ni)과 같은 금속이나, 제2 도전막 패턴(109)보다 저항이 낮은 금속 실리사이드막으로 형성되기 때문이다.
제1 보조 배선(121a)은 제2 층간 절연막(119)을 관통하여 소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)을 노출시키며 소스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)에 나란하게 형성된 제3 트렌치(T3)의 내부에 형성된다. 제3 트렌치(T3)는 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)의 폭보다 넓게 형성될 수 있다.
제2 보조 배선(121b)은 제2 층간 절연막(119)을 관통하여 공통 소스 라인(CSL)을 노출시키며 공통 소스 라인(CSL)과 나란하게 형성된 제4 트렌치(T4)의 내부와, 제2 층간 절연막(119)을 관통하여 제1 층간 절연막(113)을 노출시키며 워드 라인(WL)과 나란하게 형성된 제5 트렌치(T5) 내부에 형성된다. 제5 트렌치(T5)의 폭은 워드 라인(WL)의 폭보다 넓게 형성될 수 있다.
드레인 콘택 패드(121c)는 제2 층간 절연막(119)을 관통하여 드레인 콘택 플러그(117)를 1:1로 노출시키는 드레인 패드홀(H2) 내부에 형성된다. 드레인 패드홀(H2)의 폭은 드레인 콘택홀(H1)의 폭보다 큰 크기로 형성될 수 있다. 이로써, 드레인 콘택 패드(121c)는 드레인 콘택 플러그(117)를 경유하여 드레인 셀렉트 라인들(DSL) 사이의 접합 영역(101a)에 1:1로 접속된다.
도면에 도시하진 않았으나, 상기에서 제3 내지 제5 트렌치(T3, T4, T5)는 반도체 기판(101)에 포함된 스트랩핑 영역을 사이에 두고 분리되도록 형성될 수 있다. 이 경우, 제3 내지 제5 트렌치(T3, T4, T5) 내에 형성된 보조 배선들은 필요에 따라 스트랩핑 영역에 마련된 별도의 콘택 구조를 이용하여 전기적으로 연결시킬 수 있다.
상술한 바와 같이 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자는 소스 및 드레인 셀렉트 라인을 워드 라인용 제2 도전막 패턴보다 저항이 낮은 물질로 형성하기 때문에 소스 및 드레인 셀렉트 라인의 저항을 개선할 수 있다.
이하, 도 5a 내지 도 5h는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 소자의 제조 방법을 순차적으로 설명하기 위한 단면도들이다. 특히, 도 5a 내지 도 5h는 도 3에 도시된 선"I-I" 방향을 따라 절취한 단면을 나타낸 것이다.
도 5a를 참조하면, 반도체 기판(101) 상부에 형성된 게이트 절연막(103) 상에 제1 도전막 패턴(105), 유전체막(107), 및 제2 도전막 패턴의 폴리 실리콘막(109a)의 적층 구조로 형성된 다수의 게이트 패턴(SSG, CG, DSG)을 형성한다. 이 후, 게이트 패턴들(SSG, CG, DSG) 사이의 반도체 기판(101)에 불순물 이온을 주입하여 접합 영역(101a)을 형성한다. 접합 영역(101a)은 스트링의 소스로 이용되는 소스 선택 트랜지스터의 접합 영역과, 스트링의 드레인으로 이용되는 드레인 선택 트랜지스터의 접합 영역과, 스트링을 구성하는 메모리 셀들을 직렬로 연결하는 메모리 셀의 접합 영역을 포함한다.
게이트 절연막(103)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 게이트 절연막(103)은 실리콘 산화막(SiO2)으로 형성될 수 있다.
게이트 패턴들(SSG, CG, DSG)은 소스 셀렉트 게이트(SSG), 셀 게이트(CG), 드레인 셀렉트 게이트(DSG)를 포함한다. 셀 게이트(CG)는 소스 및 드레인 셀렉트 게이트(SSG, DSG)보다 더 조밀하게 형성된다.
이하, 게이트 패턴(SSG, CG, DSG)의 형성 공정의 일례를 보다 구체적으로 설명한다. 먼저, 게이트 절연막(103)의 상부에 제1 도전막을 형성한다. 제1 도전막은 셀 게이트의 전하 저장막인 플로팅 게이트, 또는 소스 및 드레인 선택 트랜지스터의 게이트로 이용되는 도전막으로서 폴리 실리콘막으로 형성할 수 있다.
상술한 제1 도전막의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한다. 이 후, 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 제1 도전막, 게이트 절연막(103) 및 반도체 기판(101)을 식각하여 반도체 기판(101)에 소자 분리 트렌치(미도시)를 형성한다.
소자 분리 트렌치 형성 후, 소자 분리 트렌치 내부를 절연물로 매립하여 소자 분리막(미도시)을 형성하여 소자 분리 구조를 완성한다. 소자 분리 구조가 형성되지 않은 반도체 기판(101)의 영역은 활성 영역으로 정의된다. 이로써, 활성 영역의 상부에는 게이트 절연막(103) 및 제1 도전막이 잔여한다.
소자 분리 구조 형성 후, 소자 분리 하드 마스크 패턴은 제거된다. 이 후, 잔여하는 제1 도전막의 표면 및 소자 분리 구조의 표면에 유전체막(107)을 형성한다. 이 때, 유전체막(107)은 산화막/질화막/산화막이 적층된 ONO구조로 형성될 수 있다. 한편, 유전체막(107)은 제1 도전막의 측벽들 사이의 공간을 채우지 않도록 그 두께가 제어되는 것이 바람직하다.
유전체막(107) 형성 후, 유전체막(107)의 상부에 폴리 실리콘막(109a)을 형성하고, 폴리 실리콘막(109a)의 상부에 게이트 하드 마스크 패턴(151)을 형성한다.
상술한 바와 같이 본 발명에서는 폴리 실리콘막(109a)을 형성하기 전 유전체막(107)에 콘택홀을 형성하는 공정을 진행하지 않는다. 이에 따라, 본 발명에서는 유전체막(107)에 콘택홀을 형성하는 과정에서 보호막 역할을 하는 캡핑막을 폴리 실리콘막(109a)을 형성하기 전 별도로 형성하지 않아도 된다.
게이트 하드 마스크 패턴(151)은 워드 라인, 소스 셀렉트 라인, 드레인 셀렉트 라인이 형성될 영역을 정의하는 패턴으로서, 산화막으로 형성되거나, 질화막 및 산화막의 적층 구조로 형성될 수 있다.
상술한 게이트 하드 마스크 패턴(151)을 식각 베리어로 게이트 절연막(103)이 노출될 때까지 폴리 실리콘막(109a), 유전체막(107), 및 제1 도전막(105)을 식각한다. 이로써, 제1 도전막 패턴(105), 유전체막(107), 및 폴리 실리콘막(109a)이 적층된 게이트 패턴(SSG, CG, DSG)이 형성된다. 여기서 셀 게이트(CG)의 제1 도전막 패턴(105)은 메모리 셀의 플로팅 게이트로 이용되며, 소스 및 드레인 셀렉트 게이트(SSG, DSG)의 제1 도전막 패턴(105)은 선택 트랜지스터의 게이트로 이용된다. 한편, 게이트 하드 마스크 패턴(151)을 식각 베리어로 이용한 식각 공정시 게이트 절연막(103)도 식각될 수 있다.
게이트 패턴(SSG, CG, DSG) 및 접합 영역(101a)이 형성된 반도체 기판의 상부에는 스페이서막을 더 형성할 수 있다. 이 때, 스페이서막은 인접한 소스 셀렉트 게이트들(SSG) 사이의 공간 및 인접한 드레인 셀렉트 게이트들(DSG) 사이의 공간을 채우지 않도록 그 두께가 제어되는 것이 바람직하다. 이러한 스페이서막은 에치-백(etch-back) 식각 공정 등을 이용하여 반도체 기판(101)이 노출될 때까지 식각된다. 이로써, 스페이서막은 게이트 패턴(SSG, CG, DSG)의 측벽에 스페이서(111)로 잔여한다. 한편, 셀 게이트(CG)는 소스 및 드레인 셀렉트 게이트(SSG, DSG)보다 조밀하게 형성되므로 인접한 셀 게이트들(CG) 사이의 공간은 스페이서(111)에 의해 매립될 수 있다.
한편, 게이트 패턴(SSG, CG, DSG)을 형성하기 위한 식각 공정은 반도체 기판(101)이 손상되는 것을 방지하기 위해 식각 선택비 차이를 이용하여 유전체막(107)을 식각 정지막으로 이용하는 공정을 포함한다. 이 때, 유전체막(107)에 콘택홀을 형성한 후 게이트 패턴(SSG, CG, DSG)을 형성하기 위한 식각 공정을 진행하게 되면, 유전체막(107)의 콘택홀이 정렬 오차로 인해 유전체막(107)이 식각 정지막으로서 잔여해야 할 부분에 형성될 수 있다. 이 경우, 게이트 패터닝 공정 시 특정 부분에서 유전체막(107)이 식각 정지막으로 잔여하지 않으므로 그 하부의 막이 과도하게 식각되어 반도체 기판(101)까지 손상될 수 있다. 따라서, 유전체막(107)에 콘택홀을 형성한 후 게이트 패턴(SSG, CG, DSG)을 패터닝하는 경우에 유전체막(107)에 형성되는 콘택홀의 정렬 마진이 확보되어야 하므로 소스 셀렉트 라인 및 드레인 셀렉트 라인의 폭을 줄이는데 제한이 따른다.
반면, 본 발명의 실시 예에서는 유전체막(107)에 콘택홀을 형성하지 않은 상태에서 게이트 패턴(SSG, CG, DSG)을 형성하기 위한 식각 공정을 실시하므로 게이트 패턴(SSG, CG, DSG)을 형성하기 위한 식각 공정 시 유전체막(107)을 식각 정지막으로서 이용하는데 문제가 없다. 따라서, 본 발명에서는 게이트 패턴(SSG, CG, DSG)을 형성하기 위한 식각 공정시 유전체막(107)을 식각 정지막으로 이용하여 반도체 기판(101)이 손상되는 문제를 개선할 수 있다. 또한 본 발명에서는 게이트 패턴(SSG, CG, DSG)을 형성하기 전 형성되는 유전체막 콘택홀의 정렬 마진을 확보하기 위해 소스 셀렉트 라인 및 드레인 셀렉트 라인의 폭을 줄이는데 제한을 둘 필요가 없으므로 보다 고집적화된 메모리 소자를 제공할 수 있다.
도 5b를 참조하면, 선택 트랜지스터용 제1 도전막 패턴(105) 상부의 폴리 실리콘막(109a)을 식각하여 유전체막을 노출시킨다. 보다 상세히는 소스 셀렉트 게이트(SSG), 및 드레인 셀렉트 게이트(DSG)의 폴리 실리콘막(109a)을 식각하여 소스 셀렉트 게이트(SSG), 및 드레인 셀렉트 게이트(DSG)의 유전체막(107)을 노출시키는 리세스 영역(T1a)을 형성한다. 이 때 리세스 영역(T1a)의 폭은 제1 도전막 패턴(105)의 폭보다 좁게 형성될 수 있다.
본 발명에서 리세스 영역(T1a)은 주변 영역의 구동 게이트에 게이트 콘택홀을 형성하기 위해 실시되는 마스크 공정을 이용하여 형성한다. 이에 따라, 리세스 영역(T1a)을 형성하더라도 마스크 공정이 추가되는 것이 아니다.
도 6은 셀 어레이 영역에 형성된 메모리 셀들을 구동시키기 위한 회로 소자가 형성되는 주변 영역의 일부를 나타낸 단면도이다.
도 6을 참조하면, 주변 영역의 회로 소자를 구성하는 구동 게이트(G)는 메모리 셀 어레이 영역에서와 동일하게 반도체 기판(101) 상에 형성된 게이트 절연막(103)의 상부에 적층된 제1 도전막 패턴(105), 유전체막(107), 및 폴리 실리콘막 (109a)을 포함한다. 주변 영역의 제1 도전막 패턴(105), 유전체막(107), 및 폴리 실리콘막(109a)은 구동 게이트(G)가 형성될 영역을 정의하는 게이트 하드 마스크 패턴(151)을 식각 베리어로 이용하여 패터닝된다. 이러한 구동 게이트(DG)의 측벽에도 스페이서(111)가 형성되며, 구동 게이트(DG) 양측의 반도체 기판(101)에는 구동 게이트(DG)의 소스 또는 드레인으로 이용되는 접합 영역(101b)이 형성된다.
구동 게이트(DG)의 제1 도전막 패턴(105)은 플로팅 게이트로서 이용되는 것이 아니므로 구동 게이트(DG)의 제1 도전막 패턴(105) 및 폴리 실리콘막 패턴(109a)은 전기적으로 연결되어야 한다. 따라서, 구동 게이트(DG)의 제1 도전막(105) 및 폴리 실리콘막(109a)을 전기적으로 연결하기 위한 콘택 구조를 형성하기 위해 게이트 하드 마스크 패턴(151) 및 폴리 실리콘막(109a)을 관통하여 유전체막(107)을 노출시키는 게이트 콘택홀(GC)을 형성한다. 후속 공정에서 게이트 콘택홀(GC)을 통해 노출된 유전체막(107)이 제거되며, 게이트 콘택홀(GC) 및 유전체막(107)이 제거된 부분에 도전물질이 채워져 구동 게이트(DG)의 제1 도전막 패턴(105) 및 폴리 실리콘막(109a)이 전기적으로 연결될 수 있다.
도 5c를 참조하면, 제1 절연막(113a)으로 소스 셀렉트 게이트들(SSG) 사이의 공간 및 드레인 셀렉트 게이트들(DSG) 사이의 공간과 리세스 영역(T1a)을 채운다. 제1 층간 절연막으로서 이용되는 제1 절연막(113a)은 폴리 실리콘막(109a)의 상면보다 높게 형성된 후, 폴리 실리콘막(109a)이 노출되도록 평탄화될 수 있다. 이는 후속에서 형성되는 금속막(155)이 폴리 실리콘막(109a)과 접촉될 수 있도록 하여 실리사이드화 공정을 진행하기 위함이다.
제1 절연막(113a)의 평탄화 이 후 형성된 금속막(155)은 실리사이드화를 위한 것으로서, 저저항의 코발트 실리사이드(CoSi2) 또는 니켈 실리사이드(NiSi)를 형성하기 위해 코발트막 또는 니켈막을 이용하여 형성할 수 있다.
도 5d를 참조하면, 금속막으로부터의 금속을 폴리 실리콘막으로 확산시키는 1차 어닐링 공정, 1차 어닐링 공정 후 잔여하는 금속막을 제거하는 공정, 및 타겟이 되는 저저항의 금속 실리사이드막(109b)을 형성하기 위한 2차 어닐링 공정을 포함하는 실리사이드화 공정을 실시한다. 이로써, 폴리 실리콘막 상부가 금속 실리사이드막(109b)으로 변화되어 폴리 실리콘막(109a) 및 금속 실리사이드막(109b)이 적층된 구조의 제2 도전막 패턴(109)이 형성된다. 이러한 제2 도전막 패턴(109) 중 메모리 셀용 제1 도전막 패턴(105) 상부에 형성된 제2 도전막 패턴(109)은 워드 라인(WL)이 되고, 선택 트랜지스터용 제1 도전막 패턴(105) 상부에 형성된 제2 도전막 패턴(109)은 더미 패턴이 된다.
도 5e를 참조하면, 금속 실리사이드막(109b)이 형성된 반도체 기판(101)의 상부에 제1 층간 절연막(113)으로서 이용되는 제2 절연막(113b)을 형성한다. 제2 절연막(113b)은 제1 절연막(113a)과 동일한 물질로 형성될 수 있으며, 예를 들어 산화막을 이용하여 형성할 수 있다.
제1 및 제2 절연막(113a, 113b)을 포함하는 제1 층간 절연막(113) 형성 후, 제1 층간 절연막(113)의 일부 및 유전체막(107)의 일부를 식각하여 제1 및 제2 트렌치(T1, T2)와 드레인 콘택홀(H1)을 형성한다. 제1 및 제2 트렌치(T1, T2)와 드레인 콘택홀(H1)은 하드 마스크 패턴을 식각 베리어로 이용하여 제1 층간 절연막(113) 및 유전체막(107)을 식각한 후, 하드 마스크 패턴을 제거함으로써 형성할 수 있다.
제1 트렌치(T1)는 리세스 영역 상부의 제2 절연막(113b), 리세스 영역 내부의 제1 절연막(113a) 및 리세스 영역 저면의 유전체막(107)을 제거함으로써 형성된다. 이러한 제1 트렌치(T1)의 형성으로 선택 트랜지스터용 제1 도전막 패턴(105)이 노출된다. 이 때, 제1 트렌치(T1)의 측벽에는 제1 절연막(113a)이 일부 잔여할 수 있다.
제2 트렌치(T2)는 인접한 소스 셀렉트 라인들(SSL) 사이의 접합 영역(101a)이 노출되도록 소스 셀렉트 라인들(SSL) 사이의 제1 및 제2 절연막(113a, 113b)을 제거함으로써 형성된다.
드레인 콘택홀(H1)은 인접한 드레인 셀렉트 라인들(DSL) 사이의 접합 영역(101a)이 노출되도록 드레인 셀렉트 라인들(DSL) 사이의 제1 및 제2 절연막(113a, 113b)을 제거함으로써 형성된다.
도 5f를 참조하면, 제1 및 제2 트렌치(T1, T2)와 드레인 콘택홀(H1) 내부를 텅스텐(W)과 같이 저항이 낮은 금속으로 채워 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 공통 소스 라인(CSL), 및 드레인 콘택 플러그(117)를 형성한다. 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 공통 소스 라인(CSL), 및 드레인 콘택 플러그(117)는 제1 층간 절연막(113)의 표면보다 높게 금속막을 형성한 후 제1 층간 절연막(113)이 노출되도록 금속막을 평탄화시킴으로써 형성할 수 있다.
도 5g를 참조하면, 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 공통 소스 라인(CSL), 및 드레인 콘택 플러그(117)가 형성된 반도체 기판(101)의 상부에 제2 층간 절연막(119)을 형성한다. 제2 층간 절연막(119)은 산화막을 이용하여 형성할 수 있다.
제2 층간 절연막(119) 형성 후, 제2 층간 절연막(119)의 일부를 식각하여 제3 내지 제5 트렌치(T3, T4, T5)와 드레인 패드홀(H2)을 형성한다. 제3 내지 제5 트렌치(T3, T4, T5)와, 드레인 패드홀(H2)은 하드 마스크 패턴을 식각 베리어로 이용하여 제2 층간 절연막(119)을 식각한 후, 하드 마스크 패턴을 제거함으로써 형성할 수 있다.
제3 트렌치(T3)는 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL) 상부의 제2 층간 절연막(119)을 제거함으로써 형성된다. 이러한 제3 트렌치(T3)의 형성으로 소스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)이 노출된다.
제4 트렌치(T4)는 공통 소스 라인(CSL) 상부의 제2 층간 절연막(119)을 제거함으로써 형성된다. 이러한 제4 트렌치(T4)의 형성으로 공통 소스 라인(CSL)이 노출된다.
제5 트렌치(T5)는 워드 라인(WL) 상부의 제2 층간 절연막(119)을 제거함으로써 형성된다. 이러한 제5 트렌치(T5)의 형성으로 제1 층간 절연막(113)이 노출된다.
드레인 패드홀(H2)은 드레인 콘택 플러그(117) 상부의 제2 층간 절연막(119)을 제거함으로써 형성된다. 이러한 드레인 패드홀(H2)의 형성으로 드레인 콘택 플러그(117)가 노출된다.
도 5h를 참조하면, 제3 내지 제5 트렌치(T3, T4, T5)와 드레인 패드홀(H2) 내부를 텅스텐(W), 코발트(Co), 니켈(Ni)과 같이 저항이 낮은 금속 또는 제2 도전막 패턴(109)보다 저항이 낮은 금속 실리사이드막으로 형성된 도전막으로 채워 제1 및 제2 보조 배선(121a, 121b)과, 드레인 콘택 패드(121c)를 형성한다. 제1 보조 배선(121a), 제2 보조 배선(121b), 및 드레인 콘택 패드(121c)는 제2 층간 절연막(119)의 표면보다 높게 금속막을 형성한 후 제2 층간 절연막(119)이 노출되도록 도전막을 평탄화시킴으로써 형성할 수 있다.
이와 같이 본 발명은 유전체막에 트렌치를 형성하기 전, 게이트 패턴의 패터닝을 완료하므로 게이트 패턴을 패터닝할 때 일부 영역에 유전체막이 식각 정지막 역할을 하지 못하여 발생하는 문제를 원천적으로 방지할 수 있다. 그리고, 본 발명은 소스 셀렉트 라인 및 드레인 셀렉트 라인을 포함하는 셀렉트 라인을 워드 라인용 도전막 패턴보다 저항이 낮은 물질로 형성하므로 셀렉트 라인의 저항을 개선할 수 있다. 또한 본 발명에서는 유전체막 상부에 폴리 실리콘막 등의 도전막을 형성하기 전 유전체막에 콘택홀을 형성하기 위한 공정을 생략할 수 있으므로 소자의 제조 공정을 단순화할 수 있고 소자의 제조 비용을 절감할 수 있다.
도 7은 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 소자 및 그 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 소자는 리세스 영역(T1a')을 형성할 때 일부 영역에서 폴리 실리콘막(209a)이 더미 패턴으로서 잔여하지 않도록 한다. 이 때, 유전체막(207) 뿐 아니라 스페이서(211)가 식각 정지막으로 이용될 수 있다. 이 경우, 리세스 영역(T1')의 폭은 선택 트랜지스터용 제1 도전막 패턴(205)의 폭과 동일하게 형성되어, 선택 트랜지스터용 제1 도전막 패턴(205)의 상부에 형성된 유전체막(207)이 선택 트랜지스터용 제1 도전막 패턴(205)과 동일한 폭으로 노출된다.
한편, 본 발명의 제2 실시 예에서 리세스 영역(T1a')을 형성하기 전 실시되는 공정은 본 발명의 제1 실시 예에서와 동일하다. 즉, 게이트 하드 마스크 패턴(215)을 식각 베리어로 이용하여 게이트 절연막(203) 상에 제1 도전막 패턴(205), 유전체막(207) 폴리 실리콘막(209a)이 적층된 게이트 패턴(SSG, DSG, CG)을 형성하는 공정, 접합 영역(201a)을 형성하는 공정, 스페이서(211)를 형성하는 공정은 본 발명의 제1 실시 예에서와 동일하다.
또한, 본 발명의 제2 실시 예에서 리세스 영역(T1a')을 형성한 이후 실시되는 공정도 본 발명의 제1 실시 예에서와 동일하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201: 반도체 기판 101a, 101b, 201a: 접합 영역
103, 203: 게이트 절연막 105, 205: 제1 도전막 패턴
107, 207: 유전체막 109: 제2 도전막 패턴
109a, 209a: 폴리 실리콘막 109b: 금속 실리사이드막
111, 211: 스페이서 113: 제1 층간 절연막
113a: 제1 절연막 113b: 제2 절연막
CSL: 공통 소스 라인 117: 드레인 콘택 플러그
119: 제2 층간 절연막 121a: 제1 보조 배선
121b: 제2 보조배선 121c: 드레인 콘택 패드
DSG, SSG, CG, DG: 게이트 패턴 SSL, DSL: 셀렉트 라인
WL: 워드 라인

Claims (24)

  1. 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 선택 트랜지스터 및 메모리 셀용 제1 도전막 패턴;
    상기 제1 도전막 패턴 상에 형성된 유전체막;
    상기 메모리 셀용 제1 도전막 패턴 상의 상기 유전체막 상에 형성된 제2 도전막 패턴;
    상기 선택 트랜지스터용 제1 도전막 패턴 상에서 상기 제2 도전막 패턴과 동일한 층에 형성된 제1 층간 절연막; 및
    상기 제1 층간 절연막과 상기 유전체막을 관통하여 상기 선택 트랜지스터용 제1 도전막 패턴과 연결되며 상기 제2 도전막 패턴보다 저항이 낮은 물질로 형성된 셀렉트 라인을 포함하는 낸드 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제2 도전막 패턴은 상기 선택 트랜지스터용 제1 도전막 패턴 상부의 상기 유전체막 상에서 상기 제1 층간 절연막을 사이에 두고 상기 셀렉트 라인 측벽에에 더 형성되는 낸드 플래시 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 도전막 패턴, 상기 유전체막, 및 상기 제2 도전막 패턴의 측벽을 따라 형성된 스페이서를 더 포함하는 낸드 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 셀렉트 라인에 연결되며 상기 제2 도전막 패턴보다 저항이 낮은 물질로형성된 보조 배선을 더 포함하는 낸드 플래시 메모리 소자.
  6. 제 5 항에 있어서,
    상기 보조 배선은 금속막으로 형성되는 낸드 플래시 메모리 소자.
  7. 제 5 항에 있어서,
    상기 보조 배선은 텅스텐, 코발트, 니켈, 또는 금속 실리사이드막으로 형성되는 낸드 플래시 메모리 소자.
  8. 제 1 항에 있어서,
    상기 제2 도전막 패턴은 폴리 실리콘막 및 금속 실리사이드막의 적층구조로 형성된 낸드 플래시 메모리 소자.
  9. 제 1 항에 있어서,
    상기 셀렉트 라인은 금속막으로 형성되는 낸드 플래시 메모리 소자.
  10. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 상기 선택 트랜지스터의 접합 영역과;
    상기 접합 영역에 연결된 공통 소스 라인을 더 포함하고,
    상기 셀렉트 라인은 상기 공통 소스 라인과 동일한 물질로 형성된 낸드 플래시 메모리 소자.
  11. 반도체 기판 상에 제1 도전막, 유전체막, 및 제2 도전막을 적층하는 단계;
    상기 제2 도전막, 유전체막 및 상기 제1 도전막을 식각하여 선택 트랜지스터 및 메모리 셀용 제1 도전막 패턴과, 제2 도전막 패턴을 형성하는 단계;
    상기 선택 트랜지스터용 제1 도전막 패턴 상부의 상기 제2 도전막 패턴을 식각하여 상기 유전체막을 노출시키는 단계;
    상기 제2 도전막 패턴이 식각된 부분이 채워지도록 상기 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 선택 트랜지스터용 제1 도전막 패턴이 노출되도록 상기 제1 층간 절연막 및 상기 유전체막을 식각하는 단계; 및
    상기 제1 층간 절연막 및 상기 유전체막이 식각된 부분을 상기 제2 도전막 패턴보다 저항이 낮은 물질로 채워서 상기 제1 도전막 패턴에 연결된 셀렉트 라인을 형성하는 단계를 포함한 낸드 플래시 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제2 도전막 패턴을 식각하여 상기 유전체막을 노출시키는 단계에서 상기 유전체막은 상기 선택 트랜지스터용 제1 도전막 패턴과 동일한 폭 또는 상기 선택 트랜지스터용 제1 도전막 패턴보다 좁은 폭으로 노출되는 낸드 플래시 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 제2 도전막 패턴을 식각하기 전,
    상기 제2 도전막 패턴, 상기 유전체막 및 상기 제1 도전막 패턴의 측벽을 따라 스페이서를 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 스페이서 및 상기 유전체막은
    상기 제2 도전막 패턴을 식각하는 단계에서 식각 정지막으로 이용되는 낸드는 플래시 메모리 소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 제1 층간 절연막을 형성하는 단계는
    상기 제2 도전막 패턴이 식각된 부분을 채워지도록 제1 절연막을 형성하는 단계;
    상기 제2 도전막 패턴이 노출되도록 상기 제1 절연막을 평탄화하는 단계; 및
    상기 제2 도전막 패턴을 포함한 상기 제1 절연막 상에 제2 절연막을 형성하는 단계로 이루어지는 낸드 플래시 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 절연막을 형성하는 단계 이전,
    실리사이드화 공정을 이용하여 상기 제2 도전막 패턴의 상부를 금속 실리사이드막으로 변화시키는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조방법.
  17. 제 11 항에 있어서,
    상기 제2 도전막은 폴리 실리콘막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  18. 제 11 항에 있어서,
    상기 셀렉트 라인을 형성하는 단계 이 후,
    상기 셀렉트 라인을 포함한 상기 제1 층간 절연막의 상부에 제2 층간 절연막을 형성하는 단계;
    상기 셀렉트 라인이 노출되도록 상기 제2 층간 절연막을 식각하는 단계;
    상기 제2 층간 절연막이 식각된 부분을 상기 제2 도전막 패턴보다 저항이 낮은 물질로 채워서 상기 셀렉트 라인에 연결된 보조 배선을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 보조 배선은 금속막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 보조 배선은 텅스텐, 코발트, 니켈, 또는 금속 실리사이드막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  21. 제 11 항에 있어서,
    상기 셀렉트 라인은 금속막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  22. 제 11 항에 있어서,
    상기 셀렉트 라인은 텅스텐, 코발트, 니켈, 또는 금속 실리사이드막으로 형성하는 낸드 플래시 메모리 소자의 제조방법.
  23. 제 11 항에 있어서,
    상기 제1 및 제2 도전막 패턴을 형성하는 단계 이 후,
    상기 반도체 기판에 불순물 이온을 주입하여 상기 선택 트랜지스터의 접합 영역을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 층간 절연막 및 상기 유전체막을 식각하는 단계에서 상기 접합 영역이 노출되고,
    상기 셀렉트 라인을 형성하는 단계에서 상기 접합 영역에 연결된 공통 소스 라인이 상기 셀렉트 라인과 동시에 형성되는 낸드 플래시 메모리 소자의 제조방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101924020B1 (ko) * 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20150047285A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 반도체 장치와 이의 제조방법 및 동작방법
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9691777B2 (en) 2014-03-11 2017-06-27 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20170054032A1 (en) * 2015-01-09 2017-02-23 SanDisk Technologies, Inc. Non-volatile memory having individually optimized silicide contacts and process therefor
US9768183B2 (en) * 2015-05-15 2017-09-19 Sandisk Technologies Llc Source line formation and structure
US10008416B2 (en) 2016-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Forming a protective layer to prevent formation of leakage paths
US9853039B1 (en) 2016-12-13 2017-12-26 Cypress Semiconductor Corporation Split-gate flash cell formed on recessed substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192905A (ja) 2007-02-06 2008-08-21 Toshiba Corp スタックゲート型不揮発性半導体メモリ、及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255155B1 (en) * 1998-04-23 2001-07-03 Hyundai Electronics Industries Co., Ltd. Nonvolatile memory and method for fabricating the same
KR100373670B1 (ko) * 1999-09-27 2003-02-26 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
JP4074054B2 (ja) * 2000-09-28 2008-04-09 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP3854247B2 (ja) * 2003-05-30 2006-12-06 株式会社東芝 不揮発性半導体記憶装置
JP2005026589A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2005123524A (ja) * 2003-10-20 2005-05-12 Toshiba Corp 半導体装置及びその製造方法
KR20060084107A (ko) 2005-01-17 2006-07-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7256098B2 (en) * 2005-04-11 2007-08-14 Infineon Technologies Ag Method of manufacturing a memory device
JP2006332424A (ja) * 2005-05-27 2006-12-07 Toshiba Corp 半導体記憶装置
KR100856297B1 (ko) 2005-07-08 2008-09-03 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 형성 방법
JP2008140888A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体メモリの製造方法
KR101274207B1 (ko) * 2007-06-14 2013-06-14 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR100885777B1 (ko) * 2007-10-10 2009-02-26 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192905A (ja) 2007-02-06 2008-08-21 Toshiba Corp スタックゲート型不揮発性半導体メモリ、及びその製造方法

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