JP4074054B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置の製造方法に関するもので、特に積層ゲート構造のＭＯＳトランジスタをメモリセルトランジスタとして用いるものに係る。
【０００２】
【従来の技術】
近年の半導体装置の製造技術の向上に従って、半導体記憶装置の微細化が進んでいるが、半導体記憶装置の超高密度化と共に、その信頼性を維持する技術も重要となっている。
【０００３】
従来の不揮発性半導体記憶装置及びその製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）を例に挙げて説明する。
【０００４】
図３６は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図、図３７（ａ）乃至（ｅ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図であり、（ａ）図は図３６におけるＡ−Ａ’線に沿った断面図、（ｂ）図はＢ−Ｂ’線に沿った断面図、（ｃ）図は図３６には示していないが、例えばカラムセレクタ等の周辺トランジスタのＢ−Ｂ’線方向に沿った断面図、（ｄ）図はＣ−Ｃ’線に沿った断面図、（ｅ）図は図３６には示していないが、メモリセルアレイ領域端部において制御ゲート線ＣＧ１〜８がロウデコーダに接続される領域のＢ−Ｂ’線方向に沿った断面図である。
【０００５】
図示するように、シリコン基板１００には、帯状に複数の素子分離領域ＳＴＩ（Shallow Trench Isolation）が形成されている。この素子分離領域ＳＴＩは、シリコン酸化膜１１０、１２０によって埋め込まれたトレンチにより構成されている。そして、隣接する上記素子分離領域ＳＴＩ間は半導体素子を形成する活性領域ＡＡ（Active Area）となっている。この活性領域ＡＡ上には、ゲート絶縁膜１３０を介して、多結晶シリコン膜１４０、１５０が設けられている。この多結晶シリコン膜１４０、１５０は、メモリセルトランジスタの浮遊ゲートＦＧ及び選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる。更に、素子領域ＡＡ及び素子分離領域ＳＴＩ上には、素子分離領域ＳＴＩに交差する方向に沿って、多結晶シリコン膜１７０とタングステンシリサイド膜１８０が、浮遊ゲート・制御ゲート間絶縁膜１６０を介して、多結晶シリコン膜１４０、１５０を覆うように延設されている。この多結晶シリコン膜１７０及びタングステンシリサイド膜１８０は、メモリセルトランジスタの制御ゲートＣＧ１〜８となる。そして、上記構成のゲート電極間の半導体基板１００中に不純物拡散層１９０が選択的に形成されることで、メモリセルアレイ領域の選択トランジスタ、メモリセルトランジスタ、及び周辺領域のトランジスタが形成されている。
【０００６】
更に、タングステンシリサイド膜１６０上にはシリコン酸化膜２００、２１０が設けられ、上記浮遊ゲートＦＧ、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２、制御ゲートＣＧ１〜８、及びシリコン酸化膜２００、２１０を被覆するように、シリコン窒化膜２２０が全面に形成されている。また、隣接するゲート電極間を埋め込むようにして、層間絶縁膜２３０が形成され、この層間絶縁膜２３０及びシリコン窒化膜２２０上には、シリコン酸化膜２４０が形成されている。上記シリコン酸化膜２４０内には、ビット線ＢＬ、セレクトゲートシャント配線Ｍ０−１、制御ゲートシャント配線Ｍ０−２、及び周辺トランジスタと接続する金属配線Ｍ０−３が、チタン膜２５０及びタングステン膜２６０から形成されている。
【０００７】
ビット線ＢＬは、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０に到達するコンタクトホール２７０内に埋め込み形成された多結晶シリコン膜によるコンタクトプラグ２８０によって不純物拡散層１９０に接続されている（図３７（ｂ）参照）。このビット線ＢＬによって、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０は図示せぬカラムセレクタに接続されている。
【０００８】
また、選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、及びＳＧＳ１、ＳＧＳ２には、それぞれ浮遊ゲート・制御ゲート間絶縁膜１６０、多結晶シリコン膜１７０、タングステンシリサイド膜１８０、及びシリコン酸化膜２００、２１０が除去された領域が存在する（図３７（ｄ）参照）。この領域がセレクトゲートシャント部となり、複数個の選択トランジスタおきに規則的に設けられている。そして、このセレクトゲートシャント部に設けられたコンタクトホール２９０を介して、セレクトゲートＳＧＤ０、ＳＧＤ１はセレクトゲートシャント配線Ｍ０−１に接続され、このセレクトゲートシャント配線Ｍ０−１によって、ドレイン側のセレクトゲートＳＧＤ０、ＳＧＤ１はロウデコーダに接続される。一方、ソース側のセレクトゲートＳＧＳ１、ＳＧＳ２も、図示せぬシャント配線によってロウデコーダに接続されている。
【０００９】
一方、メモリセルトランジスタの制御ゲートＣＧ１〜８には、メモリセルアレイ領域の端部において、制御ゲートの一部を構成する多結晶シリコン膜１７０に接続するコンタクトホール３１０が各制御ゲートＣＧ１〜８毎に設けられており、この領域が制御ゲートシャント部となる（図３７（ｅ）参照）。そして、この制御ゲートシャント部において制御ゲートＣＧ１〜８のそれぞれは各々の制御ゲートシャント配線Ｍ０−２に接続され、この制御ゲートシャント配線Ｍ０−２によってロウデコーダに接続されている。
【００１０】
また、周辺トランジスタの金属配線層Ｍ０−３も、周辺トランジスタの不純物拡散層１９０に、コンタクトホール３２０を介して接続されている（図３７（ｃ）参照）。
【００１１】
上記構成のＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法について、図３８乃至図５０を用いて説明する。図３８乃至図５０はＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程の断面図を順次示している。なお、図３８（ａ）乃至図５０（ａ）はそれぞれ図３７（ａ）に対応し、図３８（ｂ）乃至図５０（ｂ）はそれぞれ図３７（ｂ）に対応し、図３８（ｃ）乃至図５０（ｃ）はそれぞれ図３７（ｃ）に対応し、図４４（ｄ）及び図４６（ｄ）乃至図５０（ｄ）はそれぞれ図３７（ｄ）に対応し、図４９（ｅ）、図５０（ｅ）はそれぞれ図３７（ｅ）に対応する図である。
【００１２】
まず図３８（ａ）乃至（ｃ）に示すように、シリコン基板１００上に、ゲート絶縁膜１３０となるシリコン酸化膜を熱酸化法等により形成し、このゲート絶縁膜１３０上に多結晶シリコン膜１４０を減圧ＣＶＤ（Chemical Vapor Deposition）法等によりに形成する。引き続き、多結晶シリコン膜１４０上にシリコン窒化膜３３０及びシリコン酸化膜３４０を形成し、温度８５０℃で水素燃焼酸化処理を３０分間行う。
【００１３】
次に、光蝕刻技術とＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、シリコン酸化膜３４０、シリコン窒化膜３３０、多結晶シリコン膜１４０、シリコン酸化膜１３０及びシリコン基板１００を順次エッチングして、図３９（ａ）乃至（ｃ）に示すように、素子分離領域ＳＴＩを形成するためのトレンチ３６０を形成する。次に、温度１０００℃の酸化性雰囲気中で熱処理を行うことで、トレンチ３６０の表面に露出しているシリコン基板１００の表面にシリコン酸化膜１１０を形成する。
【００１４】
そして、図４０（ａ）乃至（ｃ）に示すように、全面にシリコン酸化膜１２０をＨＤＰ（High Density Plasma）法等によりに形成することで、トレンチ３６０を埋め込む。
【００１５】
次にシリコン窒化膜３３０をストッパーに用いたＣＭＰ（Chemical Mechanical Polishing）法により、上記シリコン酸化膜１２０、３４０を研磨して平坦化し、素子分離領域ＳＴＩを完成する。そして、ＨＦ溶液によりシリコン酸化膜１２０の表面をエッチングし、次に温度１５０℃のリン酸処理を４０分間行うことで、図４１（ａ）乃至（ｃ）のように、シリコン窒化膜３３０を選択的に除去する。
【００１６】
その後、図４２（ａ）乃至（ｃ）のように、減圧ＣＶＤ法により多結晶シリコン膜１５０を形成し、この多結晶シリコン膜１５０が素子分離領域ＳＴＩ上で各々分離、且つビット線ＢＬ方向に延設されるようにパターニングする。
【００１７】
次に、図４３（ａ）乃至（ｃ）に示すように、減圧ＣＶＤ法により全面に浮遊ゲート・制御ゲート間絶縁膜１６０を形成する。引き続き、浮遊ゲート・制御ゲート間絶縁膜１６０上に多結晶シリコン膜１７０、タングステンシリサイド膜１８０を、それぞれ減圧ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法により形成する。更に、タングステンシリサイド膜１８０上にシリコン酸化膜２００を減圧ＣＶＤ法によりに形成する。
【００１８】
次に、図４４（ａ）乃至（ｄ）に示すように、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２００、タングステンシリサイド膜１８０、多結晶シリコン膜１７０、及び浮遊ゲート・制御ゲート間絶縁膜１６０、多結晶シリコン膜１５０、１４０を素子分離領域ＳＴＩに対して直交する方向に沿ってパターニングする。なお、セレクトゲートシャント部では、シリコン酸化膜２００、タングステンシリサイド膜１８０、多結晶シリコン膜１７０及び浮遊ゲート・制御ゲート間絶縁膜１６０のエッチングも行うことで多結晶シリコン膜１５０を露出させる。
【００１９】
次に、温度８００℃の窒素雰囲気中で１２０秒間の加熱を行い、更に温度１０００℃の酸化性雰囲気中で加熱処理を行うことで、セレクトゲートシャント部以外のシリコン酸化膜２００上にシリコン酸化膜２１０を形成する。その後、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層１９０を選択的に形成し、導入した不純物の活性化のために、温度１０５０℃の熱処理を３０秒間行う。引き続き、全面にシリコン窒化膜２２０を減圧ＣＶＤ法により形成する。
【００２０】
上記工程により、多結晶シリコン膜１４０、１５０からなる浮遊ゲートＦＧと、多結晶シリコン膜１７０、タングステンシリサイド１８０からなる制御ゲートＣＧ１〜８との２層ゲート構造を有するメモリセルトランジスタと、同じく２層構造を有し、セレクトゲートシャント部において多結晶シリコン膜１５０が露出された選択トランジスタ、及び周辺トランジスタが完成する。
【００２１】
次に、図４５（ａ）乃至（ｃ）に示すように、層間絶縁膜として、段差被覆性の高いＢＰＳＧ膜２３０を、常圧ＣＶＤ法により全面に形成した後、ＢＰＳＧ膜２３０のリフローを行い平坦化する。
【００２２】
次に、再度ＢＰＳＧ膜３９０を積み増し、リフローさせる。そして、図４６（ａ）乃至（ｄ）に示すように、メモリセルトランジスタのゲート電極上のシリコン窒化膜２２０をストッパーに用いたＣＭＰ法によりＢＰＳＧ膜２３０、３９０の研磨を行う。
【００２３】
次に、図４７（ａ）乃至（ｄ）に示すように、プラズマＣＶＤ法により、全面にシリコン酸化膜２４０を形成する。
【００２４】
そして、光蝕刻技術とＲＩＥ法にて、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０に到達するコンタクトホール２７０を形成する。
【００２５】
次に、図４８（ａ）乃至（ｅ）のように、減圧ＣＶＤ法により全面に多結晶シリコン膜２８０を形成することによりコンタクトホール２７０を埋め込む。そして、ＣＤＥ（Chemical Dry Etching）法により多結晶シリコン膜２８０をエッチングして、この多結晶シリコン膜２８０のコンタクトホール２７０内における高さ調整を行い、コンタクトプラグを形成する。
【００２６】
次に、図４９（ａ）乃至（ｅ）に示すように、光蝕刻技術とＲＩＥ法にて、周辺回路のトランジスタの不純物拡散層１９０、セレクトゲートシャント部の多結晶シリコン膜１５０、及び制御ゲートシャント部の多結晶シリコン膜１７０に達するコンタクトホール３２０、２９０、３１０をそれぞれ形成する（それぞれ図４９（ｃ）、（ｄ）、（ｅ）参照）。
【００２７】
その後、図５０（ａ）乃至（ｃ）に示すように、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２４０内に、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０と接続するビット線ＢＬ、セレクトゲートのシャント配線Ｍ０−１、制御ゲートのシャント配線Ｍ０−２、及び周辺回路のトランジスタの不純物拡散層１９０と接続する配線Ｍ０−３のパターンを形成する。そして、コンタクトホール３２０の底部の半導体基板１００中に、イオン注入法により不純物を導入し、ＲＴＡ（Rapid Thermal Annealing）法により温度９５０℃の窒素雰囲気中で加熱することにより、導入した不純物を活性化する。その後、ＰＶＤ法により全面にチタン膜２５０及びタングステン膜２６０を順次形成し、コンタクトホール２９０、３２０、３１０を埋め込む。
【００２８】
その後は、チタン膜２５０及びタングステン膜３６０を、配線を形成しない領域のシリコン酸化膜２４０が露出するまでＣＭＰ法により研磨、平坦化して図３７（ａ）乃至（ｅ）の構造を完成する。
【００２９】
上記従来の不揮発性半導体記憶装置の構成及び製造方法により発生する問題点について図５１を用いて説明する。図５１は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ領域におけるセレクトゲートシャント部のビット線ＢＬ方向に沿った断面図である。
【００３０】
前述したように、ビット線ＢＬや各シャント配線との間のコンタクトの形成方法は、まず、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０とビット線ＢＬとの間を接続するためのコンタクトホール２７０を形成し、このコンタクトホール２７０内を多結晶シリコンによるコンタクトプラグ２８０により埋め込む。その後、セレクトゲートシャント部のコンタクトホール２９０、制御ゲートシャント部のコンタクトホール３１０、及び周辺トランジスタの不純物拡散層１９０に接続するコンタクトホール３２０を形成する。そして、周辺トランジスタの不純物拡散層１９０にコンタクトするコンタクトホール３２０の底部に不純物をイオン注入して熱処理を施し、その後で、上記各コンタクトホール２９０、３１０、３２０を、チタン膜２５０とタングステン膜２６０により埋め込む順序となっている。
【００３１】
上記のような製造工程であると、各コンタクトホール２９０、３１０、３２０をチタン膜２５０とタングステン膜２６０で埋め込む前に、コンタクトホール３２０の底部にイオン注入した不純物の熱処理工程が存在する。そのため、この熱処理によりシリコン酸化膜２４０が収縮を起こし、それにつられてＢＰＳＧ膜２３０がリフローし、それによりコンタクトホール２９０、３１０、３２０の形状に異常が発生する場合がある（図５１参照）。
【００３２】
このように、コンタクトホール形状に異常が発生すると、コンタクトホール内をチタン膜２５０及びタングステン膜２６０により十分に埋め込むことが困難となったり、コンタクトホール内を埋め込むことが出来ても、その形状異常により非常に高抵抗な領域になる、といったコンタクト不良の問題が発生する。
【００３３】
そして、この問題は特にセレクトゲートシャント部等の、ゲート絶縁膜１３０上の多結晶シリコン膜１４０、１５０にコンタクトするコンタクトホールで顕著に現れている。
【００３４】
【発明が解決しようとする課題】
上記従来の不揮発性半導体記憶装置及びその製造方法によれば、コンタクトホールの形成後に熱処理を行った際に起きるＢＰＳＧ膜上のシリコン酸化膜の収縮によりＢＰＳＧ膜がリフローし、コンタクトホールの形状が変形する場合がある。そのため、このコンタクト部において断線など、コンタクトの導通不良が発生するという問題があった。
【００３５】
この発明は、コンタクトホールの形状変化の防止することにより、コンタクト不良を抑制し、高信頼性の不揮発性半導体記憶装置の製造方法を提供する。
【００３６】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導電膜を形成する工程と、前記第１、第２導電膜及び前記第２絶縁膜をパターニングして、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を有し、前記第１、第２導電膜がそれぞれ浮遊ゲート及び制御ゲートとして機能するメモリセルトランジスタの積層構造と、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を有し、前記第１導電膜がゲート電極として機能する第１周辺トランジスタの積層構造と、第２周辺トランジスタのゲート電極とを形成し、且つ前記第１周辺トランジスタの積層構造の前記第２絶縁膜及び前記第２導電膜の一部を除去して前記第１導電膜の一部を露出させる工程と、前記メモリセルトランジスタ及び前記第１周辺トランジスタの前記積層構造の上面及び側壁と、前記第２周辺トランジスタのゲート電極の上面及び側壁とを覆い、前記半導体基板上に第３絶縁膜を形成する工程と、前記半導体基板上に、前記メモリセルトランジスタ及び前記第１周辺トランジスタの前記積層構造、並びに前記第２周辺トランジスタのゲート電極を埋め込むように第４絶縁膜を形成する工程と、前記第４絶縁膜をリフローして平坦化する工程と、前記第４絶縁膜上に第５絶縁膜を形成する工程と、前記第１周辺トランジスタの前記第１導電膜の前記一部に達し、前記第４絶縁膜を貫通する開口を含む第１コンタクトホールを形成する工程と、前記第１コンタクトホール内を、導電性を有し且つ前記第４絶縁膜より溶融温度が高い補強部材により埋め込み、第１コンタクトプラグを形成する工程と、前記第１コンタクトプラグを形成した後、前記第２周辺トランジスタの不純物拡散層に達し、前記第４絶縁膜を貫通する開口を含む第２コンタクトホールを形成する工程と、前記第２コンタクトホールの底部の前記半導体基板中に不純物を注入する工程と、ＲＴＡ法による熱処理を行って、注入した前記不純物を活性化する工程とを具備している。
【００４２】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００４３】
この発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００４４】
図１は本実施形態が適用されるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイとその周辺回路の一部を示す回路構成図である。図示するように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１は、２つの選択トランジスタ２−１、２−２の間に直列に接続された例えば８個のメモリセルトランジスタ３−１〜３−８で構成されたＮＡＮＤセル４を複数備えている。各ＮＡＮＤセル４内のメモリセルトランジスタ３−１〜３−８の制御ゲートは、行毎に制御ゲート線ＣＧ１〜ＣＧ８に接続され、メモリセルトランジスタ３−１〜３−８のドレイン側及びソース側に設けられた選択トランジスタ２−１、２−２のセレクトゲートは行毎に、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に接続されており、このセレクトゲート線ＳＧＤ１、ＳＧＳ１、制御ゲート線ＣＧ１〜ＣＧ８はロウデコーダ５に接続されている。ロウデコーダ５は制御ゲート線ＣＧ１〜ＣＧ８のいずれか１つ、そしてセレクトゲート線ＳＧＤ１、ＳＧＳ１を選択的に駆動する。また、一方の選択トランジスタ２−１のドレインにはビット線ＢＬｉ（ｉ＝１、２、…）が接続されており、これらのビット線ＢＬｉはカラムセレクタ６に接続されている。カラムセレクタ６は、電流通路の一端がビット線ＢＬ１、ＢＬ２、…にそれぞれ接続されている複数のトランジスタ７−１、７−２、…を有する。これらのトランジスタのゲートはそれぞれ、異なるカラム選択線ＣＳＬ１〜ＣＳＬ４に接続され、このカラム選択線ＣＳＬ１〜ＣＳＬ４はカラムデコーダ８に接続されている。このカラムデコーダ８はカラム選択線ＣＳＬ１〜ＣＳＬ４を選択的に駆動する。このカラム選択線ＣＳＬ１〜ＣＳＬ４に接続されたトランジスタ７−１〜７−４が選択的に駆動されることにより、ビット線ＢＬ１〜ＢＬ４のいずれか１つが読み出し／書き込みノード９に接続される。この読み出し／書き込みノード９は、図示しない読み出し回路、及び書き込み回路へそれぞれ接続されている。
【００４５】
また、ＮＡＮＤセル４内の他方の選択トランジスタ２−２のソースは共通のローカルソース線ＳＬに接続されており、図示しないグローバルソース線を介してソースデコーダへ接続されている。
【００４６】
図２は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図、図３（ａ）乃至（ｅ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図であり、（ａ）図は図２におけるＤ−Ｄ’線に沿った断面図、（ｂ）図はＥ−Ｅ’線に沿った断面図、（ｃ）図は図２には示していないが、例えばカラムセレクタ等の周辺トランジスタのＥ−Ｅ’線方向に沿った断面図、（ｄ）図はＦ−Ｆ’線に沿った断面図、（ｅ）図は図２には示していないが、メモリセルアレイ領域端部において制御ゲート線ＣＧ１〜８がロウデコーダ５に接続される領域のＥ−Ｅ’線方向に沿った断面図である。
【００４７】
図示するように、シリコン基板１０には、帯状に複数の素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは、シリコン酸化膜１１、１２によって埋め込まれたトレンチにより構成されている。そして、隣接する上記素子分離領域ＳＴＩ間は半導体素子を形成する活性領域ＡＡとなっている。この活性領域ＡＡ上には、ゲート絶縁膜１３（第１絶縁膜）を介して、多結晶シリコン膜１４、１５（第１導電膜）が設けられている。この多結晶シリコン膜１４、１５は、メモリセルトランジスタの浮遊ゲートＦＧ及び選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる。また、ゲート絶縁膜１３は、例えばシリコン酸化膜やオキシナイトライド膜等である。更に、素子領域ＡＡ及び素子分離領域ＳＴＩ上には、素子分離領域ＳＴＩに交差する方向に沿って、多結晶シリコン膜１７とタングステンシリサイド膜１８（第２導電膜）が、浮遊ゲート・制御ゲート間絶縁膜１６（第２絶縁膜）を介して、多結晶シリコン膜１４、１５を覆うように延設されている。この多結晶シリコン膜１７及びタングステンシリサイド膜１８は、メモリセルトランジスタの制御ゲートＣＧ１〜８となる。また、浮遊ゲート・制御ゲート間絶縁膜１６は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のＯＮＯ膜や、シリコン酸化膜の単層膜、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜であっても良い。そして上記構成のゲート電極間の半導体基板１０中に、不純物拡散層１９が選択的に形成されることで、メモリセルアレイ領域の選択トランジスタ、メモリセルトランジスタ、及び周辺領域のトランジスタが形成されている。
【００４８】
更に、タングステンシリサイド膜１６上にはシリコン酸化膜２０、２１が設けられ、上記浮遊ゲートＦＧ、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２、制御ゲートＣＧ１〜８、及びシリコン酸化膜２０、２１を被覆するように、シリコン窒化膜２２（第３絶縁膜）が全面に形成されている。また、隣接するゲート電極間を埋め込むようにして、層間絶縁膜２３（第４絶縁膜）が形成され、この層間絶縁膜２３及びシリコン窒化膜２２上には、シリコン酸化膜２４（第５絶縁膜）が形成されている。上記シリコン酸化膜２４内には、ビット線ＢＬ、セレクトゲートシャント配線Ｍ０−１、制御ゲートシャント配線Ｍ０−２、及び周辺トランジスタと接続する金属配線Ｍ０−３が、それぞれチタン膜２５及びタングステン膜２６により形成されている。
【００４９】
ビット線ＢＬは、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９に到達するコンタクトホール２７（第２コンタクトホール）内に埋め込み形成された多結晶シリコン膜によるコンタクトプラグ２８（第２コンタクトプラグ）によって接続されている（図３（ｂ）参照）。このビット線ＢＬによって、隣接するセレクトゲート間の不純物拡散層１９はカラムセレクタ６に接続されている。
【００５０】
また、選択トランジスタのドレイン側のセレクトゲートＳＧＤ０、ＳＧＤ１、には、それぞれの多結晶シリコン膜１４、１５が共通に接続され、且つ浮遊ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１７、タングステンシリサイド膜１８、及びシリコン酸化膜２０、２１が除去された領域が存在する（図３（ｄ）参照）。この領域がドレイン側のセレクトゲートシャント部となり、複数個の選択トランジスタおきに規則的に設けられている。そして、このセレクトゲートシャント部に設けられたコンタクトホール２９（第１コンタクトホール）内に埋め込み形成された多結晶シリコン膜によるコンタクトプラグ２８（第１コンタクトプラグ）によって、セレクトゲートＳＧＤ０、ＳＧＤ１はセレクトゲートシャント配線Ｍ０−１に接続され、このセレクトゲートシャント配線Ｍ０−１によって、ドレイン側のセレクトゲートＳＧＤ０、ＳＧＤ１はロウデコーダ５に接続される。
【００５１】
一方、ソース側のセレクトゲートＳＧＳ１、ＳＧＳ２も、浮遊ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１７、タングステンシリサイド膜１８、及びシリコン酸化膜２０、２１が除去されたセレクトゲートシャント部を有している。しかし、ソース側では、隣接するセレクトゲートＳＧＳ１、ＳＧＳ２を構成する多結晶シリコン膜１４、１５は共通接続されておらず、それぞれの多結晶シリコン膜１５は独立したセレクトゲートシャント配線（図示せず）によって接続され、ロウデコーダ５に接続される。なお、上記セレクトゲートシャント部の形成されるＮＡＮＤセル４はダミーのメモリセルとなり、実際のデータの記憶用には使われない。
【００５２】
一方、メモリセルトランジスタの制御ゲートＣＧ１〜８には、メモリセルアレイ領域の端部において、制御ゲートＣＧ１〜８の一部を構成する多結晶シリコン膜１７に接続するコンタクトホール３１が、各制御ゲートＣＧ１〜８毎に設けられており、この領域が制御ゲートシャント部となる（図３（ｅ）参照）。そして、このシャント部において制御ゲートＣＧ１〜８のそれぞれは各々の制御ゲートシャント配線Ｍ０−２に接続され、この制御ゲートシャント配線Ｍ０−２によってロウデコーダ５に接続されている。
【００５３】
また、周辺トランジスタの金属配線層Ｍ０−３も、周辺トランジスタの不純物拡散層１９に、コンタクトホール３２を介して接続されている（図３（ｃ）参照）。
【００５４】
上記構成のＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法について、図４乃至図３４を用いて説明する。図４乃至図３４はＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程の断面図を順次示している。なお、図４（ａ）乃至図３４（ａ）はそれぞれ図３（ａ）に対応し、図４（ｂ）乃至図３４（ｂ）はそれぞれ図３（ｂ）に対応し、図４（ｃ）乃至図３４（ｃ）はそれぞれ図３（ｃ）に対応し、図２２（ｄ）、図２３（ｄ）及び図２８（ｄ）乃至図３４（ｄ）はそれぞれ図３（ｄ）に対応し、図３２（ｅ）乃至図３４（ｅ）はそれぞれ図３（ｅ）に対応する図である。
【００５５】
まず図４（ａ）乃至（ｃ）に示すように、シリコン基板１０上に、ゲート絶縁膜１３となるシリコン酸化膜を熱酸化法等により８ｎｍの膜厚に形成し、このゲート絶縁膜１３上に多結晶シリコン膜１４を減圧ＣＶＤ法等により６０ｎｍの膜厚に形成する。なお、このゲート絶縁膜１３はシリコン酸化膜のままでもよいが、ＮＨ３ガス等による窒化と酸化を行うことでオキシナイトライド膜としても良い。
【００５６】
引き続き図５（ａ）乃至（ｃ）に示すように、多結晶シリコン膜１４上にシリコン窒化膜３３及びシリコン酸化膜３４を、減圧ＣＶＤ法等によりそれぞれ７０ｎｍ、２３０ｎｍの膜厚に形成する。そして、温度８５０℃で水素燃焼酸化処理を３０分間行う。
【００５７】
次に、全面にフォトレジスト３５−１を塗布し、光蝕刻技術により図６（ａ）乃至（ｃ）のようにパターニングする。
【００５８】
次に、上記フォトレジスト３５−１をマスクに用いてＲＩＥ法等の異方性エッチングを行い、シリコン酸化膜３４及びシリコン窒化膜３３を加工する。そして、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液にて処理を行い、フォトレジスト３５−１を剥離する。引き続き、上記シリコン酸化膜３４及びシリコン窒化膜３３をマスクに用いたＲＩＥ法等により、多結晶シリコン膜１４、シリコン酸化膜１３及びシリコン基板１０を順次エッチングして、図７（ａ）乃至（ｃ）に示すように、素子分離領域ＳＴＩを形成するためのトレンチ３６を形成する。次に、温度１０００℃の酸化性雰囲気中で熱処理を行うことで、トレンチ３６の表面に露出しているシリコン基板１０の表面に、膜厚６ｎｍのシリコン酸化膜１１を形成する。このシリコン酸化膜１１は、トレンチ３６の角部の形状を緩やかにすることで、この角部へのストレス等の集中を防止するためのものである。
【００５９】
そして、図８（ａ）乃至（ｃ）に示すように、全面にシリコン酸化膜１２をＨＤＰ法等により４３０ｎｍの膜厚に形成することで、トレンチ３６を埋め込む。
【００６０】
次に図９（ａ）乃至（ｃ）のように、シリコン窒化膜３３をストッパーに用いたＣＭＰ法により、上記シリコン酸化膜１２、３４を研磨して平坦化し、素子分離領域ＳＴＩを完成する。
【００６１】
そして、ＨＦ溶液により、図１０（ａ）乃至（ｃ）に示すようにシリコン酸化膜１２を表面から２０ｎｍ程度エッチングし、次に、図１１（ａ）乃至（ｃ）のように、温度１５０℃のリン酸処理を４０分間行うことで、シリコン窒化膜３３を選択的に除去する。
【００６２】
その後、図１２（ａ）乃至（ｃ）のように、減圧ＣＶＤ法により多結晶シリコン膜１５及びシリコン酸化膜３７をそれぞれ１００ｎｍ、２３０ｎｍの膜厚に順次形成する。
【００６３】
次に図１３（ａ）乃至（ｃ）に示すように、全面にフォトレジスト３５−２を塗布し、光蝕刻技術にて図示するようにパターニングする。そして、このフォトレジスト３５−２をマスクに用いたＲＩＥ法等によりシリコン酸化膜３７を加工する。
【００６４】
その後、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液にて処理を行い、レジスト３５−２を剥離した後、図１４（ａ）乃至（ｃ）に示すように、全面に減圧ＣＶＤ法等によりシリコン酸化膜３８を７０ｎｍの膜厚に形成する。
【００６５】
そして、全面エッチバック法により、図１５（ａ）乃至（ｃ）に示すようにシリコン酸化膜３８がシリコン酸化膜３７の側壁にのみ残存するようにエッチングする。
【００６６】
そして、上記シリコン酸化膜３７、３８をマスクに用いたＲＩＥ法により、まず多結晶シリコン膜１５のエッチングを行い、シリコン酸化膜１２の一部を露出させる。次に、この多結晶シリコン膜１５との選択比の高い条件にて再度ＲＩＥによるエッチングを行い、露出しているシリコン酸化膜１２の一部を除去して図１６（ａ）乃至（ｃ）に示す構造を得る。
【００６７】
その後、図１７（ａ）乃至（ｃ）のように、シリコン酸化膜３７、３８のマスク材を、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液にて除去する。
【００６８】
次に、図１８（ａ）乃至（ｃ）に示すように、減圧ＣＶＤ法により全面に浮遊ゲート・制御ゲート間絶縁膜１６を１７ｎｍの膜厚に形成する。この浮遊ゲート・制御ゲート間絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ２：５ｎｍ）、シリコン窒化膜（ＳｉＮ：７ｎｍ）、及びシリコン酸化膜（ＳｉＯ２：５ｎｍ）の３層構造のＯＮＯ膜である。なお、この浮遊ゲート・制御ゲート間絶縁膜１６は、単にシリコン酸化膜を用いても良いし、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜であっても良い。
【００６９】
なお、周辺領域のトランジスタの形成予定領域の図示せぬ一部領域においては、浮遊ゲート・制御ゲート間絶縁膜１６を除去してもかまわない。
【００７０】
引き続き、図１９（ａ）乃至（ｃ）に示すように、浮遊ゲート・制御ゲート間絶縁膜１６上に多結晶シリコン膜１７、タングステンシリサイド膜１８を、それぞれ減圧ＣＶＤ法、ＰＶＤ法により８０ｎｍ、５０ｎｍの膜厚に形成する。
【００７１】
更に図２０（ａ）乃至（ｃ）に示すように、タングステンシリサイド膜１８上にシリコン酸化膜２０を減圧ＣＶＤ法により２３０ｎｍの膜厚に形成する。
【００７２】
次に、図２１（ａ）乃至（ｃ）に示すように、全面にフォトレジスト３５−３を塗布し、光蝕刻技術にてメモリセルトランジスタ、選択トランジスタ、及び周辺トランジスタのゲート電極のパターンにパターニングする。そして、パターニングされたフォトレジスト３５−３をマスクに用いたＲＩＥ法により、シリコン酸化膜２０をパターニングする。
【００７３】
そして、フォトレジスト３５−３をＯ２−プラズマと、硫酸、過酸化水素水の混合液にて除去した後、上記シリコン酸化膜２０をマスクに用いて、タングステンシリサイド膜１８、多結晶シリコン膜１７、及び浮遊ゲート・制御ゲート間絶縁膜１６をＲＩＥ法により、素子分離領域ＳＴＩに対して直交する方向に沿ってエッチングする。なお、セレクトゲートのシャント部でも、タングステンシリサイド膜１８、多結晶シリコン膜１７、及び浮遊ゲート・制御ゲート間絶縁膜１６を除去しておくことで多結晶シリコン膜１５を露出させる。
【００７４】
次に、セレクトゲートのシャント部をフォトレジストで被覆した後、再度上記シリコン酸化膜２０をマスクに用いたＲＩＥ法により、多結晶シリコン膜１５、１６のエッチングを行い、図２２（ａ）乃至（ｄ）のような構造を完成する。すなわち、多結晶シリコン膜１４、１５からなる浮遊ゲートＦＧと、多結晶シリコン膜１７、タングステンシリサイド１８からなる制御ゲートＣＧ１〜８との２層構造によるメモリセルトランジスタのゲート電極と、同じく２層構造を有し、ＳＧシャント部において多結晶シリコン膜１５が露出された選択トランジスタの電極、及び周辺トランジスタのゲート電極が構成される。
【００７５】
次に、温度８００℃の窒素雰囲気中で１２０秒間の加熱を行い、更に温度１０００℃の酸化性雰囲気中で加熱処理を行うことで、セレクトゲートシャント部以外のシリコン酸化膜２０上にシリコン酸化膜２１を１０ｎｍの膜厚に形成する。その後、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層１９を選択的に形成し、導入した不純物の活性化のために、温度１０５０℃の熱処理を３０秒間行う。引き続き、全面にシリコン窒化膜２２を減圧ＣＶＤ法により４０ｎｍの膜厚に形成することで、図２３（ａ）乃至（ｄ）に示す構造を形成する。なお、シリコン酸化膜２０、２１に代えて、この材料にはシリコン窒化膜を用いてもかまわない。
【００７６】
上記工程によりＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ領域及び周辺領域のＭＯＳトランジスタが完成する。
【００７７】
次に、図２４（ａ）乃至（ｃ）に示すように、全面に層間絶縁膜として、段差被覆性の高いＢＰＳＧ膜２３を、常圧ＣＶＤ法により３００ｎｍの膜厚に形成する。その後、温度８００℃、３０分間の窒素雰囲気中での加熱処理を行うことで、ＢＰＳＧ膜２３をリフローさせて、図２５（ａ）乃至（ｃ）のように平坦化する。しかし、ＢＰＳＧ膜を堆積させる下地に段差が存在し、この段差が大きい場合、段差被覆性の高いＢＰＳＧ膜をもってしても、十分にこの段差を埋め込むことが出来ない場合がある。
【００７８】
そこで、図２６（ａ）乃至（ｃ）に示すように、再度ＢＰＳＧ膜３９を３００ｎｍの膜厚に積み増し、図２７（ａ）乃至（ｃ）のように、ＢＰＳＧ膜３９をリフローさせて、ＢＰＳＧ膜２３の段差を埋め込む。
【００７９】
次に、図２８（ａ）乃至（ｄ）に示すように、メモリセルトランジスタのゲート電極上のシリコン窒化膜２２をストッパーに用いたＣＭＰ法によりＢＰＳＧ膜２３、３９の研磨を行う。そして、温度８００℃、１５分の窒素雰囲気中での加熱処理を行うことで、ＢＰＳＧ膜２３、３９の表面を平坦化し、引き続き、温度９５０℃、１０秒の窒素雰囲気中での加熱処理により、ＢＰＳＧ膜２３、３９を高密度化させる。
【００８０】
次に、図２９（ａ）乃至（ｃ）に示すように、プラズマＣＶＤ法により、全面にシリコン酸化膜２４を３５０ｎｍの膜厚に形成する。このシリコン酸化膜２４は、例えばＴＥＯＳ（tetraethylorthosilicate ; Si(OC2H5)4）を用いて形成したシリコン酸化膜である。ＢＰＳＧ膜２３上にシリコン酸化膜２４を設けているのは、ＢＰＳＧ膜２３上に直接金属配線層を形成しようとした場合、コンタクトホール形成時にＢＰＳＧ膜２３上にレジストを塗布しなければならず、この際にＢＰＳＧ膜２３とレジストとが反応して反応層が形成されるためである。また、ＢＰＳＧ膜は軟質のため、ＣＭＰによる平坦化を行うと表面に凹凸が生じ、金属配線層を形成するための下地の膜として適していないためである。
【００８１】
そして、上記シリコン酸化膜２４上にフォトレジストを塗布し、光蝕刻技術にて、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１との間の不純物拡散層１９及び、セレクトゲートシャント部における多結晶シリコン膜１５（セレクトゲートＳＧＤ０、ＳＧＤ１）とコンタクトを取るコンタクトホールの形成パターンにパターニングする。このパターニングされたフォトレジストをマスクに用いたＲＩＥ法により、まず、シリコン酸化膜２４、ＢＰＳＧ膜２３、３９のエッチングを行い、シリコン窒化膜２２に達するコンタクトホールを形成する。そして、フォトレジストをＯ２−プラズマと、硫酸、過酸化水素水の混合液にて剥離した後、シリコン酸化膜２４をマスクに用いたＲＩＥ法によりシリコン窒化膜２２及びゲート絶縁膜１３のエッチングを行い、図２９（ａ）乃至（ｄ）に示すような、シリコン基板１０に達するコンタクトホール２７、及び多結晶シリコン膜１５に達するコンタクトホール２９を形成する（図２９（ｂ）、（ｄ）参照）。そして、ＲＩＥを行った際にコンタクトホール２７、２９の側壁に堆積した反応生成物を、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液により除去する。なお、ここではコンタクトホール２７、２９を同時に形成する例について説明したが、勿論別個の工程により各々のコンタクトホールを形成してもかまわない。
【００８２】
次に、図３０（ａ）乃至（ｄ）のように、減圧ＣＶＤ法により全面に多結晶シリコン膜２８を３００ｎｍの膜厚に形成し、コンタクトホール２７、２９を埋め込む。
【００８３】
その後、図３１（ａ）乃至（ｄ）に示すように、ＣＤＥ法により多結晶シリコン膜２８をエッチングして、この多結晶シリコン膜２８のコンタクトホール２７内における高さ調整を行い、コンタクトプラグを形成する。
【００８４】
次に、シリコン酸化膜２４上にフォトレジストを塗布し、光蝕刻技術にて、周辺回路のトランジスタの不純物拡散層１９とコンタクトを取るコンタクトホールの形成パターン、及びメモリセルアレイ領域の制御ゲートシャント部において、制御ゲートＣＧ１〜８とコンタクトを取るコンタクトホールの形成パターンにパターニングする。このパターニングされたフォトレジストをマスクに用いたＲＩＥ法により、シリコン酸化膜２４、ＢＰＳＧ膜２３、シリコン窒化膜２２及びゲート絶縁膜１３のエッチングを行い、周辺トランジスタの不純物拡散層１９に到達するコンタクトホール３２を形成する。更に、制御ゲートシャント部において、シリコン酸化膜２４、シリコン窒化膜２２、シリコン酸化膜２０、２１、及びタングステンシリサイド膜１８をエッチングして、多結晶シリコン膜１７に到達するコンタクトホール３１を形成する（図３２（ｃ）、（ｅ）参照）。その後、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液によりレジストを除去して、図３２（ａ）乃至（ｅ）の構造を得る。
【００８５】
その後、シリコン酸化膜２４上にフォトレジストを塗布し、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２４内に、隣接する選択トランジスタのセレクトゲート間の不純物拡散層１９と接続するビット線ＢＬ、セレクトゲートのシャント配線Ｍ０−１、制御ゲートのシャント配線Ｍ０−２、及び周辺回路のトランジスタの不純物拡散層と接続する配線Ｍ０−３のパターンを形成する。そしてフォトレジストを剥離し、エッチングにより堆積した反応生成物を除去することにより図３３（ａ）乃至（ｅ）の構造を得る。
【００８６】
更に、コンタクトホール３２の底部の半導体基板１０中に、イオン注入法により不純物を導入し、ＲＴＡ法により温度９５０℃の窒素雰囲気中で加熱することにより、導入した不純物を活性化する。
【００８７】
そして、図３４（ａ）乃至（ｅ）に示すように、ＰＶＤ法により全面にチタン膜２５及びタングステン膜２６を、それぞれ３００ｎｍ、４００ｎｍの膜厚に順次形成する。
【００８８】
その後は、チタン膜２５及びタングステン膜３６を、配線を形成しない領域のシリコン酸化膜２４が露出するまでＣＭＰ法により研磨、平坦化する。そして、温度４００℃の、水素を含む窒素雰囲気中で３０分間の熱処理を行い、図３（ａ）乃至（ｅ）の構造を完成する。
【００８９】
上記のような構成及び製造方法によれば、セレクトゲートシャント部において、多結晶シリコン膜１５に達するコンタクトホール２９内に、多結晶シリコン膜２８による埋め込みプラグを形成している。そして、この埋め込みプラグの形成後に、周辺トランジスタの不純物拡散層１９にコンタクトするコンタクトホール３２を形成している。
【００９０】
このコンタクトホール３２の底部には、接触抵抗の低減を図るために不純物を導入する工程が必要であり、更にその不純物を活性化させるために高温の熱処理工程が必要となる。この高温の熱処理によりシリコン酸化膜２４は収縮を起こし、それにつられてＢＰＳＧ膜２３はリフローを起こす。
【００９１】
しかし、本実施形態では、上記不純物の活性化のために行う熱処理工程の前に、セレクトゲートシャント部におけるコンタクトホール２９内を多結晶シリコン膜２８により埋め込んでいる。そのため、上記熱処理工程でＢＰＳＧ膜２３のリフローは、コンタクトホール２９の形状に対して殆ど影響を与えない。すなわち、コンタクトホール２９の形状に異常が発生することを抑制することで、コンタクト不良を防止でき、ひいては不揮発性半導体記憶装置の信頼性を向上できる。
【００９２】
また、本実施形態では、シリコン基板１０上に設けた各トランジスタを被覆するように、層間絶縁膜としてのＢＰＳＧ膜２３、３９を形成した後、このＢＰＳＧ膜２３、３９を制御ゲートＣＧ１〜８上のシリコン窒化膜２２が露出するまで研磨、除去している。このように、各トランジスタのゲート電極上からＢＰＳＧ膜を除去して、ＢＰＳＧ膜の体積を可能な限り小さくすることによって、上記熱処理によるＢＰＳＧ膜のリフローを生じにくくすることが出来る。
【００９３】
更に、上記のようにＢＰＳＧ膜を各トランジスタのゲート電極上から除去することは、すなわち層間絶縁膜の膜厚を小さくすることになる。その結果、各コンタクトホール２７、２９、３１、３２のアスペクト比が小さくなり、それぞれのコンタクトホール内の埋め込み性を向上でき、不揮発性半導体記憶装置としての信頼性の向上に寄与する。
【００９４】
また、ＢＰＳＧ膜２３、３９を研磨する工程は、制御ゲートＣＧ１〜８上のシリコン窒化膜２２が露出した時点で終了させずに、シリコン窒化膜２２の一部若しくは全てを除去してもかまわない。
【００９５】
なお、上記実施形態では、ビット線ＢＬとセレクトゲートシャント配線Ｍ０−１の２つの金属配線層を、同じ層間絶縁膜（シリコン酸化膜２４）内に形成する例を挙げて説明したが、勿論、それぞれの金属配線層が同じ層間絶縁膜内に設けられる必要は無い。図３５（ａ）、（ｂ）は、本実施形態の変形例について示しおり、（ａ）図は図３（ｂ）に対応し、（ｂ）図は図３（ｄ）に対応するＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図である。
【００９６】
図示するように、上記実施形態と同様に、シリコン酸化膜２４内に設けられたビット線ＢＬ上に、更にＢＰＳＧ膜、シリコン酸化膜による層間絶縁膜４０、４１を形成する。そして、層間絶縁膜４１内に、チタン膜４２、タングステン膜４３によるセレクトゲートシャント配線Ｍ０−１を形成し、このセレクトゲートシャント配線Ｍ０−１とセレクトゲートの多結晶シリコン膜１５とを多結晶シリコン膜２８により接続している。
【００９７】
このように、金属配線層のレベルが高くなることでコンタクトホールのアスペクト比が大きくなるような場合において、本発明の効果は特に顕著に現れると言うことが出来る。
【００９８】
更に、上記実施形態では多結晶シリコン膜１５に接続するコンタクトホールとしてドレイン側のセレクトゲートシャント部を例に挙げて説明したが、勿論、この領域におけるコンタクトホールに限られるものではない。例えば、ソース側のセレクトゲートシャント部に適用できるのは当然であり、必要であれば周辺トランジスタにも適用できる。すなわち、本発明は多結晶シリコン膜１５のレベルに達するコンタクトホールの全てに適用できる。
【００９９】
また、上記実施形態では、ビット線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接続するコンタクトホール内のみ多結晶シリコン膜２８によって埋め込んでいる。これは、メモリセルアレイ領域内であれば同一導電型の不純物を導入した多結晶シリコン膜を用いることが可能だからである。具体的には、メモリセルアレイ領域内の各不純物拡散層１９はｎ型の導電型を有し、セレクトゲートを構成する多結晶シリコン膜１４、１５もｎ型の不純物が導入されている。そのため、ビット線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接続するコンタクトホールを埋め込む材料には、Ｐ（Phosphorus）やＡｓ（Arsenic）等のｎ型不純物を導入された多結晶シリコン膜を共通に用いることが出来る。しかし、周辺トランジスタはｎ型、ｐ型が混在しており、その導電性に対応してコンタクトプラグの材料を変える必要がある。これはプロセス上の制約にはなる。そのため、本実施形態ではビット線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接続するコンタクトホールについてのみ説明している。しかし、ＢＰＳＧ膜２３のリフローは、程度の差はあってもＢＰＳＧ膜２３内に設けられる全てのコンタクトホールの形状に影響を与えるものであるから、全てのコンタクトホールを多結晶シリコン膜等によるコンタクトプラグで埋め込むことが望ましい。勿論、コンタクトホール内を埋め込む材料は多結晶シリコン膜に限らず、低抵抗が実現でき、ＢＰＳＧ膜のリフローに対するコンタクトホール内の強度を十分に得られるものであれば限定されるものではない。
【０１００】
更に、上記実施形態ではＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明したが、勿論ＮＡＮＤ型に限らずＮＯＲ型フラッシュＥＥＰＲＯＭにも適用できるのは言うまでもなく、フラッシュＥＥＰＲＯＭに限らず２層ゲート構造を有するＥＰＲＯＭなどの半導体記憶装置に広汎に応用できる。
【０１０１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０２】
【発明の効果】
以上説明したように、この発明によれば、コンタクトホールの形状変化を防止することにより、コンタクト不良を抑制し、高信頼性の不揮発性半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの回路図。
【図２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図。
【図３】図２の一部断面図であり、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部のＥ−Ｅ’線方向に沿った断面図。
【図４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図５】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図６】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図７】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第４の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図８】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第５の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図９】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第６の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１０】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第７の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第８の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第９の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１３】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１０の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１５】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１２の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１６】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１３の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１７】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１４の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１８】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１５の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１９】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１６の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２０】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１７の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１８の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１９の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図２３】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２０の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図２４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２５】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２２の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２６】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２３の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２７】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２４の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２８】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２５の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２９】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２６の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図３０】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２７の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図３１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２８の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図３２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２９の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部におけるＥ−Ｅ’線方向に沿った断面図。
【図３３】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３０の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部におけるＥ−Ｅ’線方向に沿った断面図。
【図３４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部におけるＥ−Ｅ’線方向に沿った断面図。
【図３５】この発明の一実施形態の変形例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＦ−Ｆ’線に沿った断面図。
【図３６】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図。
【図３７】図３６の一部断面図であり、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメモリセルアレイ領域端部のＢ−Ｂ’線方向に沿った断面図。
【図３８】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図３９】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４０】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４１】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第４の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４２】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第５の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４３】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第６の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４４】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第７の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４５】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第８の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４６】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第９の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４７】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１０の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４８】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１１の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４９】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１２の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメモリセルアレイ領域端部におけるＢ−Ｂ’線方向に沿った断面図。
【図５０】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１３の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメモリセルアレイ領域端部におけるＢ−Ｂ’線方向に沿った断面図。
【図５１】従来の問題点を説明するためのもので、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図を示しており、図３６においてＦ−Ｆ’線に沿った断面図。
【符号の説明】
１…メモリセルアレイ
２、２−１、２−２…選択トランジスタ
３、３−１〜３−８…メモリセルトランジスタ
４…ＮＡＮＤセル
５…ロウデコーダ
６…カラムセレクタ
７…トランジスタ
８…カラムデコーダ
９…読み出し／書き込みノード
１０、１００…シリコン基板
１１、１２、２０、２１、２４、３４、３７、３８、１１０、１２０、２００、２１０、２４０、３４０…シリコン酸化膜
１３、１３０…ゲート絶縁膜
１４、１５、１７、２８、１４０、１５０、１７０、２８０…多結晶シリコン膜
１６、１６０…浮遊ゲート・制御ゲート間絶縁膜
１８、１８０…タングステンシリサイド膜
１９、１９０…不純物拡散層
２２、３３、２２０、３３０…シリコン窒化膜
２３、３９、２３０、３９０…ＢＰＳＧ膜
２５、２５０…チタン膜
２６、２６０…タングステン膜
２７、２９、３１、３２、２７０、２９０、３１０、３２０…コンタクトホール
３５−１〜３…フォトレジスト
３６、３６０…トレンチ
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置の製造方法に関するもので、特に積層ゲート構造のＭＯＳトランジスタをメモリセルトランジスタとして用いるものに係る。
【０００２】
【従来の技術】
近年の半導体装置の製造技術の向上に従って、半導体記憶装置の微細化が進んでいるが、半導体記憶装置の超高密度化と共に、その信頼性を維持する技術も重要となっている。
【０００３】
従来の不揮発性半導体記憶装置及びその製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）を例に挙げて説明する。
【０００４】
図３６は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図、図３７（ａ）乃至（ｅ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図であり、（ａ）図は図３６におけるＡ−Ａ’線に沿った断面図、（ｂ）図はＢ−Ｂ’線に沿った断面図、（ｃ）図は図３６には示していないが、例えばカラムセレクタ等の周辺トランジスタのＢ−Ｂ’線方向に沿った断面図、（ｄ）図はＣ−Ｃ’線に沿った断面図、（ｅ）図は図３６には示していないが、メモリセルアレイ領域端部において制御ゲート線ＣＧ１〜８がロウデコーダに接続される領域のＢ−Ｂ’線方向に沿った断面図である。
【０００５】
図示するように、シリコン基板１００には、帯状に複数の素子分離領域ＳＴＩ（Shallow Trench Isolation）が形成されている。この素子分離領域ＳＴＩは、シリコン酸化膜１１０、１２０によって埋め込まれたトレンチにより構成されている。そして、隣接する上記素子分離領域ＳＴＩ間は半導体素子を形成する活性領域ＡＡ（Active Area）となっている。この活性領域ＡＡ上には、ゲート絶縁膜１３０を介して、多結晶シリコン膜１４０、１５０が設けられている。この多結晶シリコン膜１４０、１５０は、メモリセルトランジスタの浮遊ゲートＦＧ及び選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる。更に、素子領域ＡＡ及び素子分離領域ＳＴＩ上には、素子分離領域ＳＴＩに交差する方向に沿って、多結晶シリコン膜１７０とタングステンシリサイド膜１８０が、浮遊ゲート・制御ゲート間絶縁膜１６０を介して、多結晶シリコン膜１４０、１５０を覆うように延設されている。この多結晶シリコン膜１７０及びタングステンシリサイド膜１８０は、メモリセルトランジスタの制御ゲートＣＧ１〜８となる。そして、上記構成のゲート電極間の半導体基板１００中に不純物拡散層１９０が選択的に形成されることで、メモリセルアレイ領域の選択トランジスタ、メモリセルトランジスタ、及び周辺領域のトランジスタが形成されている。
【０００６】
更に、タングステンシリサイド膜１６０上にはシリコン酸化膜２００、２１０が設けられ、上記浮遊ゲートＦＧ、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２、制御ゲートＣＧ１〜８、及びシリコン酸化膜２００、２１０を被覆するように、シリコン窒化膜２２０が全面に形成されている。また、隣接するゲート電極間を埋め込むようにして、層間絶縁膜２３０が形成され、この層間絶縁膜２３０及びシリコン窒化膜２２０上には、シリコン酸化膜２４０が形成されている。上記シリコン酸化膜２４０内には、ビット線ＢＬ、セレクトゲートシャント配線Ｍ０−１、制御ゲートシャント配線Ｍ０−２、及び周辺トランジスタと接続する金属配線Ｍ０−３が、チタン膜２５０及びタングステン膜２６０から形成されている。
【０００７】
ビット線ＢＬは、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０に到達するコンタクトホール２７０内に埋め込み形成された多結晶シリコン膜によるコンタクトプラグ２８０によって不純物拡散層１９０に接続されている（図３７（ｂ）参照）。このビット線ＢＬによって、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０は図示せぬカラムセレクタに接続されている。
【０００８】
また、選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、及びＳＧＳ１、ＳＧＳ２には、それぞれ浮遊ゲート・制御ゲート間絶縁膜１６０、多結晶シリコン膜１７０、タングステンシリサイド膜１８０、及びシリコン酸化膜２００、２１０が除去された領域が存在する（図３７（ｄ）参照）。この領域がセレクトゲートシャント部となり、複数個の選択トランジスタおきに規則的に設けられている。そして、このセレクトゲートシャント部に設けられたコンタクトホール２９０を介して、セレクトゲートＳＧＤ０、ＳＧＤ１はセレクトゲートシャント配線Ｍ０−１に接続され、このセレクトゲートシャント配線Ｍ０−１によって、ドレイン側のセレクトゲートＳＧＤ０、ＳＧＤ１はロウデコーダに接続される。一方、ソース側のセレクトゲートＳＧＳ１、ＳＧＳ２も、図示せぬシャント配線によってロウデコーダに接続されている。
【０００９】
一方、メモリセルトランジスタの制御ゲートＣＧ１〜８には、メモリセルアレイ領域の端部において、制御ゲートの一部を構成する多結晶シリコン膜１７０に接続するコンタクトホール３１０が各制御ゲートＣＧ１〜８毎に設けられており、この領域が制御ゲートシャント部となる（図３７（ｅ）参照）。そして、この制御ゲートシャント部において制御ゲートＣＧ１〜８のそれぞれは各々の制御ゲートシャント配線Ｍ０−２に接続され、この制御ゲートシャント配線Ｍ０−２によってロウデコーダに接続されている。
【００１０】
また、周辺トランジスタの金属配線層Ｍ０−３も、周辺トランジスタの不純物拡散層１９０に、コンタクトホール３２０を介して接続されている（図３７（ｃ）参照）。
【００１１】
上記構成のＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法について、図３８乃至図５０を用いて説明する。図３８乃至図５０はＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程の断面図を順次示している。なお、図３８（ａ）乃至図５０（ａ）はそれぞれ図３７（ａ）に対応し、図３８（ｂ）乃至図５０（ｂ）はそれぞれ図３７（ｂ）に対応し、図３８（ｃ）乃至図５０（ｃ）はそれぞれ図３７（ｃ）に対応し、図４４（ｄ）及び図４６（ｄ）乃至図５０（ｄ）はそれぞれ図３７（ｄ）に対応し、図４９（ｅ）、図５０（ｅ）はそれぞれ図３７（ｅ）に対応する図である。
【００１２】
まず図３８（ａ）乃至（ｃ）に示すように、シリコン基板１００上に、ゲート絶縁膜１３０となるシリコン酸化膜を熱酸化法等により形成し、このゲート絶縁膜１３０上に多結晶シリコン膜１４０を減圧ＣＶＤ（Chemical Vapor Deposition）法等によりに形成する。引き続き、多結晶シリコン膜１４０上にシリコン窒化膜３３０及びシリコン酸化膜３４０を形成し、温度８５０℃で水素燃焼酸化処理を３０分間行う。
【００１３】
次に、光蝕刻技術とＲＩＥ（Reactive Ion Etching）法等の異方性エッチングにより、シリコン酸化膜３４０、シリコン窒化膜３３０、多結晶シリコン膜１４０、シリコン酸化膜１３０及びシリコン基板１００を順次エッチングして、図３９（ａ）乃至（ｃ）に示すように、素子分離領域ＳＴＩを形成するためのトレンチ３６０を形成する。次に、温度１０００℃の酸化性雰囲気中で熱処理を行うことで、トレンチ３６０の表面に露出しているシリコン基板１００の表面にシリコン酸化膜１１０を形成する。
【００１４】
そして、図４０（ａ）乃至（ｃ）に示すように、全面にシリコン酸化膜１２０をＨＤＰ（High Density Plasma）法等によりに形成することで、トレンチ３６０を埋め込む。
【００１５】
次にシリコン窒化膜３３０をストッパーに用いたＣＭＰ（Chemical Mechanical Polishing）法により、上記シリコン酸化膜１２０、３４０を研磨して平坦化し、素子分離領域ＳＴＩを完成する。そして、ＨＦ溶液によりシリコン酸化膜１２０の表面をエッチングし、次に温度１５０℃のリン酸処理を４０分間行うことで、図４１（ａ）乃至（ｃ）のように、シリコン窒化膜３３０を選択的に除去する。
【００１６】
その後、図４２（ａ）乃至（ｃ）のように、減圧ＣＶＤ法により多結晶シリコン膜１５０を形成し、この多結晶シリコン膜１５０が素子分離領域ＳＴＩ上で各々分離、且つビット線ＢＬ方向に延設されるようにパターニングする。
【００１７】
次に、図４３（ａ）乃至（ｃ）に示すように、減圧ＣＶＤ法により全面に浮遊ゲート・制御ゲート間絶縁膜１６０を形成する。引き続き、浮遊ゲート・制御ゲート間絶縁膜１６０上に多結晶シリコン膜１７０、タングステンシリサイド膜１８０を、それぞれ減圧ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法により形成する。更に、タングステンシリサイド膜１８０上にシリコン酸化膜２００を減圧ＣＶＤ法によりに形成する。
【００１８】
次に、図４４（ａ）乃至（ｄ）に示すように、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２００、タングステンシリサイド膜１８０、多結晶シリコン膜１７０、及び浮遊ゲート・制御ゲート間絶縁膜１６０、多結晶シリコン膜１５０、１４０を素子分離領域ＳＴＩに対して直交する方向に沿ってパターニングする。なお、セレクトゲートシャント部では、シリコン酸化膜２００、タングステンシリサイド膜１８０、多結晶シリコン膜１７０及び浮遊ゲート・制御ゲート間絶縁膜１６０のエッチングも行うことで多結晶シリコン膜１５０を露出させる。
【００１９】
次に、温度８００℃の窒素雰囲気中で１２０秒間の加熱を行い、更に温度１０００℃の酸化性雰囲気中で加熱処理を行うことで、セレクトゲートシャント部以外のシリコン酸化膜２００上にシリコン酸化膜２１０を形成する。その後、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層１９０を選択的に形成し、導入した不純物の活性化のために、温度１０５０℃の熱処理を３０秒間行う。引き続き、全面にシリコン窒化膜２２０を減圧ＣＶＤ法により形成する。
【００２０】
上記工程により、多結晶シリコン膜１４０、１５０からなる浮遊ゲートＦＧと、多結晶シリコン膜１７０、タングステンシリサイド１８０からなる制御ゲートＣＧ１〜８との２層ゲート構造を有するメモリセルトランジスタと、同じく２層構造を有し、セレクトゲートシャント部において多結晶シリコン膜１５０が露出された選択トランジスタ、及び周辺トランジスタが完成する。
【００２１】
次に、図４５（ａ）乃至（ｃ）に示すように、層間絶縁膜として、段差被覆性の高いＢＰＳＧ膜２３０を、常圧ＣＶＤ法により全面に形成した後、ＢＰＳＧ膜２３０のリフローを行い平坦化する。
【００２２】
次に、再度ＢＰＳＧ膜３９０を積み増し、リフローさせる。そして、図４６（ａ）乃至（ｄ）に示すように、メモリセルトランジスタのゲート電極上のシリコン窒化膜２２０をストッパーに用いたＣＭＰ法によりＢＰＳＧ膜２３０、３９０の研磨を行う。
【００２３】
次に、図４７（ａ）乃至（ｄ）に示すように、プラズマＣＶＤ法により、全面にシリコン酸化膜２４０を形成する。
【００２４】
そして、光蝕刻技術とＲＩＥ法にて、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０に到達するコンタクトホール２７０を形成する。
【００２５】
次に、図４８（ａ）乃至（ｅ）のように、減圧ＣＶＤ法により全面に多結晶シリコン膜２８０を形成することによりコンタクトホール２７０を埋め込む。そして、ＣＤＥ（Chemical Dry Etching）法により多結晶シリコン膜２８０をエッチングして、この多結晶シリコン膜２８０のコンタクトホール２７０内における高さ調整を行い、コンタクトプラグを形成する。
【００２６】
次に、図４９（ａ）乃至（ｅ）に示すように、光蝕刻技術とＲＩＥ法にて、周辺回路のトランジスタの不純物拡散層１９０、セレクトゲートシャント部の多結晶シリコン膜１５０、及び制御ゲートシャント部の多結晶シリコン膜１７０に達するコンタクトホール３２０、２９０、３１０をそれぞれ形成する（それぞれ図４９（ｃ）、（ｄ）、（ｅ）参照）。
【００２７】
その後、図５０（ａ）乃至（ｃ）に示すように、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２４０内に、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０と接続するビット線ＢＬ、セレクトゲートのシャント配線Ｍ０−１、制御ゲートのシャント配線Ｍ０−２、及び周辺回路のトランジスタの不純物拡散層１９０と接続する配線Ｍ０−３のパターンを形成する。そして、コンタクトホール３２０の底部の半導体基板１００中に、イオン注入法により不純物を導入し、ＲＴＡ（Rapid Thermal Annealing）法により温度９５０℃の窒素雰囲気中で加熱することにより、導入した不純物を活性化する。その後、ＰＶＤ法により全面にチタン膜２５０及びタングステン膜２６０を順次形成し、コンタクトホール２９０、３２０、３１０を埋め込む。
【００２８】
その後は、チタン膜２５０及びタングステン膜３６０を、配線を形成しない領域のシリコン酸化膜２４０が露出するまでＣＭＰ法により研磨、平坦化して図３７（ａ）乃至（ｅ）の構造を完成する。
【００２９】
上記従来の不揮発性半導体記憶装置の構成及び製造方法により発生する問題点について図５１を用いて説明する。図５１は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ領域におけるセレクトゲートシャント部のビット線ＢＬ方向に沿った断面図である。
【００３０】
前述したように、ビット線ＢＬや各シャント配線との間のコンタクトの形成方法は、まず、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０とビット線ＢＬとの間を接続するためのコンタクトホール２７０を形成し、このコンタクトホール２７０内を多結晶シリコンによるコンタクトプラグ２８０により埋め込む。その後、セレクトゲートシャント部のコンタクトホール２９０、制御ゲートシャント部のコンタクトホール３１０、及び周辺トランジスタの不純物拡散層１９０に接続するコンタクトホール３２０を形成する。そして、周辺トランジスタの不純物拡散層１９０にコンタクトするコンタクトホール３２０の底部に不純物をイオン注入して熱処理を施し、その後で、上記各コンタクトホール２９０、３１０、３２０を、チタン膜２５０とタングステン膜２６０により埋め込む順序となっている。
【００３１】
上記のような製造工程であると、各コンタクトホール２９０、３１０、３２０をチタン膜２５０とタングステン膜２６０で埋め込む前に、コンタクトホール３２０の底部にイオン注入した不純物の熱処理工程が存在する。そのため、この熱処理によりシリコン酸化膜２４０が収縮を起こし、それにつられてＢＰＳＧ膜２３０がリフローし、それによりコンタクトホール２９０、３１０、３２０の形状に異常が発生する場合がある（図５１参照）。
【００３２】
このように、コンタクトホール形状に異常が発生すると、コンタクトホール内をチタン膜２５０及びタングステン膜２６０により十分に埋め込むことが困難となったり、コンタクトホール内を埋め込むことが出来ても、その形状異常により非常に高抵抗な領域になる、といったコンタクト不良の問題が発生する。
【００３３】
そして、この問題は特にセレクトゲートシャント部等の、ゲート絶縁膜１３０上の多結晶シリコン膜１４０、１５０にコンタクトするコンタクトホールで顕著に現れている。
【００３４】
【発明が解決しようとする課題】
上記従来の不揮発性半導体記憶装置及びその製造方法によれば、コンタクトホールの形成後に熱処理を行った際に起きるＢＰＳＧ膜上のシリコン酸化膜の収縮によりＢＰＳＧ膜がリフローし、コンタクトホールの形状が変形する場合がある。そのため、このコンタクト部において断線など、コンタクトの導通不良が発生するという問題があった。
【００３５】
この発明は、コンタクトホールの形状変化の防止することにより、コンタクト不良を抑制し、高信頼性の不揮発性半導体記憶装置の製造方法を提供する。
【００３６】
【課題を解決するための手段】
この発明の一態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に第２導電膜を形成する工程と、前記第１、第２導電膜及び前記第２絶縁膜をパターニングして、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を有し、前記第１、第２導電膜がそれぞれ浮遊ゲート及び制御ゲートとして機能するメモリセルトランジスタの積層構造と、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を有し、前記第１導電膜がゲート電極として機能する第１周辺トランジスタの積層構造と、第２周辺トランジスタのゲート電極とを形成し、且つ前記第１周辺トランジスタの積層構造の前記第２絶縁膜及び前記第２導電膜の一部を除去して前記第１導電膜の一部を露出させる工程と、前記メモリセルトランジスタ及び前記第１周辺トランジスタの前記積層構造の上面及び側壁と、前記第２周辺トランジスタのゲート電極の上面及び側壁とを覆い、前記半導体基板上に第３絶縁膜を形成する工程と、前記半導体基板上に、前記メモリセルトランジスタ及び前記第１周辺トランジスタの前記積層構造、並びに前記第２周辺トランジスタのゲート電極を埋め込むように第４絶縁膜を形成する工程と、前記第４絶縁膜をリフローして平坦化する工程と、前記第４絶縁膜上に第５絶縁膜を形成する工程と、前記第１周辺トランジスタの前記第１導電膜の前記一部に達し、前記第４絶縁膜を貫通する開口を含む第１コンタクトホールを形成する工程と、前記第１コンタクトホール内を、導電性を有し且つ前記第４絶縁膜より溶融温度が高い補強部材により埋め込み、第１コンタクトプラグを形成する工程と、前記第１コンタクトプラグを形成した後、前記第２周辺トランジスタの不純物拡散層に達し、前記第４絶縁膜を貫通する開口を含む第２コンタクトホールを形成する工程と、前記第２コンタクトホールの底部の前記半導体基板中に不純物を注入する工程と、ＲＴＡ法による熱処理を行って、注入した前記不純物を活性化する工程とを具備している。
【００４２】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００４３】
この発明の一実施形態に係る不揮発性半導体記憶装置及びその製造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明する。
【００４４】
図１は本実施形態が適用されるＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイとその周辺回路の一部を示す回路構成図である。図示するように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ１は、２つの選択トランジスタ２−１、２−２の間に直列に接続された例えば８個のメモリセルトランジスタ３−１〜３−８で構成されたＮＡＮＤセル４を複数備えている。各ＮＡＮＤセル４内のメモリセルトランジスタ３−１〜３−８の制御ゲートは、行毎に制御ゲート線ＣＧ１〜ＣＧ８に接続され、メモリセルトランジスタ３−１〜３−８のドレイン側及びソース側に設けられた選択トランジスタ２−１、２−２のセレクトゲートは行毎に、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に接続されており、このセレクトゲート線ＳＧＤ１、ＳＧＳ１、制御ゲート線ＣＧ１〜ＣＧ８はロウデコーダ５に接続されている。ロウデコーダ５は制御ゲート線ＣＧ１〜ＣＧ８のいずれか１つ、そしてセレクトゲート線ＳＧＤ１、ＳＧＳ１を選択的に駆動する。また、一方の選択トランジスタ２−１のドレインにはビット線ＢＬｉ（ｉ＝１、２、…）が接続されており、これらのビット線ＢＬｉはカラムセレクタ６に接続されている。カラムセレクタ６は、電流通路の一端がビット線ＢＬ１、ＢＬ２、…にそれぞれ接続されている複数のトランジスタ７−１、７−２、…を有する。これらのトランジスタのゲートはそれぞれ、異なるカラム選択線ＣＳＬ１〜ＣＳＬ４に接続され、このカラム選択線ＣＳＬ１〜ＣＳＬ４はカラムデコーダ８に接続されている。このカラムデコーダ８はカラム選択線ＣＳＬ１〜ＣＳＬ４を選択的に駆動する。このカラム選択線ＣＳＬ１〜ＣＳＬ４に接続されたトランジスタ７−１〜７−４が選択的に駆動されることにより、ビット線ＢＬ１〜ＢＬ４のいずれか１つが読み出し／書き込みノード９に接続される。この読み出し／書き込みノード９は、図示しない読み出し回路、及び書き込み回路へそれぞれ接続されている。
【００４５】
また、ＮＡＮＤセル４内の他方の選択トランジスタ２−２のソースは共通のローカルソース線ＳＬに接続されており、図示しないグローバルソース線を介してソースデコーダへ接続されている。
【００４６】
図２は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図、図３（ａ）乃至（ｅ）はＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図であり、（ａ）図は図２におけるＤ−Ｄ’線に沿った断面図、（ｂ）図はＥ−Ｅ’線に沿った断面図、（ｃ）図は図２には示していないが、例えばカラムセレクタ等の周辺トランジスタのＥ−Ｅ’線方向に沿った断面図、（ｄ）図はＦ−Ｆ’線に沿った断面図、（ｅ）図は図２には示していないが、メモリセルアレイ領域端部において制御ゲート線ＣＧ１〜８がロウデコーダ５に接続される領域のＥ−Ｅ’線方向に沿った断面図である。
【００４７】
図示するように、シリコン基板１０には、帯状に複数の素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは、シリコン酸化膜１１、１２によって埋め込まれたトレンチにより構成されている。そして、隣接する上記素子分離領域ＳＴＩ間は半導体素子を形成する活性領域ＡＡとなっている。この活性領域ＡＡ上には、ゲート絶縁膜１３（第１絶縁膜）を介して、多結晶シリコン膜１４、１５（第１導電膜）が設けられている。この多結晶シリコン膜１４、１５は、メモリセルトランジスタの浮遊ゲートＦＧ及び選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる。また、ゲート絶縁膜１３は、例えばシリコン酸化膜やオキシナイトライド膜等である。更に、素子領域ＡＡ及び素子分離領域ＳＴＩ上には、素子分離領域ＳＴＩに交差する方向に沿って、多結晶シリコン膜１７とタングステンシリサイド膜１８（第２導電膜）が、浮遊ゲート・制御ゲート間絶縁膜１６（第２絶縁膜）を介して、多結晶シリコン膜１４、１５を覆うように延設されている。この多結晶シリコン膜１７及びタングステンシリサイド膜１８は、メモリセルトランジスタの制御ゲートＣＧ１〜８となる。また、浮遊ゲート・制御ゲート間絶縁膜１６は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の３層構造のＯＮＯ膜や、シリコン酸化膜の単層膜、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜であっても良い。そして上記構成のゲート電極間の半導体基板１０中に、不純物拡散層１９が選択的に形成されることで、メモリセルアレイ領域の選択トランジスタ、メモリセルトランジスタ、及び周辺領域のトランジスタが形成されている。
【００４８】
更に、タングステンシリサイド膜１６上にはシリコン酸化膜２０、２１が設けられ、上記浮遊ゲートＦＧ、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２、制御ゲートＣＧ１〜８、及びシリコン酸化膜２０、２１を被覆するように、シリコン窒化膜２２（第３絶縁膜）が全面に形成されている。また、隣接するゲート電極間を埋め込むようにして、層間絶縁膜２３（第４絶縁膜）が形成され、この層間絶縁膜２３及びシリコン窒化膜２２上には、シリコン酸化膜２４（第５絶縁膜）が形成されている。上記シリコン酸化膜２４内には、ビット線ＢＬ、セレクトゲートシャント配線Ｍ０−１、制御ゲートシャント配線Ｍ０−２、及び周辺トランジスタと接続する金属配線Ｍ０−３が、それぞれチタン膜２５及びタングステン膜２６により形成されている。
【００４９】
ビット線ＢＬは、隣接するセレクトゲートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９に到達するコンタクトホール２７（第２コンタクトホール）内に埋め込み形成された多結晶シリコン膜によるコンタクトプラグ２８（第２コンタクトプラグ）によって接続されている（図３（ｂ）参照）。このビット線ＢＬによって、隣接するセレクトゲート間の不純物拡散層１９はカラムセレクタ６に接続されている。
【００５０】
また、選択トランジスタのドレイン側のセレクトゲートＳＧＤ０、ＳＧＤ１、には、それぞれの多結晶シリコン膜１４、１５が共通に接続され、且つ浮遊ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１７、タングステンシリサイド膜１８、及びシリコン酸化膜２０、２１が除去された領域が存在する（図３（ｄ）参照）。この領域がドレイン側のセレクトゲートシャント部となり、複数個の選択トランジスタおきに規則的に設けられている。そして、このセレクトゲートシャント部に設けられたコンタクトホール２９（第１コンタクトホール）内に埋め込み形成された多結晶シリコン膜によるコンタクトプラグ２８（第１コンタクトプラグ）によって、セレクトゲートＳＧＤ０、ＳＧＤ１はセレクトゲートシャント配線Ｍ０−１に接続され、このセレクトゲートシャント配線Ｍ０−１によって、ドレイン側のセレクトゲートＳＧＤ０、ＳＧＤ１はロウデコーダ５に接続される。
【００５１】
一方、ソース側のセレクトゲートＳＧＳ１、ＳＧＳ２も、浮遊ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１７、タングステンシリサイド膜１８、及びシリコン酸化膜２０、２１が除去されたセレクトゲートシャント部を有している。しかし、ソース側では、隣接するセレクトゲートＳＧＳ１、ＳＧＳ２を構成する多結晶シリコン膜１４、１５は共通接続されておらず、それぞれの多結晶シリコン膜１５は独立したセレクトゲートシャント配線（図示せず）によって接続され、ロウデコーダ５に接続される。なお、上記セレクトゲートシャント部の形成されるＮＡＮＤセル４はダミーのメモリセルとなり、実際のデータの記憶用には使われない。
【００５２】
一方、メモリセルトランジスタの制御ゲートＣＧ１〜８には、メモリセルアレイ領域の端部において、制御ゲートＣＧ１〜８の一部を構成する多結晶シリコン膜１７に接続するコンタクトホール３１が、各制御ゲートＣＧ１〜８毎に設けられており、この領域が制御ゲートシャント部となる（図３（ｅ）参照）。そして、このシャント部において制御ゲートＣＧ１〜８のそれぞれは各々の制御ゲートシャント配線Ｍ０−２に接続され、この制御ゲートシャント配線Ｍ０−２によってロウデコーダ５に接続されている。
【００５３】
また、周辺トランジスタの金属配線層Ｍ０−３も、周辺トランジスタの不純物拡散層１９に、コンタクトホール３２を介して接続されている（図３（ｃ）参照）。
【００５４】
上記構成のＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法について、図４乃至図３４を用いて説明する。図４乃至図３４はＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造工程の断面図を順次示している。なお、図４（ａ）乃至図３４（ａ）はそれぞれ図３（ａ）に対応し、図４（ｂ）乃至図３４（ｂ）はそれぞれ図３（ｂ）に対応し、図４（ｃ）乃至図３４（ｃ）はそれぞれ図３（ｃ）に対応し、図２２（ｄ）、図２３（ｄ）及び図２８（ｄ）乃至図３４（ｄ）はそれぞれ図３（ｄ）に対応し、図３２（ｅ）乃至図３４（ｅ）はそれぞれ図３（ｅ）に対応する図である。
【００５５】
まず図４（ａ）乃至（ｃ）に示すように、シリコン基板１０上に、ゲート絶縁膜１３となるシリコン酸化膜を熱酸化法等により８ｎｍの膜厚に形成し、このゲート絶縁膜１３上に多結晶シリコン膜１４を減圧ＣＶＤ法等により６０ｎｍの膜厚に形成する。なお、このゲート絶縁膜１３はシリコン酸化膜のままでもよいが、ＮＨ３ガス等による窒化と酸化を行うことでオキシナイトライド膜としても良い。
【００５６】
引き続き図５（ａ）乃至（ｃ）に示すように、多結晶シリコン膜１４上にシリコン窒化膜３３及びシリコン酸化膜３４を、減圧ＣＶＤ法等によりそれぞれ７０ｎｍ、２３０ｎｍの膜厚に形成する。そして、温度８５０℃で水素燃焼酸化処理を３０分間行う。
【００５７】
次に、全面にフォトレジスト３５−１を塗布し、光蝕刻技術により図６（ａ）乃至（ｃ）のようにパターニングする。
【００５８】
次に、上記フォトレジスト３５−１をマスクに用いてＲＩＥ法等の異方性エッチングを行い、シリコン酸化膜３４及びシリコン窒化膜３３を加工する。そして、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液にて処理を行い、フォトレジスト３５−１を剥離する。引き続き、上記シリコン酸化膜３４及びシリコン窒化膜３３をマスクに用いたＲＩＥ法等により、多結晶シリコン膜１４、シリコン酸化膜１３及びシリコン基板１０を順次エッチングして、図７（ａ）乃至（ｃ）に示すように、素子分離領域ＳＴＩを形成するためのトレンチ３６を形成する。次に、温度１０００℃の酸化性雰囲気中で熱処理を行うことで、トレンチ３６の表面に露出しているシリコン基板１０の表面に、膜厚６ｎｍのシリコン酸化膜１１を形成する。このシリコン酸化膜１１は、トレンチ３６の角部の形状を緩やかにすることで、この角部へのストレス等の集中を防止するためのものである。
【００５９】
そして、図８（ａ）乃至（ｃ）に示すように、全面にシリコン酸化膜１２をＨＤＰ法等により４３０ｎｍの膜厚に形成することで、トレンチ３６を埋め込む。
【００６０】
次に図９（ａ）乃至（ｃ）のように、シリコン窒化膜３３をストッパーに用いたＣＭＰ法により、上記シリコン酸化膜１２、３４を研磨して平坦化し、素子分離領域ＳＴＩを完成する。
【００６１】
そして、ＨＦ溶液により、図１０（ａ）乃至（ｃ）に示すようにシリコン酸化膜１２を表面から２０ｎｍ程度エッチングし、次に、図１１（ａ）乃至（ｃ）のように、温度１５０℃のリン酸処理を４０分間行うことで、シリコン窒化膜３３を選択的に除去する。
【００６２】
その後、図１２（ａ）乃至（ｃ）のように、減圧ＣＶＤ法により多結晶シリコン膜１５及びシリコン酸化膜３７をそれぞれ１００ｎｍ、２３０ｎｍの膜厚に順次形成する。
【００６３】
次に図１３（ａ）乃至（ｃ）に示すように、全面にフォトレジスト３５−２を塗布し、光蝕刻技術にて図示するようにパターニングする。そして、このフォトレジスト３５−２をマスクに用いたＲＩＥ法等によりシリコン酸化膜３７を加工する。
【００６４】
その後、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液にて処理を行い、レジスト３５−２を剥離した後、図１４（ａ）乃至（ｃ）に示すように、全面に減圧ＣＶＤ法等によりシリコン酸化膜３８を７０ｎｍの膜厚に形成する。
【００６５】
そして、全面エッチバック法により、図１５（ａ）乃至（ｃ）に示すようにシリコン酸化膜３８がシリコン酸化膜３７の側壁にのみ残存するようにエッチングする。
【００６６】
そして、上記シリコン酸化膜３７、３８をマスクに用いたＲＩＥ法により、まず多結晶シリコン膜１５のエッチングを行い、シリコン酸化膜１２の一部を露出させる。次に、この多結晶シリコン膜１５との選択比の高い条件にて再度ＲＩＥによるエッチングを行い、露出しているシリコン酸化膜１２の一部を除去して図１６（ａ）乃至（ｃ）に示す構造を得る。
【００６７】
その後、図１７（ａ）乃至（ｃ）のように、シリコン酸化膜３７、３８のマスク材を、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液にて除去する。
【００６８】
次に、図１８（ａ）乃至（ｃ）に示すように、減圧ＣＶＤ法により全面に浮遊ゲート・制御ゲート間絶縁膜１６を１７ｎｍの膜厚に形成する。この浮遊ゲート・制御ゲート間絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯ２：５ｎｍ）、シリコン窒化膜（ＳｉＮ：７ｎｍ）、及びシリコン酸化膜（ＳｉＯ２：５ｎｍ）の３層構造のＯＮＯ膜である。なお、この浮遊ゲート・制御ゲート間絶縁膜１６は、単にシリコン酸化膜を用いても良いし、シリコン酸化膜とシリコン窒化膜との２層構造のＯＮ膜、ＮＯ膜であっても良い。
【００６９】
なお、周辺領域のトランジスタの形成予定領域の図示せぬ一部領域においては、浮遊ゲート・制御ゲート間絶縁膜１６を除去してもかまわない。
【００７０】
引き続き、図１９（ａ）乃至（ｃ）に示すように、浮遊ゲート・制御ゲート間絶縁膜１６上に多結晶シリコン膜１７、タングステンシリサイド膜１８を、それぞれ減圧ＣＶＤ法、ＰＶＤ法により８０ｎｍ、５０ｎｍの膜厚に形成する。
【００７１】
更に図２０（ａ）乃至（ｃ）に示すように、タングステンシリサイド膜１８上にシリコン酸化膜２０を減圧ＣＶＤ法により２３０ｎｍの膜厚に形成する。
【００７２】
次に、図２１（ａ）乃至（ｃ）に示すように、全面にフォトレジスト３５−３を塗布し、光蝕刻技術にてメモリセルトランジスタ、選択トランジスタ、及び周辺トランジスタのゲート電極のパターンにパターニングする。そして、パターニングされたフォトレジスト３５−３をマスクに用いたＲＩＥ法により、シリコン酸化膜２０をパターニングする。
【００７３】
そして、フォトレジスト３５−３をＯ２−プラズマと、硫酸、過酸化水素水の混合液にて除去した後、上記シリコン酸化膜２０をマスクに用いて、タングステンシリサイド膜１８、多結晶シリコン膜１７、及び浮遊ゲート・制御ゲート間絶縁膜１６をＲＩＥ法により、素子分離領域ＳＴＩに対して直交する方向に沿ってエッチングする。なお、セレクトゲートのシャント部でも、タングステンシリサイド膜１８、多結晶シリコン膜１７、及び浮遊ゲート・制御ゲート間絶縁膜１６を除去しておくことで多結晶シリコン膜１５を露出させる。
【００７４】
次に、セレクトゲートのシャント部をフォトレジストで被覆した後、再度上記シリコン酸化膜２０をマスクに用いたＲＩＥ法により、多結晶シリコン膜１５、１６のエッチングを行い、図２２（ａ）乃至（ｄ）のような構造を完成する。すなわち、多結晶シリコン膜１４、１５からなる浮遊ゲートＦＧと、多結晶シリコン膜１７、タングステンシリサイド１８からなる制御ゲートＣＧ１〜８との２層構造によるメモリセルトランジスタのゲート電極と、同じく２層構造を有し、ＳＧシャント部において多結晶シリコン膜１５が露出された選択トランジスタの電極、及び周辺トランジスタのゲート電極が構成される。
【００７５】
次に、温度８００℃の窒素雰囲気中で１２０秒間の加熱を行い、更に温度１０００℃の酸化性雰囲気中で加熱処理を行うことで、セレクトゲートシャント部以外のシリコン酸化膜２０上にシリコン酸化膜２１を１０ｎｍの膜厚に形成する。その後、イオン注入法によりソース、ドレインとなる領域に不純物を導入することで、不純物拡散層１９を選択的に形成し、導入した不純物の活性化のために、温度１０５０℃の熱処理を３０秒間行う。引き続き、全面にシリコン窒化膜２２を減圧ＣＶＤ法により４０ｎｍの膜厚に形成することで、図２３（ａ）乃至（ｄ）に示す構造を形成する。なお、シリコン酸化膜２０、２１に代えて、この材料にはシリコン窒化膜を用いてもかまわない。
【００７６】
上記工程によりＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ領域及び周辺領域のＭＯＳトランジスタが完成する。
【００７７】
次に、図２４（ａ）乃至（ｃ）に示すように、全面に層間絶縁膜として、段差被覆性の高いＢＰＳＧ膜２３を、常圧ＣＶＤ法により３００ｎｍの膜厚に形成する。その後、温度８００℃、３０分間の窒素雰囲気中での加熱処理を行うことで、ＢＰＳＧ膜２３をリフローさせて、図２５（ａ）乃至（ｃ）のように平坦化する。しかし、ＢＰＳＧ膜を堆積させる下地に段差が存在し、この段差が大きい場合、段差被覆性の高いＢＰＳＧ膜をもってしても、十分にこの段差を埋め込むことが出来ない場合がある。
【００７８】
そこで、図２６（ａ）乃至（ｃ）に示すように、再度ＢＰＳＧ膜３９を３００ｎｍの膜厚に積み増し、図２７（ａ）乃至（ｃ）のように、ＢＰＳＧ膜３９をリフローさせて、ＢＰＳＧ膜２３の段差を埋め込む。
【００７９】
次に、図２８（ａ）乃至（ｄ）に示すように、メモリセルトランジスタのゲート電極上のシリコン窒化膜２２をストッパーに用いたＣＭＰ法によりＢＰＳＧ膜２３、３９の研磨を行う。そして、温度８００℃、１５分の窒素雰囲気中での加熱処理を行うことで、ＢＰＳＧ膜２３、３９の表面を平坦化し、引き続き、温度９５０℃、１０秒の窒素雰囲気中での加熱処理により、ＢＰＳＧ膜２３、３９を高密度化させる。
【００８０】
次に、図２９（ａ）乃至（ｃ）に示すように、プラズマＣＶＤ法により、全面にシリコン酸化膜２４を３５０ｎｍの膜厚に形成する。このシリコン酸化膜２４は、例えばＴＥＯＳ（tetraethylorthosilicate ; Si(OC2H5)4）を用いて形成したシリコン酸化膜である。ＢＰＳＧ膜２３上にシリコン酸化膜２４を設けているのは、ＢＰＳＧ膜２３上に直接金属配線層を形成しようとした場合、コンタクトホール形成時にＢＰＳＧ膜２３上にレジストを塗布しなければならず、この際にＢＰＳＧ膜２３とレジストとが反応して反応層が形成されるためである。また、ＢＰＳＧ膜は軟質のため、ＣＭＰによる平坦化を行うと表面に凹凸が生じ、金属配線層を形成するための下地の膜として適していないためである。
【００８１】
そして、上記シリコン酸化膜２４上にフォトレジストを塗布し、光蝕刻技術にて、隣接する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１との間の不純物拡散層１９及び、セレクトゲートシャント部における多結晶シリコン膜１５（セレクトゲートＳＧＤ０、ＳＧＤ１）とコンタクトを取るコンタクトホールの形成パターンにパターニングする。このパターニングされたフォトレジストをマスクに用いたＲＩＥ法により、まず、シリコン酸化膜２４、ＢＰＳＧ膜２３、３９のエッチングを行い、シリコン窒化膜２２に達するコンタクトホールを形成する。そして、フォトレジストをＯ２−プラズマと、硫酸、過酸化水素水の混合液にて剥離した後、シリコン酸化膜２４をマスクに用いたＲＩＥ法によりシリコン窒化膜２２及びゲート絶縁膜１３のエッチングを行い、図２９（ａ）乃至（ｄ）に示すような、シリコン基板１０に達するコンタクトホール２７、及び多結晶シリコン膜１５に達するコンタクトホール２９を形成する（図２９（ｂ）、（ｄ）参照）。そして、ＲＩＥを行った際にコンタクトホール２７、２９の側壁に堆積した反応生成物を、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液により除去する。なお、ここではコンタクトホール２７、２９を同時に形成する例について説明したが、勿論別個の工程により各々のコンタクトホールを形成してもかまわない。
【００８２】
次に、図３０（ａ）乃至（ｄ）のように、減圧ＣＶＤ法により全面に多結晶シリコン膜２８を３００ｎｍの膜厚に形成し、コンタクトホール２７、２９を埋め込む。
【００８３】
その後、図３１（ａ）乃至（ｄ）に示すように、ＣＤＥ法により多結晶シリコン膜２８をエッチングして、この多結晶シリコン膜２８のコンタクトホール２７内における高さ調整を行い、コンタクトプラグを形成する。
【００８４】
次に、シリコン酸化膜２４上にフォトレジストを塗布し、光蝕刻技術にて、周辺回路のトランジスタの不純物拡散層１９とコンタクトを取るコンタクトホールの形成パターン、及びメモリセルアレイ領域の制御ゲートシャント部において、制御ゲートＣＧ１〜８とコンタクトを取るコンタクトホールの形成パターンにパターニングする。このパターニングされたフォトレジストをマスクに用いたＲＩＥ法により、シリコン酸化膜２４、ＢＰＳＧ膜２３、シリコン窒化膜２２及びゲート絶縁膜１３のエッチングを行い、周辺トランジスタの不純物拡散層１９に到達するコンタクトホール３２を形成する。更に、制御ゲートシャント部において、シリコン酸化膜２４、シリコン窒化膜２２、シリコン酸化膜２０、２１、及びタングステンシリサイド膜１８をエッチングして、多結晶シリコン膜１７に到達するコンタクトホール３１を形成する（図３２（ｃ）、（ｅ）参照）。その後、Ｏ２−プラズマと、硫酸、過酸化水素水の混合液によりレジストを除去して、図３２（ａ）乃至（ｅ）の構造を得る。
【００８５】
その後、シリコン酸化膜２４上にフォトレジストを塗布し、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２４内に、隣接する選択トランジスタのセレクトゲート間の不純物拡散層１９と接続するビット線ＢＬ、セレクトゲートのシャント配線Ｍ０−１、制御ゲートのシャント配線Ｍ０−２、及び周辺回路のトランジスタの不純物拡散層と接続する配線Ｍ０−３のパターンを形成する。そしてフォトレジストを剥離し、エッチングにより堆積した反応生成物を除去することにより図３３（ａ）乃至（ｅ）の構造を得る。
【００８６】
更に、コンタクトホール３２の底部の半導体基板１０中に、イオン注入法により不純物を導入し、ＲＴＡ法により温度９５０℃の窒素雰囲気中で加熱することにより、導入した不純物を活性化する。
【００８７】
そして、図３４（ａ）乃至（ｅ）に示すように、ＰＶＤ法により全面にチタン膜２５及びタングステン膜２６を、それぞれ３００ｎｍ、４００ｎｍの膜厚に順次形成する。
【００８８】
その後は、チタン膜２５及びタングステン膜３６を、配線を形成しない領域のシリコン酸化膜２４が露出するまでＣＭＰ法により研磨、平坦化する。そして、温度４００℃の、水素を含む窒素雰囲気中で３０分間の熱処理を行い、図３（ａ）乃至（ｅ）の構造を完成する。
【００８９】
上記のような構成及び製造方法によれば、セレクトゲートシャント部において、多結晶シリコン膜１５に達するコンタクトホール２９内に、多結晶シリコン膜２８による埋め込みプラグを形成している。そして、この埋め込みプラグの形成後に、周辺トランジスタの不純物拡散層１９にコンタクトするコンタクトホール３２を形成している。
【００９０】
このコンタクトホール３２の底部には、接触抵抗の低減を図るために不純物を導入する工程が必要であり、更にその不純物を活性化させるために高温の熱処理工程が必要となる。この高温の熱処理によりシリコン酸化膜２４は収縮を起こし、それにつられてＢＰＳＧ膜２３はリフローを起こす。
【００９１】
しかし、本実施形態では、上記不純物の活性化のために行う熱処理工程の前に、セレクトゲートシャント部におけるコンタクトホール２９内を多結晶シリコン膜２８により埋め込んでいる。そのため、上記熱処理工程でＢＰＳＧ膜２３のリフローは、コンタクトホール２９の形状に対して殆ど影響を与えない。すなわち、コンタクトホール２９の形状に異常が発生することを抑制することで、コンタクト不良を防止でき、ひいては不揮発性半導体記憶装置の信頼性を向上できる。
【００９２】
また、本実施形態では、シリコン基板１０上に設けた各トランジスタを被覆するように、層間絶縁膜としてのＢＰＳＧ膜２３、３９を形成した後、このＢＰＳＧ膜２３、３９を制御ゲートＣＧ１〜８上のシリコン窒化膜２２が露出するまで研磨、除去している。このように、各トランジスタのゲート電極上からＢＰＳＧ膜を除去して、ＢＰＳＧ膜の体積を可能な限り小さくすることによって、上記熱処理によるＢＰＳＧ膜のリフローを生じにくくすることが出来る。
【００９３】
更に、上記のようにＢＰＳＧ膜を各トランジスタのゲート電極上から除去することは、すなわち層間絶縁膜の膜厚を小さくすることになる。その結果、各コンタクトホール２７、２９、３１、３２のアスペクト比が小さくなり、それぞれのコンタクトホール内の埋め込み性を向上でき、不揮発性半導体記憶装置としての信頼性の向上に寄与する。
【００９４】
また、ＢＰＳＧ膜２３、３９を研磨する工程は、制御ゲートＣＧ１〜８上のシリコン窒化膜２２が露出した時点で終了させずに、シリコン窒化膜２２の一部若しくは全てを除去してもかまわない。
【００９５】
なお、上記実施形態では、ビット線ＢＬとセレクトゲートシャント配線Ｍ０−１の２つの金属配線層を、同じ層間絶縁膜（シリコン酸化膜２４）内に形成する例を挙げて説明したが、勿論、それぞれの金属配線層が同じ層間絶縁膜内に設けられる必要は無い。図３５（ａ）、（ｂ）は、本実施形態の変形例について示しおり、（ａ）図は図３（ｂ）に対応し、（ｂ）図は図３（ｄ）に対応するＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図である。
【００９６】
図示するように、上記実施形態と同様に、シリコン酸化膜２４内に設けられたビット線ＢＬ上に、更にＢＰＳＧ膜、シリコン酸化膜による層間絶縁膜４０、４１を形成する。そして、層間絶縁膜４１内に、チタン膜４２、タングステン膜４３によるセレクトゲートシャント配線Ｍ０−１を形成し、このセレクトゲートシャント配線Ｍ０−１とセレクトゲートの多結晶シリコン膜１５とを多結晶シリコン膜２８により接続している。
【００９７】
このように、金属配線層のレベルが高くなることでコンタクトホールのアスペクト比が大きくなるような場合において、本発明の効果は特に顕著に現れると言うことが出来る。
【００９８】
更に、上記実施形態では多結晶シリコン膜１５に接続するコンタクトホールとしてドレイン側のセレクトゲートシャント部を例に挙げて説明したが、勿論、この領域におけるコンタクトホールに限られるものではない。例えば、ソース側のセレクトゲートシャント部に適用できるのは当然であり、必要であれば周辺トランジスタにも適用できる。すなわち、本発明は多結晶シリコン膜１５のレベルに達するコンタクトホールの全てに適用できる。
【００９９】
また、上記実施形態では、ビット線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接続するコンタクトホール内のみ多結晶シリコン膜２８によって埋め込んでいる。これは、メモリセルアレイ領域内であれば同一導電型の不純物を導入した多結晶シリコン膜を用いることが可能だからである。具体的には、メモリセルアレイ領域内の各不純物拡散層１９はｎ型の導電型を有し、セレクトゲートを構成する多結晶シリコン膜１４、１５もｎ型の不純物が導入されている。そのため、ビット線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接続するコンタクトホールを埋め込む材料には、Ｐ（Phosphorus）やＡｓ（Arsenic）等のｎ型不純物を導入された多結晶シリコン膜を共通に用いることが出来る。しかし、周辺トランジスタはｎ型、ｐ型が混在しており、その導電性に対応してコンタクトプラグの材料を変える必要がある。これはプロセス上の制約にはなる。そのため、本実施形態ではビット線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接続するコンタクトホールについてのみ説明している。しかし、ＢＰＳＧ膜２３のリフローは、程度の差はあってもＢＰＳＧ膜２３内に設けられる全てのコンタクトホールの形状に影響を与えるものであるから、全てのコンタクトホールを多結晶シリコン膜等によるコンタクトプラグで埋め込むことが望ましい。勿論、コンタクトホール内を埋め込む材料は多結晶シリコン膜に限らず、低抵抗が実現でき、ＢＰＳＧ膜のリフローに対するコンタクトホール内の強度を十分に得られるものであれば限定されるものではない。
【０１００】
更に、上記実施形態ではＮＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明したが、勿論ＮＡＮＤ型に限らずＮＯＲ型フラッシュＥＥＰＲＯＭにも適用できるのは言うまでもなく、フラッシュＥＥＰＲＯＭに限らず２層ゲート構造を有するＥＰＲＯＭなどの半導体記憶装置に広汎に応用できる。
【０１０１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【０１０２】
【発明の効果】
以上説明したように、この発明によれば、コンタクトホールの形状変化を防止することにより、コンタクト不良を抑制し、高信頼性の不揮発性半導体記憶装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの回路図。
【図２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図。
【図３】図２の一部断面図であり、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部のＥ−Ｅ’線方向に沿った断面図。
【図４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図５】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図６】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図７】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第４の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図８】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第５の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図９】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第６の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１０】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第７の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第８の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第９の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１３】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１０の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１５】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１２の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１６】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１３の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１７】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１４の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１８】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１５の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図１９】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１６の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２０】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１７の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１８の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１９の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図２３】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２０の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図２４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２５】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２２の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２６】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２３の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２７】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２４の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２８】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２５の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿った断面図。
【図２９】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２６の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図３０】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２７の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図３１】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２８の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線に沿った断面図。
【図３２】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２９の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部におけるＥ−Ｅ’線方向に沿った断面図。
【図３３】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３０の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部におけるＥ−Ｅ’線方向に沿った断面図。
【図３４】この発明の一実施形態に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３１の製造工程の断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレイ領域端部におけるＥ−Ｅ’線方向に沿った断面図。
【図３５】この発明の一実施形態の変形例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図を示しており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＦ−Ｆ’線に沿った断面図。
【図３６】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの平面図。
【図３７】図３６の一部断面図であり、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメモリセルアレイ領域端部のＢ−Ｂ’線方向に沿った断面図。
【図３８】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図３９】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第２の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４０】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第３の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４１】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第４の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４２】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第５の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４３】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第６の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４４】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第７の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４５】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第８の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。
【図４６】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第９の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４７】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１０の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４８】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１１の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線に沿った断面図。
【図４９】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１２の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメモリセルアレイ領域端部におけるＢ−Ｂ’線方向に沿った断面図。
【図５０】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの第１３の製造工程の断面図を示しており、図３６において、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメモリセルアレイ領域端部におけるＢ−Ｂ’線方向に沿った断面図。
【図５１】従来の問題点を説明するためのもので、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの断面図を示しており、図３６においてＦ−Ｆ’線に沿った断面図。
【符号の説明】
１…メモリセルアレイ
２、２−１、２−２…選択トランジスタ
３、３−１〜３−８…メモリセルトランジスタ
４…ＮＡＮＤセル
５…ロウデコーダ
６…カラムセレクタ
７…トランジスタ
８…カラムデコーダ
９…読み出し／書き込みノード
１０、１００…シリコン基板
１１、１２、２０、２１、２４、３４、３７、３８、１１０、１２０、２００、２１０、２４０、３４０…シリコン酸化膜
１３、１３０…ゲート絶縁膜
１４、１５、１７、２８、１４０、１５０、１７０、２８０…多結晶シリコン膜
１６、１６０…浮遊ゲート・制御ゲート間絶縁膜
１８、１８０…タングステンシリサイド膜
１９、１９０…不純物拡散層
２２、３３、２２０、３３０…シリコン窒化膜
２３、３９、２３０、３９０…ＢＰＳＧ膜
２５、２５０…チタン膜
２６、２６０…タングステン膜
２７、２９、３１、３２、２７０、２９０、３１０、３２０…コンタクトホール
３５−１〜３…フォトレジスト
３６、３６０…トレンチ
Claims (6)
- 半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第１、第２導電膜及び前記第２絶縁膜をパターニングして、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を有し、前記第１、第２導電膜がそれぞれ浮遊ゲート及び制御ゲートとして機能するメモリセルトランジスタの積層構造と、前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導電膜を有し、前記第１導電膜がゲート電極として機能する第１周辺トランジスタの積層構造と、第２周辺トランジスタのゲート電極とを形成し、且つ前記第１周辺トランジスタの積層構造の前記第２絶縁膜及び前記第２導電膜の一部を除去して前記第１導電膜の一部を露出させる工程と、
前記メモリセルトランジスタ及び前記第１周辺トランジスタの前記積層構造の上面及び側壁と、前記第２周辺トランジスタのゲート電極の上面及び側壁とを覆い、前記半導体基板上に第３絶縁膜を形成する工程と、
前記半導体基板上に、前記メモリセルトランジスタ及び前記第１周辺トランジスタの前記積層構造、並びに前記第２周辺トランジスタのゲート電極を埋め込むように第４絶縁膜を形成する工程と、
前記第４絶縁膜をリフローして平坦化する工程と、
前記第４絶縁膜上に第５絶縁膜を形成する工程と、
前記第１周辺トランジスタの前記第１導電膜の前記一部に達し、前記第４絶縁膜を貫通する開口を含む第１コンタクトホールを形成する工程と、
前記第１コンタクトホール内を、導電性を有し且つ前記第４絶縁膜より溶融温度が高い補強部材により埋め込み、第１コンタクトプラグを形成する工程と、
前記第１コンタクトプラグを形成した後、前記第２周辺トランジスタの不純物拡散層に達し、前記第４絶縁膜を貫通する開口を含む第２コンタクトホールを形成する工程と、
前記第２コンタクトホールの底部の前記半導体基板中に不純物を注入する工程と、
ＲＴＡ法による熱処理を行って、注入した前記不純物を活性化する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１コンタクトプラグを形成する工程の後、前記第５絶縁膜内に、前記第１コンタクトプラグと接続する第１金属配線層を形成する工程を更に備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。 - 前記第１コンタクトホールを形成する工程は、同時に前記第１周辺トランジスタの不純物拡散層に達し、前記第４絶縁膜を貫通する開口を含む第３コンタクトホールを形成する工程を含み、
前記第１コンタクトプラグを形成する工程は、前記第１、第３コンタクトホール内を前記補強部材により埋め込むことにより、前記第１コンタクトプラグと同時に前記第３コンタクトホールを埋め込む第２コンタクトプラグを形成する工程を含み、
前記第１金属配線層を形成する工程は、前記第５絶縁膜内に、前記第２コンタクトプラグと接続する第２金属配線層を同時に形成する工程を含む
ことを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。 - 前記第４絶縁膜を平坦化する工程の後、該第４絶縁膜を、前記積層構造の上面の前記第３絶縁膜に達するまで除去する工程を更に備え、
前記第５絶縁膜は、前記第３絶縁膜及び前記第４絶縁膜上に形成される
ことを特徴とする請求項１乃至３いずれか１項記載の不揮発性半導体記憶装置の製造方法。 - 前記第４絶縁膜は、ボロン及びリンの添加された第１シリコン酸化膜であり、
前記第５絶縁膜は第２シリコン酸化膜である
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置の製造方法。 - 前記補強部材は、不純物を添加された多結晶シリコンである
ことを特徴とする請求項１乃至５いずれか１項記載の不揮発性半導体記憶装置の製造方法。
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