実施の形態1.
図1〜3は本発明の実施の形態1に係る不揮発性半導体記憶装置(以後、単に「半導体記憶装置」と呼ぶ)の構造を示す断面図であって、図2,3は、図1中の矢視A−A,B−Bにおける断面構造をそれぞれ示している。本実施の形態1に係る半導体記憶装置は、例えばフラッシュメモリであって、複数のメモリセルが形成される領域(以後、「メモリセル領域」と呼ぶ)と、センスアンプ回路やサブデコーダ回路を含む周辺回路が形成される領域(以後、「周辺回路領域」と呼ぶ)とを備えている。図1は、周辺回路が備えるMOSトランジスタとメモリセルトランジスタのゲート幅方向に沿った断面図であって、図2,3は、メモリセルトランジスタのゲート長方向に沿った断面図である。
なお、フラッシュメモリなどのメモリセルトランジスタとは異なり、ロジック回路に使用されるMOSトランジスタのように、ゲート電極に関して、周囲から絶縁されたフローティングゲート電極を備えておらず、外部から電位が印加されるゲート電極だけを備えるMOSトランジスタを本明細書では「通常MOSトランジスタ」と呼ぶ。
図1〜3に示されるように、本実施の形態1に係る半導体記憶装置は、例えばシリコン基板から成る半導体基板1を備えており、半導体基板1の上面内には、例えばシリコン酸化膜から成る素子分離絶縁膜2が形成されている。周辺回路領域における半導体基板1の上面内には、通常MOSトランジスタ11のソース・ドレイン領域3が互いに離れて複数形成されており、互いに隣り合うソース・ドレイン領域3の間の半導体基板1上にはゲート構造4が形成されている。
通常MOSトランジスタ11のゲート構造4は、ゲート絶縁膜4a及びゲート電極4eが半導体基板1側からこの順で積層された積層構造を有しており、ゲート電極4eの側面上にはサイドウォール4fが形成されている。ゲート電極4eは、導電膜4b〜4dがゲート絶縁膜4a側からこの順で積層された構造を成している。ゲート絶縁膜4aは例えばシリコン酸化膜から成り、導電膜4b〜4dは、例えばそれぞれポリシリコン膜、タングステンシリサイド(WSi)膜、ポリシリコン膜から成る。なお図1では、周辺回路領域に形成される複数の通常MOSトランジスタ11のうちの一つだけが示されている。
メモリセル領域における半導体基板1の上面内には、メモリセルトランジスタ21のソース・ドレイン領域13が互いに離れて複数形成されており、互いに隣り合うソース・ドレイン領域13の間の半導体基板1上にはゲート構造14が形成されている。メモリセルトランジスタ21のゲート構造14は、スタック型のゲート構造であって、トンネル絶縁膜14a、フローティングゲート電極14b、絶縁膜14c及びコントロールゲート電極14gが半導体基板1側からこの順で積層された積層構造を有している。
フローティングゲート電極14b、絶縁膜14c及びコントロールゲート電極14gの側面上にはサイドウォール14hが形成されている。コントロールゲート電極14gは、導電膜14d〜14fが絶縁膜14c側からこの順で積層された構造を成している。トンネル絶縁膜14aは例えばシリコン酸化膜から成り、絶縁膜14cは例えばONO膜(シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜)から成る。また、導電膜14d〜14fは、例えばそれぞれポリシリコン膜、タングステンシリサイド膜及びポリシリコン膜から成る。
なお、ゲート長方向に沿って並ぶ複数のメモリセルトランジスタ21の間においては、図3に示されるように、トンネル絶縁膜14a及びフローティングゲート電極14bは分離されているが、絶縁膜14c及びコントロールゲート電極14gは分離されておらず共通している。また図3に示されるように、絶縁膜14cは、フローティングゲート電極14bの上面上だけではなく、ゲート長方向における側面上にも形成されている。
メモリセル領域の素子分離絶縁膜2においては、図2に示されるように、その上端部が部分的に凹んでおり、その凹み部分に絶縁膜24が形成されている。後述するように、ゲート構造14における絶縁膜14cの絶縁膜材料をエッチングする際に、メモリセル領域における素子分離絶縁膜2も部分的にエッチングされてその上端部が凹み、その凹み部分にサイドウォール4f,14hの絶縁膜材料が残置する。この残置した絶縁膜材料が絶縁膜24である。
半導体基板1の上には素子分離絶縁膜2及びゲート構造4,14を覆って層間絶縁膜12が形成されており、層間絶縁膜12は層間絶縁膜5,6から成る。層間絶縁膜5は、ゲート構造4,14の上面を露出するように、互いに隣り合うゲート構造4の間と、互いに隣り合うゲート構造14の間とを充填し、更に、周辺回路領域とメモリセル領域との境界付近においてはゲート構造4とゲート構造14との間を充填している。そして層間絶縁膜6は、層間絶縁膜5の上面上と、ゲート構造4,14の上面上に形成されている。層間絶縁膜5,6は例えばBPSG膜から成る。また、例えば層間絶縁膜5はBPTEOS膜から成り、層間絶縁膜6はp−TEOS膜(プラズマTEOS膜)から成り、両者の材料が異なる場合もある。
本実施の形態1に係る半導体記憶装置では、図1に示されるように、半導体基板1の上面からゲート構造4の上面、つまりゲート電極4eの上面までの距離h1と、半導体基板1の上面からゲート構造14の上面、つまりコントロールゲート電極14gの上面までの距離h2と、半導体基板1の上面から層間絶縁膜5の上面までの距離h3とは互いに同じ値である。そのため、ゲート構造4,14の上面と層間絶縁膜5の上面とは同一平面上に位置しており、同じ高さに位置している。ただし、完成品においては、層間絶縁膜5,6が互いに同じ材料で形成された場合にはそれらの間には境界は存在せず、互いに異なる材料で形成された場合にはそれらの間には境界が存在する。そして、絶縁膜14cの上面からゲート構造14の上面までの厚さは、ゲート絶縁膜4aの上面からゲート構造4の上面までの厚さにゲート絶縁膜4aの膜厚を足し合わせた値から、トンネル絶縁膜14aの膜厚と、フローティングゲート電極14bの膜厚と、絶縁膜14cの膜厚とを足し合わせた値を差し引いた値である。
周辺回路領域における層間絶縁膜12内には、その膜厚方向に貫通して各ソース・ドレイン領域3に達するコンタクトプラグ7が形成されている。また、メモリセル領域における層間絶縁膜12内には、その膜厚方向に貫通して各ソース・ドレイン領域13に達するコンタクトプラグ17が形成されている。
層間絶縁膜12上には例えばBPSG膜から成る層間絶縁膜8が形成されている。周辺回路領域における層間絶縁膜8内には、それを貫通して複数のコンタクトプラグ7にぞれぞれ接続された複数のコンタクトプラグ9が形成されている。そして、周辺回路領域における層間絶縁膜8上には複数のコンタクトプラグ9とそれぞれ接続された複数のアルミニウム配線10が形成されている。また、メモリセル領域における層間絶縁膜8内には、それを貫通して互いに隣り合うソース・ドレイン領域13の一方に接続されたコンタクトプラグ19が形成されており、当該層間絶縁膜8上にはコンタクトプラグ19と接続されたアルミニウム配線20が形成されている。なお、コンタクトプラグ7,9,17,19は例えばタングステン(W)から成る。
次に、図1〜3に示される半導体記憶装置の製造方法について説明する。図4〜52は本実施の形態1に係る半導体記憶装置の製造方法を工程順に示す図である。図4〜51における偶数番号の図は、通常MOSトランジスタ11及びメモリセルトランジスタ21のゲート幅方向に沿った断面図であって、奇数番号の図のうち図5〜39までが図1の矢視B−Bに相当する位置での断面図であって、図41〜51までが図1の矢視A−Aに相当する位置での断面図である。そして、図52は図50に示される構造の平面図である。
図4,5に示されるように、まず半導体基板1の上面を熱酸化して、半導体基板1上に膜厚10nm程度のシリコン酸化膜30を形成する。そして、シリコン酸化膜30上に膜厚100nm程度のシリコン窒化膜31を形成する。次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト32をシリコン窒化膜31上に形成する。
次に、フォトレジスト32をマスクに用いて、シリコン窒化膜31及びシリコン酸化膜30を順次ドライエッチングして、その後フォトレジスト32を除去する。そして、パターニングされたシリコン窒化膜31をマスクに用いて、半導体基板1をドライエッチングする。これにより、図6,7に示されるように、半導体基板1の上面内には、深さ200〜300nm程度のトレンチ2aが形成される。
次に、トレンチ2aによって露出した半導体基板1の内面を熱酸化してから、図8,9に示されるように、膜厚500nm程度のシリコン酸化膜2bを全面に形成する。これにより、トレンチ2aはシリコン酸化膜2bで充填される。そして、図10,11に示されるように、CMP法を用いてシリコン酸化膜2bをその上面から平坦化して、シリコン窒化膜31の上面上のシリコン酸化膜2bを除去する。
次に、図12,13に示されるように、例えばフッ酸を用いてシリコン酸化膜2bをエッチングし、シリコン窒化膜31間のシリコン酸化膜2bを大部分除去する。そして、図14,15に示されるように、例えば熱リン酸を用いてシリコン窒化膜31を除去して、その後、図16,17に示されるように、例えばフッ酸を用いてシリコン酸化膜30を除去する。
次に、図18,19に示されるように、ゲート構造14におけるトンネル絶縁膜14aの絶縁膜材料34を周辺回路領域及びメモリセル領域の半導体基板1上に形成する。絶縁膜材料34は、半導体基板1の上面を熱酸化して得られる厚さ10nm程度のシリコン酸化膜から成る。そして、ゲート構造14におけるフローティングゲート電極14bの電極材料35を全面に形成する。これにより、周辺回路領域及びメモリセル領域における絶縁膜材料34上には電極材料35が形成される。電極材料35は厚さ100nm程度のポリシリコン膜から成る。
次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト36を電極材料35上に形成する。そして、フォトレジスト36をマスクに用いて電極材料35をエッチングし、その後フォトレジスト36を除去する。これにより、図21に示されるように、電極材料35がゲート長方向に沿って複数に分離されて、メモリセル領域における素子分離絶縁膜2が電極材料35から部分的に露出する。
次に図20,21に示されるように、全面に絶縁膜14cの絶縁膜材料37を形成する。これにより、パターニング後の電極材料35上と、メモリセル領域における露出している素子分離絶縁膜2上に絶縁膜材料37が形成される。絶縁膜材料37は、膜厚20nm程度のONO膜から成る。
次に、図22,23に示されるように、写真製版技術を使用して、メモリセル領域を覆うフォトレジスト38を絶縁膜材料37上に形成する。そして、フォトレジスト38をマスクに用いて、周辺回路領域における絶縁膜材料37と電極材料35を順次ドライエッチングして除去し、その後、周辺回路領域における絶縁膜材料34を例えばフッ酸で除去する。これにより、図24,25に示されるように、周辺回路領域では半導体基板1及び素子分離絶縁膜2が露出し、メモリセル領域ではゲート構造14のトンネル絶縁膜14aが完成する。
次に、図26,27に示されるように、周辺回路領域における半導体基板1の上面を熱酸化して、かかる半導体基板1上に膜厚15nm程度のゲート絶縁膜4aを形成する。そして、ゲート構造4のゲート電極4eとゲート構造14のコントロールゲート電極14gとの電極材料48を全面に形成する。これにより、周辺回路領域ではゲート絶縁膜4a上及び素子分離絶縁膜2上に電極材料48が形成され、メモリセル領域では絶縁膜材料37上に電極材料48が形成される。電極材料48は、ポリシリコン膜40と、タングステンシリサイド膜41と、ポリシリコン膜42とがこの順で積層された積層膜である。なお、上層のポリシリコン層42は、後述するCMP法による層間絶縁膜5の研磨時に、当該層間絶縁膜5と選択比が大きく、ストッパ膜として機能する膜であればこれに限られない。
次に、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト43を電極材料48上に形成する。そして、フォトレジスト43をマスクに用いて、電極材料48のポリシリコン膜42をドライエッチングして部分的に除去する。次に、再度フォトレジスト43をマスクに用いてタングステンシリサイド膜41及びポリシリコン膜40を順次ドライエッチングして部分的に除去し、フォトレジスト43を除去する。これにより、図28,29に示されるように、周辺回路領域ではゲート絶縁膜4aが部分的に露出して導電膜4b〜4dから成るゲート電極4eが完成し、メモリセル領域では絶縁膜材料37が部分的に露出して導電膜14d〜14fから成るコントロールゲート電極14gが完成する。
このとき、図28に示されるように、半導体基板1の上面からゲート電極4eの上面までの距離h1は、半導体基板1の上面からコントロールゲート電極14gの上面までの距離h2よりも小さい。従って、コントロールゲート電極14gの上面は、ゲート電極4eの上面と同一平面上には位置しておらず、それよりも高い位置に存在する。これは、半導体基板1とゲート電極4eとの間にはゲート絶縁膜4aしか存在していないが、半導体基板1とコントロールゲート電極14gとの間にはトンネル絶縁膜14a、フローティングゲート電極14bの電極材料35及び絶縁膜14cの絶縁膜材料37が存在し、半導体基板1とゲート電極4e間の層構造と、半導体基板1とコントロールゲート電極14g間の層構造が互いに異なるからである。
次に、図30,31に示されるように、写真製版技術を使用して、周辺回路領域をフォトレジスト45で覆う。そして、フォトレジスト45と、コントロールゲート電極14gにおけるポリシリコン膜から成る導電膜14fとをマスクに用いて、絶縁膜材料37の露出部分を選択的にドライエッチングする。このときのドライエッチングでは、例えばCHF3とCF4とArとO2との混合ガスがエッチングガスとして使用される。これにより、図32,33に示されるように、電極材料35が部分的に露出してメモリセル領域に絶縁膜14cが完成する。またこのとき、メモリセル領域における素子分離絶縁膜2では、電極材料35が上面上に存在しない部分もエッチングされて、その上端部に凹みが生じる。
次に、フォトレジスト45を再度マスクに用いて、例えばCl2とO2との混合ガスをエッチングガスとして使用して、電極材料35の露出部分を選択的にドライエッチングする。これにより、図34,35に示されるように、トンネル絶縁膜14aが部分的に露出してフローティングゲート電極14bが完成する。
ここで、フォトレジスト45はメモリセル領域には形成されておらず、コントロールゲート電極14gの導電膜14fは電極材料35と同様にポリシリコン膜から成ることから、電極材料35をエッチングする際には、導電膜14fもエッチングされる。本実施の形態1では、電極材料35の露出部分を除去する際に、コントロールゲート電極14gの導電膜14fをも上面から部分的に除去することによって、半導体基板1の上面からコントロールゲート電極14gの上面までの距離h2を、半導体基板1の上面からゲート電極4eまでの距離h1に一致させている。これは、エッチング量を調整することによって実現することができる。具体的には、コントロールゲート電極14gの導電膜14fのエッチング量を、エッチング前における距離h2から距離h1を差し引いた値と一致させる。これにより、コントロールゲート電極14gの上面と、ゲート電極4eの上面とが同一平面上に位置し、それらの高さが一致する。また、絶縁膜14cの上面からコントロールゲート電極14gの上面までの厚さは、ゲート絶縁膜4aの上面からゲート電極4eの上面までの厚さにゲート絶縁膜4aの膜厚を足し合わせた値から、トンネル絶縁膜14aの膜厚と、フローティングゲート電極14bの膜厚と、絶縁膜14cの膜厚とを足し合わせた値を差し引いた値となる。
次に、メモリセル領域における半導体基板1の上面内に不純物をイオン注入して、メモリセルトランジスタ21のソース・ドレイン領域13を形成する。そして、フォトレジスト45を除去する。次に、図36,37に示されるように、全面にシリコン窒化膜46を形成する。このとき、メモリセル領域における素子分離絶縁膜2では、絶縁膜14cを形成する際に生じた上端部の凹み部分にもシリコン窒化膜46が形成される。そして、半導体基板1の厚さ方向にエッチングレートが高い異方性エッチング法を用いて、シリコン窒化膜46をドライエッチングする。これにより、図38,39に示されるように、ゲート電極4eの側面にはシリコン窒化膜から成るサイドウォール4fが形成され、コントロールゲート電極14g、絶縁膜14c及びフローティングゲート電極14bの側面にシリコン窒化膜から成るサイドウォール14hが形成される。
このようにして、周辺回路領域には通常MOSトランジスタ11のゲート構造4が完成し、メモリセル領域にはメモリセルトランジスタ21のゲート構造14が完成する。なおサイドウォール4f、14hを形成する際、メモリセル領域における素子分離絶縁膜2では、その上端部に生じた凹み部分の中のシリコン窒化膜46が除去されずに残置する。この残置しているシリコン窒化膜46が上述の絶縁膜24である。
次に、メモリセル領域を覆うフォトレジスト(図示せず)を形成して、周辺回路領域における半導体基板1内に不純物をイオン注入し、通常MOSトランジスタ11のソース・ドレイン領域13を形成する。その後、使用したフォトレジストを除去する。
次に、図40,41に示されるように、ゲート構造4,14を覆って全面に層間絶縁膜5を形成する。そして、ゲート構造4の上端部に位置するゲート電極4eの導電膜4dと、ゲート構造14の上端部に位置するコントロールゲート電極14gの導電膜14fとをストッパ層として、CMP法を用いて層間絶縁膜5をその上面から研磨する。これにより、図42,43に示されるように、層間絶縁膜5がその上面からゲート構造4,14の上面まで除去されて平坦化される。その結果、距離h1〜h3が互いに同じ値となり、ゲート構造4の上面と、ゲート構造14の上面と、層間絶縁膜5の上面とが同一平面上に位置するようになり、それらの高さが一致する。
次に、図44,45に示されるように、平坦化された層間絶縁膜5上と、露出しているゲート構造4,14の上面上とに層間絶縁膜6を形成する。これにより、層間絶縁膜5,6から成る層間絶縁膜12が完成する。そして、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト50を層間絶縁膜6上に形成する。
次に、フォトレジスト50をマスクに用いて層間絶縁膜5,6及びトンネル絶縁膜14aをドライエッチングする。これにより、図46,47に示されるように、メモリセル領域における層間絶縁膜5,6内及びトンネル絶縁膜14a内には、それらの厚さ方向に貫通して互いに隣り合うソース・ドレイン領域13の一方に達するコンタクトホール17aが形成される。そして、フォトレジスト50を除去する。
次に、所定の開口パターンを有するフォトレジスト(図示せず)を層間絶縁膜6上に形成し、当該フォトレジストをマスクに用いて層間絶縁膜5,6、トンネル絶縁膜14a及びゲート絶縁膜4aをドライエッチングする。そして、使用したフォトレジストを除去する。これにより、図48,49に示されるように、メモリセル領域における層間絶縁膜5,6内及びトンネル絶縁膜14a内には、それらの厚さ方向に貫通して互いに隣り合うソース・ドレイン領域13の他方に達するコンタクトホール17aが形成され、周辺回路領域における層間絶縁膜5,6内及びゲート絶縁膜4a内には、それらの厚さ方向に貫通して各ソース・ドレイン領域3に達するコンタクトホール7aが形成される。
なお、一般的に、層間絶縁膜を選択的にエッチングしてコンタクトホールを形成する際、エッチング装置の性能によりエッチング開始直後では他の膜との選択比を十分に確保できず、十分な選択比を生じるまでに多少時間が必要となることがある。そのような場合において、本実施の形態1とは異なり、層間絶縁膜6が存在しないときには、層間絶縁膜5にコンタクトホール17aを形成する際にサイドウォール14hが削れてしまい、コントロールゲート電極14gの側面が露出することがある。その結果、本半導体記憶装置の電気的特性が劣化してしまうことがある。
本実施の形態1では、このような場合を想定して、層間絶縁膜5上に層間絶縁膜6を設けている。これによって、層間絶縁膜5のエッチングが開始する時点ではサイドウォール14hに対して十分な選択比が確実に得られるようになる。その結果、コンタクトホール17aの形成時にコントロールゲート電極14gが露出するのを防止することができ、本半導体記憶装置の電気的特性の劣化を確実に抑制できる。
次に、各コンタクトホール7a,17aを充填するタングステン膜を全面に形成する。そして、各コンタクトホール7a,17aよりも上方のタングステン膜をCMP法等で除去する。これにより、図50,51に示されるように、各コンタクトホール7aを充填する、タングステンから成るコンタクトプラグ7と、各コンタクトホール17aを充填する、タングステンから成るコンタクトプラグ17とが形成される。
なお、コンタクトプラグ7,17に使用される材料や、ゲート構造4,14の上端部に使用される材料によっては、コンタクトプラグ7,17の材料をCMP法等で除去する際に、ゲート構造4,14の上端部の材料に対する選択比が十分に確保できず、当該上端部も一緒に除去されてしまうことがある。ゲート構造4,14の上面上に設けられた層間絶縁膜6はこれを防止する機能も果たす。
図52は図50,51に示される構造の平面図であって、図52では説明の便宜上図50,51中の層間絶縁膜6の記載を省略している。図52に示されるように、複数のゲート構造14の間には層間絶縁膜5が充填されており、その層間絶縁膜5内にはコンタクトプラグ17が形成されている。そして、ゲート構造14とゲート構造4との間にも層間絶縁膜5が充填されている。
次に、層間絶縁膜6の上面上とコンタクトプラグ7,17の上面上とに層間絶縁膜8を形成する。そして、層間絶縁膜8内にコンタクトプラグ9,19を形成して、層間絶縁膜8上にアルミニウム配線10,20を形成する。これにより、図1〜3に示される半導体記憶装置が完成する。
本実施の形態1では、層間絶縁膜5がその上面から研磨されてゲート構造4,14の上面まで除去されており、その結果、層間絶縁膜5の上面は、ゲート構造4,14の上面と同一平面上に位置している。そのため、コンタクトホール7a,17aを形成する直前の層間絶縁膜5がゲート構造4,14を覆っている場合と比較して、デバイスの縮小化にともなってコンタクトホール7a,17aの径を縮小した場合であっても、それらのボトム径の縮小率を低減することができる。以下にこのことについて詳細に説明する。
図53は、上述の図41に示される構造にコンタクトホール17aを形成した際の構造を示す断面図である。図53に示されるように、層間絶縁膜5をゲート構造4,14の上面まで除去することなく、当該層間絶縁膜5がゲート構造4,14を覆った状態でコンタクトホール17aを形成した場合、コンタクトホール17aのボトム径d2はトップ径d1よりも大幅に小さくなる。例えば、半導体基板1の上面から層間絶縁膜5の上面までの距離が1000nm、コンタクトホール17aのテーパ角θが85°、コンタクトホール17aのトップ径d1が300nmとした場合、ボトム径d2は125nmとなる。従って、デバイスの微細化に伴い、コンタクトホール17aのトップ径d1が300nmからその70%にあたる210nmに縮小すると、ボトム径d2は125nmからその28%にあたる35nmまで縮小する。
一方、図54に示されるように、層間絶縁膜5をその上面からある程度研磨してその膜厚を図53の層間絶縁膜5よりも小さくした場合には、コンタクトホール17aのボトム径d2はトップ径d1よりもそれほど小さくならない。例えば、半導体基板1の上面から層間絶縁膜5の上面までの距離が500nm、コンタクトホール17aのトップ径d1が300nmとした場合、ボトム径d2は212.5nmとなる。これは、エッチング条件等を変更したとしてもコンタクトホール17aのテーパ角θはほとんど変化することがなく、当該テーパ角θは層間絶縁膜5の厚みに依存しないからである。従って、コンタクトホール17aのトップ径d1が300nmから210nmに縮小した場合であっても、ボトム径d2は212.5nmからその58%にあたる122.5nmまでしか縮小しない。
このように、コンタクトホールが形成される層間絶縁膜の膜厚を低減することによって、コンタクトホールのボトム径の縮小率を低減できる。本実施の形態1では、層間絶縁膜5はゲート構造4,14の上面と同一平面上に位置しているため、図53のように、ゲート構造4,14を覆っている層間絶縁膜5よりも膜厚が減少する。そのため、図47に示されるように、コンタクトホール17aのトップ径d1とボトム径d2との差を低減でき、デバイスの縮小化にともなってコンタクトホール17aの径を縮小した場合であってもボトム径d2の縮小率を低減できる。その結果、コンタクトホール17aを充填するコンタクトプラグ17とその下地層との接触抵抗を低減することができ、本半導体装置の電気的特性を向上することができる。なお、コンタクトホール7aについても同様のことが言える。
また、下地の段差が一定である限り、後の層間絶縁膜の平坦化を考慮するとその成膜直後の膜厚を薄くすることが困難であることから、最終的な層間絶縁膜の膜厚を低減するためには、成膜後の平坦化処理において研磨量を増加する必要がある。しかしながら、研磨量を単に増加させると、それにともないそのバラツキが大きくなるため、層間絶縁膜の上面に凹凸が生じる。
本実施の形態1では、層間絶縁膜5の上面がゲート構造4,14の上面と同一平面上に位置しているため、かかる層間絶縁膜5を、まずゲート構造4,14を覆って形成し、その後に、ゲート構造4,14の上端部をストッパ層として上面から研磨して平坦化することによって形成することができる。従って、ゲート構造4,14の上方で平坦化処理を停止させる場合よりも、層間絶縁膜5の上面の平坦性を確保することができる。
また仮に、上述の理由から層間絶縁膜5上に層間絶縁膜6を形成する場合であっても、平坦な層間絶縁膜5上に層間絶縁膜6を形成することができるため、当該層間絶縁膜6の上面の平坦性を確保することができる。そして層間絶縁膜6は、そのエッチング時において他の材料に対する選択比が確保できるようになるまでに必要な最低限の厚みで構成することができるため、それを追加したとしてもコンタクトホール7a,17aが形成される層間絶縁膜12の厚みを必要最小限に抑えることができる。従って、層間絶縁膜6を設ける場合であっても、コンタクトホール7a,17aが形成される層間絶縁膜12の上面の平坦性を確保しつつ、コンタクトホール7a,17aのボトム径d2の縮小率を低減でき、本半導体装置の電気的特性を向上することができる。
また、本実施の形態1に係る半導体記憶装置の製造方法では、図34を参照して説明したように、フローティングゲート電極14bが形成されると同時に、ゲート電極4e及びコントロールゲート電極14gの上面が同一平面上に位置するため、特別な工程を追加することなく、ゲート構造4,14の上面を同一平面上に位置させることができる。
実施の形態2.
図55は本発明の実施の形態2に係る半導体記憶装置の構造を示す断面図である。本実施の形態2に係る半導体記憶装置は、上述の実施の形態1に係る半導体記憶装置において、基本的には、導電膜4d,14fの替わりに絶縁膜4g,14iをそれぞれ設けたものである。なお図55と後述する図56〜65までは、図1と同様に、通常MOSトランジスタ11とメモリセルトランジスタ21のゲート幅方向に沿った断面図である。
図55に示されるように、本実施の形態2に係る通常MOSトランジスタ11のゲート構造4では、導電膜4c上に絶縁膜4gが形成されており、導電膜4b,4cでゲート電極4eを構成している。また、本実施の形態2に係るメモリセルトランジスタ21のゲート構造14では、導電膜14e上に絶縁膜14iが形成されており、導電膜14d,14eでコントロールゲート電極14gを構成している。そして、ゲート構造4のサイドウォール4fは、ゲート電極4e及び絶縁膜4gの側面上に形成されており、ゲート構造14のサイドウォール14hは、フローティングゲート電極14b、絶縁膜14c,14i及びコントロールゲート電極14gの側面上に形成されている。絶縁膜4g,14iは、後述する層間絶縁膜5の研磨時に、当該層間絶縁膜5との選択比が大きくストッパ層として機能する絶縁膜であれば良く、例えばシリコン窒化膜から成る。
本実施の形態2においても、実施の形態1と同様に、半導体基板1の上面からゲート構造4の上面までの距離h11と、半導体基板1の上面からゲート構造14の上面までの距離h12と、半導体基板1の上面から層間絶縁膜5の上面までの距離h13とは互いに同じであり、ゲート構造4の上面と、ゲート構造14の上面と、層間絶縁膜5の上面とは同一平面上に位置している。そして、絶縁膜14cの上面からゲート構造14の上面までの厚さは、ゲート絶縁膜4aの上面からゲート構造4の上面までの厚さにゲート絶縁膜4aの膜厚を足し合わせた値から、トンネル絶縁膜14aの膜厚と、フローティングゲート電極14bの膜厚と、絶縁膜14cの膜厚とを足し合わせた値を差し引いた値である。その他の構造について実施の形態1に係る半導体記憶装置と同様であるため、その説明は省略する。
次に、図55に示される半導体記憶装置の製造方法について説明する。図56〜65は本実施の形態2に係る半導体記憶装置の製造方法を工程順に示す図である。まず、実施の形態1に係る製造方法を用いて上述の図24に示される構造までを製造する。そして、図56に示されるように、実施の形態1と同様にして、ゲート構造4のゲート絶縁膜4aを形成する。その後、ゲート電極4eとコントロールゲート電極14gとの電極材料58を全面に形成する。これにより、周辺回路領域ではゲート絶縁膜4a上及び素子分離絶縁膜2上に電極材料58が形成され、メモリセル領域では絶縁膜材料37上に電極材料58が形成される。電極材料58は、ポリシリコン膜40と、タングステンシリサイド膜41とがこの順で積層された積層膜である。
次に、ゲート構造14における絶縁膜14iの絶縁膜材料52を電極材料58上に形成する。絶縁膜材料52はシリコン窒化膜から成る。そして、実施の形態1と同様のフォトレジスト43を絶縁膜材料52上に形成する。
次に、フォトレジスト43をマスクに用いて、絶縁膜材料52をドライエッチングして部分的に除去し、その後フォトレジスト43を除去する。次に、パターンニングした絶縁膜材料52をマスクに用いて、電極材料58のタングステンシリサイド膜41及びポリシリコン膜40を順次ドライエッチングする。これにより、図57に示されるように、周辺回路領域ではゲート絶縁膜4aが部分的に露出して、絶縁膜4gが完成するとともに導電膜4b,4cから成るゲート電極4eが完成し、メモリセル領域では絶縁膜材料37が部分的に露出して、絶縁膜14iが完成するとともに導電膜14d,14eから成るコントロールゲート電極14gが完成する。
このとき、半導体基板1と絶縁膜4gとの間の層構造と、半導体基板1と絶縁膜14iとの間の層構造との相違により、図57に示されるように、半導体基板1の上面から絶縁膜4gの上面までの距離h11は、半導体基板1の上面から絶縁膜14iの上面までの距離h12よりも小さい。従って、絶縁膜14iの上面は、絶縁膜4gの上面よりも高い位置に存在する。
次に、図58に示されるように、実施の形態1と同様にして周辺回路領域をフォトレジスト45で覆う。そして、図59に示されるように、フォトレジスト45をマスクに用いて、例えばCHF3とCF4とArとO2との混合ガスをエッチングガスとして、絶縁膜材料37の露出部分を除去するとともに、それと同時に絶縁膜14iをその上面から部分的に除去する。これにより、電極材料35が部分的に露出してメモリセル領域に絶縁膜14cが完成するとともに、半導体基板1の上面から絶縁膜14iの上面までの距離h12が、半導体基板1の上面から絶縁膜4gの上面までの距離h11に一致する。従って、絶縁膜4g,14iの上面が同一平面上に位置するようになる。また、絶縁膜14cの上面から絶縁膜14iの上面までの厚さは、ゲート絶縁膜4aの上面から絶縁膜4gの上面までの厚さにゲート絶縁膜4aの膜厚を足し合わせた値から、トンネル絶縁膜14aの膜厚と、フローティングゲート電極14bの電極材料35の膜厚と、絶縁膜14cの膜厚とを足し合わせた値を差し引いた値となる。なお、実施の形態1と同様に、絶縁膜14iに対するエッチング量を調整することによって距離h12を距離h11に一致させることができる。
次に、図60に示されるように、フォトレジスト45を再度マスクに用いて、例えばCl2とO2との混合ガスをエッチングガスとして使用して、電極材料35の露出部分を選択的にドライエッチングする。これにより、トンネル絶縁膜14aが部分的に露出してフローティングゲート電極14bが完成する。
次に、メモリセル領域における半導体基板1の上面内に不純物をイオン注入して、メモリセルトランジスタ21のソース・ドレイン領域13を形成する。そして、フォトレジスト45を除去する。
次に、実施の形態1と同様にして、全面にシリコン窒化膜(図示せず)を形成して、半導体基板1の厚さ方向にエッチングレートが高い異方性エッチング法を用いて当該シリコン窒化膜をドライエッチングする。これにより、図61に示されるように、ゲート電極4e及び絶縁膜4gの側面にはシリコン窒化膜から成るサイドウォール4fが形成され、フローティングゲート電極14b、絶縁膜14c、コントロールゲート電極14g及び絶縁膜14iの側面にはシリコン窒化膜から成るサイドウォール14hが形成される。
このようにして、周辺回路領域には通常MOSトランジスタ11のゲート構造4が完成し、メモリセル領域にはメモリセルトランジスタ21のゲート構造14が完成する。その後、実施の形態1と同様にして、通常MOSトランジスタ11のソース・ドレイン領域13を形成し、続いてゲート構造4,14を覆って全面に層間絶縁膜5を形成する。
次に、ゲート構造4の上端部に位置する絶縁膜4gと、ゲート構造14の上端部に位置する絶縁膜14iとをストッパ層として、CMP法を用いて層間絶縁膜5をその上面から研磨する。これにより、図62に示されるように、層間絶縁膜5がその上面からゲート構造4,14の上面まで除去されて平坦化される。その結果、距離h11〜h13が互いに同じ値となり、実施の形態1と同様に、ゲート構造4の上面と、ゲート構造14の上面と、層間絶縁膜5の上面とが同一平面上に位置するようになる。
次に、図63に示されるように、平坦化された層間絶縁膜5上と、露出しているゲート構造4,14の上面上とに層間絶縁膜6を形成する。そして、写真製版技術を使用して、所定の開口パターンを有するフォトレジスト50を層間絶縁膜6上に形成する。
次に、実施の形態1と同様にして、図64に示されるように、メモリセル領域における層間絶縁膜12内及びトンネル絶縁膜14a内に、互いに隣り合うソース・ドレイン領域13の一方に達するコンタクトホール17aを形成し、フォトレジスト50を除去する。そして、図65に示されるように、メモリセル領域における層間絶縁膜5,6内及びトンネル絶縁膜14a内に互いに隣り合うソース・ドレイン領域13の他方に達するコンタクトホール17aを形成するとともに、周辺回路領域における層間絶縁膜5,6内及びゲート絶縁膜4a内に各ソース・ドレイン領域3に達するコンタクトホール7aを形成する。
なお、本実施の形態2では、コンタクトホール17aは、シリコン窒化膜から成るサイドウォール14hに対して自己整合的に形成される。従って、コンタクトホール17aの形成位置が多少ずれた場合であっても、ソース・ドレイン領域13に達するコンタクトホール17aを確実に形成することができる。
次に、実施の形態1と同様にして、コンタクトプラグ7,17を形成し、層間絶縁膜6の上面上とコンタクトプラグ7,17の上面上とに層間絶縁膜8を形成する。そして、層間絶縁膜8内にコンタクトプラグ9,19を形成して、層間絶縁膜8上にアルミニウム配線10,20を形成する。これにより、図55に示される半導体記憶装置が完成する。
以上のように、本実施の形態2では、ゲート構造14の上端部には層間絶縁膜5とは材料が異なる絶縁膜14iが設けられている。そのため、本実施の形態2のように、コンタクトホール17aをゲート構造14に対して自己整合的に層間絶縁膜5内に形成する際、当該コンタクトホール17aの形成位置が設計値からずれたり、当該コンタクトホール17aの径が設計値よりも大きくなった場合であっても、コントロールゲート電極14gが露出することを防止できる。従って、コントロールゲート電極14gが不要な部分とショートすることを防止でき、本半導体記憶装置の電気的特性を更に向上することができる。
また、本実施の形態2に係る半導体記憶装置の製造方法では、図59を参照して説明したように、ゲート構造14の絶縁膜14cが形成されると同時に、ゲート構造4の絶縁膜4gの上面と、ゲート構造14の絶縁膜14iの上面とが同一平面上に位置するようになるため、特別な工程を追加することなく、ゲート構造4,14の上面を同一平面上に位置させることができる。
また、上述の本実施の形態1では、通常MOSトランジスタ11のゲート構造4の上面と、メモリセルトランジスタ21のゲート構造14の上面とが、互いに同一平面上に位置している。一方、本実施の形態1とは異なり、フローティングゲート電極14bの電極材料35をエッチングする際にコントロールゲート電極14gの導電膜14fをエッチングしない場合には、半導体基板1とゲート電極4e間の層構造と、半導体基板1とコントロールゲート電極14g間の層構造とが異なることから、完成後のゲート構造14の上面は、ゲート構造4の上面よりも高い位置に存在することになる。このような段差のある状態で、本実施の形態1のように、ゲート構造4,14を覆って層間絶縁膜5を形成し、ゲート構造4,14の上端部をストッパ層としてその上面から研磨して、ゲート構造4,14の上面までを除去して平坦化すると、使用する研磨布の可撓性により、周辺回路領域とメモリセル領域との境界付近のゲート構造14では、その角が削れてしまい、コントロールゲート電極14gの側面が露出することがある。そのため、コンタクトプラグ17とコントロールゲート電極14gとが電気的に接続されてしまい、半導体記憶装置の電気的特性が劣化することがある。
実施の形態1では、ゲート構造4の上面と、ゲート構造14の上面とが同一平面上に位置しているため、両者の間に段差が生じなくなる。従って、層間絶縁膜5を上述のようにして平坦化する際に、ゲート構造14の角が削れることを抑制できる。これにより、ゲート構造14のコントロールゲート電極14gが、層間絶縁膜5内に形成されるコンタクトプラグ17と電気的に接続されることを防止しつつ、当該コンタクトプラグ17とその下地層との接触抵抗を低減することができる。その結果、本半導体装置の電気的特性を向上することができる。
4,14 ゲート構造、4e ゲート電極、4g,14c,14i 絶縁膜、5,6 層間絶縁膜、11 通常MOSトランジスタ、14b フローティングゲート電極、14g コントロールゲート電極、21 メモリセルトランジスタ、35,48,58 電極材料、37,52 絶縁膜材料。