KR100487552B1 - 플래시 메모리 장치 및 그 형성 방법 - Google Patents

Abstract

셀 영역 트랜지스터의 플로팅 게이트가 하부 플로팅 게이트와 하부 플로팅 게이트 위에 형성된 콘택 홀의 측벽 스페이서로 이루어진 상부 플로팅 게이트가 접속되어 이루어지고, 콘트롤 게이트는 상기 콘택 홀을 채우되 상기 상부 플로팅 게이트 위에 적층된 유전막에 의해 플로팅 게이트와 절연됨을 특징으로 하는 플래시 메모리 장치와 함께 하부 플로팅 게이트막을 패터닝하여 하부 플로팅 게이트를 형성하는 단계, 하부 플로팅 게이트 위로 층간 절연막을 적층하는 단계, 층간 절연막을 패터닝하여 하부 플로팅 게이트가 노출되는 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 도전막을 상기 콘택 홀이 채워지지 않을 정도의 두께로 적층하는 단계, 전면 이방성 식각을 통해 상기 콘택 홀 측벽에 스페이서를 형성하는 단계, 스페이서가 형성된 기판에 유전막을 적층하고 콘트롤 게이트용 도전막을 적층하여 상기 콘택 홀을 채우는 단계, 패터닝을 통해 콘트롤 게이트용 도전막과 유전막을 식각하여 워드 라인을 형성하는 단계를 구비하여 이루어지는 플래시 메모리 장치 형성 방법이 개시된다.

본 발명에 따르면, 콘택홀의 깊이를 조절하여 콘트롤 게이트와 플로팅 게이트 사이의 대향 면적을 늘릴 수 있으므로 결합비를 높일 수 있다.

Description

플래시 메모리 장치 및 그 형성 방법{Flash memory device and method of making the same}

본 발명은 플래시 메모리 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 콘트롤 게이트와 플로팅 게이트 사이의 대향 면적을 넓힐 수 있는 구조를 가진 플래시 메모리 장치 및 그 형성 방법에 관한 것이다.

플래시 메모리에서 데이타의 저장과 삭제같은 동작을 수행하는 데 중요한 역할을 하는 변수로 콘트롤 게이트와 플로팅 게이트 사이의 결합비(coupling ratio)가 있다. 이는 콘트롤 게이트에 인가된 전압에 의해 플로팅 게이트에 주어지는 전압의 비율로 통상 언급될 수 있다. 또한, 결합비는 터널링 절연막을 유전막으로 하는 기판과 플로팅 게이트 사이의 정전용량을 Ctun, 플로팅 게이트와 콘트롤 게이트 사이의 정전용량을 Cono라 할 때 데이타 저장 동작에서는 Cono/(Cono+Ctun)으로, 소거 동작에서는 Ctun/(Cono+Ctun)으로 계산되어 다른 값을 가질 수 있다.

데이타 저장 동작에 대한 결합비를 증가시키기 위해서는 Cono의 값을 증가시키고 Ctun의 값을 줄여야 한다. 그러나, Ctun의 값을 줄이기 위해 터널링 절연막의 두께를 증가시키거나 면적을 줄이면 터널링 전류가 줄어들어 장치의 전체 동작에 지장을 준다. 또한, 플래시 메모리 장치에서는 Cono의 값을 늘려 결합비를 증가시키는 방법으로 콘트롤 게이트와 플로팅 게이트 사이의 유전막(흔히 ONO 유전막)의 산화막 환산 두께를 줄이면 항복 전압(breakdown voltage)값이 낮아지는 문제가 있다. 따라서, 결합비 증가를 위해서는 셀 게이트에서 플로팅 게이트와 콘트롤 게이트의 대향 면적을 넓히는 방법을 사용하게 된다.

도1은 통상의 낸드(NAND)형 플래시 메모리 장치의 셀 스트링 영역에서 스트링이 형성된 방향으로 기판을 절단한 단면을 나타내는 부분 측단면도이며, 도2는 워드 라인이 형성된 방향과 같은 방향으로 셀 게이트가 형성된 영역에서 기판을 절단한 단면을 나타내는 부분 측단면도이다.

도시된 바에 따르면 기판(1)에 게이트 절연막(3)과 폴리실리콘층의 하부 플로팅 게이트막(5)이 적층되고 패터닝, 소자 분리막 적층 및 CMP를 통해 소자 분리막((7)이 형성된다. 폴리실리콘층의 상부 플로팅 게이트막(9)이 적층되고 셀 영역에 스트링을 이루도록 패터닝된다. ONO 유전막(11)이 적층되고 콘트롤 게이트막(13)이 적층된다. 패터닝을 통해 콘트롤 게이트막(13), 유전막(11), 상하부 플로팅 게이트막(9,5)을 식각하여 플로팅 게이트 및 콘트롤 게이트 라인을 포함하는 워드 라인(15)이 형성된다. 이때 스트링 선택 라인(19)과 접지 선택 라인(17)도 형성된다.

게이트 라인 측면에는 스페이서(21)가 형성되며 스페이서(21) 형성을 전후하여 이온주입을 통해 소오스/드레인 영역이 형성된다. 얇은 식각 저지막(23)과 층간 절연막(25)이 형성되고 층간 절연막 평탄화가 이루어진다. 층간 절연막 패터닝과 도전막 충전을 통해 접지 선택 트랜지스터의 소오스 영역을 연결하는 공통 소오스 라인(27)이 워드 라인(15)과 평행하게 형성된다. 다시 층간 절연막(29)이 적층되고 패터닝을 통해 스트링 선택 트랜지스터의 드레인을 노출시킨 후 도전막 적층과 패터닝을 통해 비트라인 콘택(31)과 비트라인(33)을 형성한다.

플래시 메모리의 셀 게이트들 사이의 거리(pitch)가 충분한 경우, 플로팅 게이트의 높이가 낮더라도 콘트롤 게이트와의 사이의 대향 면적을 넓히기가 용이하다. 그러나, 소자 고집적화가 진행되면 도2에서와 같이 상부 플로팅 게이트막(9)의 높이를 높이고 상부 플로팅 게이트의 측면을 콘트롤 게이트와의 대향면으로 사용하게 된다. 그런데, 상부 플로팅 게이트의 측면을 사용하는 형태에서는 패터닝을 통해 게이트 라인들을 분리하면서 상부 플로팅 게이트 측벽에 수직으로 형성된 유전막(11)을 식각하는 과정에서 소자 분리막(7)을 식각하여 그 상면의 수준을 낮추는 리세스(recess)의 문제가 있었다. 또한, 하부 플로팅 게이트막(5)을 패터닝 하는 과정에서 게이트 측부에 폴리실리콘이 잔류하여 인근 플로팅 게이트 사이를 연결시키는 브리지(bridge) 현상이 발생하기 쉽다. 소자 분리막(7)을 식각하는 문제를 줄이기 위해 상부 플로팅 게이트 측벽을 경사지게 형성하는 방법이 사용될 수 있으나 패턴의 폭이 작은 고집적 장치에서는 이 방법도 한계가 있다.

본 발명은 플로팅 게이트와 콘트롤 게이트 사이의 결합비를 증대시킬 수 있는 구조의 플래시 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.

동시에 본 발명은 종래에 문제가 되었던 유전막 식각시의 소자 분리막 리세스와 브리지 현상을 방지할 수 있으면서 공정을 용이하게 할 수 있는 플래시 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는 셀의 플로팅 게이트가 하부 플로팅 게이트와 하부 플로팅 게이트 위에 형성된 콘택 홀의 측벽 스페이서로 이루어진 상부 플로팅 게이트가 접속되어 이루어지고, 콘트롤 게이트는 상기 콘택 홀을 채우되 상기 상부 플로팅 게이트 위에 적층된 유전막에 의해 플로팅 게이트와 절연됨을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치 형성 방법은, 하부 플로팅 게이트막을 패터닝하여 하부 플로팅 게이트를 형성하는 단계, 하부 플로팅 게이트 위로 층간 절연막을 적층하는 단계, 층간 절연막을 패터닝하여 하부 플로팅 게이트가 노출되는 콘택 홀을 형성하는 단계, 콘택 홀이 형성된 기판에 도전막을 상기 콘택 홀이 채워지지 않을 정도의 두께로 적층하는 단계, 전면 이방성 식각을 통해 상기 콘택 홀 측벽에 도전막 스페이서를 형성하는 단계, 스페이서가 형성된 기판에 유전막을 적층하고 콘트롤 게이트용 도전막을 적층하는 단계, 패터닝을 통해 콘트롤 게이트용 도전막과 유전막을 식각하여 워드 라인을 형성하는 단계를 구비하여 이루어진다.

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.

도3a에서 도10a는 본 발명에 따라 셀 영역 및 주변 영역에서 워드 라인과 선택 라인 및 주변 회로의 트랜지스터 게이트를 형성하는 각 단계를 나타내는 공정 측단면도들로서 워드 라인의 트랜지스터의 경우 워드 라인에서 워드 라인과 평행하게 절단한 단면을 나타낸다.

도3b에서 도10b는 본 발명에 따라 셀 영역 및 주변 영역에서 워드 라인과 선택 라인 및 주변 회로의 트랜지스터 게이트를 형성하는 각 단계를 나타내는 공정 측단면도들로서 워드 라인의 트랜지스터의 경우 스트링에서 스트링과 평행하게 절단한 단면을 나타낸다.

도3a 및 도3b를 참조하면, 기판(1)에 게이트 절연막(3)이 형성되고 게이트 절연막 위로 하부 플로팅 게이트막(5)이 적층된다. 이어서 실리콘 질화막(41)이 적층되고 기판에서 STI 방식으로 소자 분리막(43)이 형성된다. 실리콘 질화막(41)은 소자 분리막(43) 적층 후 CMP를 통해 소자 분리를 할 때 저지막의 역할을 한다.

도4a 및 도4b를 참조하면, 질산 등을 이용한 습식 식각으로 실리콘 질화막이 제거되고 기판 전면에 얇은 실리콘 산화막이 형성된다. 실리콘 산화막 패터닝을 통해 하부 플로팅 게이트를 형성하기 위해 이에 대응하는 제1 실리콘 산화막 패턴(47)을 형성한다. 제1 실리콘 산화막 패턴(47)은 워드 라인과 평행한 띠의 형태가 되거나 고립된 아일랜드(island) 형태가 될 수 있으나 본 실시예에서는 워드 라인과 평행한 띠로서 남겨진다. 주변 회로부나 접지 선택 라인 혹은 스트링 선택 라인 영역에서는 얇은 실리콘 산화막은 제거된다. 소자 분리 단계에서 하부 플로팅 게이트 주변 상부에 산화가 이루어지는 경우에도 제1 실리콘 산화막 패턴(47)을 형성하는 단계에서 제거될 수 있으므로 같은 스트링 상에서 인근 트랜지스터 사이에 브리지가 일어나는 것을 방지할 수 있다.

도5a 및 도5b를 참조하면, 실리콘 산화막 패턴이 형성된 기판 전면에 폴리실리콘막(49), 텅스텐 실리사이드막(51)을 차례로 적층한다. 이때 폴리실리콘막은 생략될 수 있고 텅스텐 실리사이드막 대신 기타 도전성이 좋은 도전막이 사용될 수 있다. 다음으로 다시 실리콘 산화막을 적층하고 패터닝하여 제2 실리콘 산화막 패턴(53)을 형성한다. 제2 실리콘 산화막 패턴(53)은 주변 회로 영역의 트랜지스터 게이트에 대응하거나 접지 혹은 스트링 선택 라인의 트랜지스터 게이트에 해당하도록 이루어진다.

도6a와 도6b를 참조하면, 제2 실리콘 산화막 패턴(53)과 제1 실리콘 산화막 패턴(47)을 식각 마스크로 게이트 절연막(3)이나 소자 분리막(43)에 이르게까지 상부 막들을 식각한다. 따라서 평판형의 하부 플로팅 게이트(61)와 선택 라인(55)들 및 주변 회로 영역의 트랜지스터의 게이트(57)가 형성된다. 이어서 이온주입을 통해 셀의 활성 영역에 소오스/드레인을 형성한다. 이때 제1 실리콘 산화막 패턴(47)은 셀 영역의 워드 라인 부분에서 하부 플로팅 게이트막 위에 있고 폴리실리콘막이나 텅스텐 실리사이드막 아래 있으므로 하부 플로팅 게이트(61)에 폴리실리콘층이나 텅스텐 실리사이드층은 존재하지 않는다. 하부 플로팅 게이트(61)는 제1 실리콘 산화막 패턴(47)에 대응하는 형태로 형성되다.

도7a 및 도7b를 참조하면, 기판 전면에 실리콘 질화막을 도포하고 전면 이방성 식각하여 형성된 게이트 패턴들에 스페이서(63)를 형성한다. 스페이서(63) 형성 후 고농도 이온주입을 통해 각 트랜지스터의 소오스/드레인에 LDD 구조를 형성할 수 있고, 노광 공정을 통해 원하는 주변 회로 영역에만 고농도 이온주입을 실시할 수도 있다. 기판 전면에 식각 정지막(65)으로 실리콘 질화막을 적층한다. 이어서, 실리콘 산화막으로 층간 절연막(67)을 적층하고 CMP 과정을 이용하여 층간 절연막 상면을 평탄화한다.

도8a 및 도8b를 참조하면, 패터닝을 통해 셀 영역에서 하부 플로팅 게이트(61)를 드러내는 콘택 홀(69)을 형성한다. 이어서, 폴리실리콘으로 이루어진 상부 플로팅 게이트막을 적층한다. 이때, 상부 플로팅 게이트막은 콘택 홀을 채우지 않을 정도의 두께로 적층한다. 상부 플로팅 게이트막에 대한 전면 이방성 식각을 통해 콘택 홀(69)에 스페이서 형태로 상부 플로팅 게이트(71)를 형성한다. 상부 플로팅 게이트(71)는 하부 플로팅 게이트(61)와 직접 접속되어 있다. 상부 플로팅 게이트(71)가 형성된 기판에 유전막(73)으로 ONO(oxide-nitride-oxide)막을 적층한다.

한편, 콘택 홀을 형성하기 전에 공통 소오스 라인(CSL:common source line) 형성을 위한 패터닝 및 도전막 적층과 평탄화 공정이 이루어질 수 있다. 만약 공통 소오스 라인의 폭이 콘택 홀의 폭보다 충분히 적게 형성될 수 있다면 콘택 홀 형성시 공통 소오스 라인을 위한 그루브 패터닝이 함께 이루어질 수 있다. 상부 플로팅 게이트막 적층시 그루브는 상부 플로팅 게이트막으로 채워지고 스페이서 형성을 위한 에치 백에서 그루브 위쪽의 잔여 상부 플로팅 게이트막이 제거되어 그루브에만 채워진 공통 소오스 라인이 형성될 수도 있다.

도8c와 도8d는 셀 영역의 워드 라인에서 각 트랜지스터의 두 방향으로의 게이트 수직 절단면을 나타내는 측단면도들이다. 이들 도면을 참조하면, 콘택 홀을 형성하는 패터닝 과정에서 노광 공정에 오정렬(misalignment)이 있는 경우에도 어느 정도까지는 스페이서 형태의 상부 플로팅 게이트가 평판형의 하부 플로팅 게이트와 접속됨에 문제가 없음을 알 수 있다. 따라서, 본 공정은 공정 마아진을 높일 수 있다는 장점이 있다.

도9a 및 도9b를 참조하면, 유전막(73) 위로 콘트롤 게이트 폴리실리콘막(75)과 텅스텐 실리사이드막(77)을 차례로 적층한 상태를 나타낸다. 유전막으로는 ONO막 외에 산화 알미늄(Al₂O₃), 산화 티타늄 등의 절연막이 사용될 수 있다. 상부 플로팅 게이트(71)가 스페이서처럼 형성된 콘택 홀에는 콘트롤 게이트 폴리실리콘이 채워진다. 따라서 스페이서 표면과 하부 플로팅 게이트 상면이 플로팅 게이트와 콘트롤 게이트 사이에 이루어지는 커패시터의 대향면이 된다.

도10a 및 도10b를 참조하면, 패터닝을 통해 콘트롤 게이트를 이루는 텅스텐 실리사이드막(77)과 콘트롤 게이트 폴리실리콘(75)막 및 유전막(73)을 차례로 식각하여 콘트롤 게이트 라인 즉 워드 라인을 형성시킨다. 이때, 플로팅 게이트는 이미 도4a 및 도4b의 단계에서 분리되어 형성되어 있다. 그러므로, 플로팅 게이트를 식각할 필요가 없고 플로팅 게이트 사이의 브리지 문제도 없게 된다.

워드 라인 형성 후에는 통상의 플래시 메모리 장치와 같이 다시 층간 절연막이 적층되고 비트라인 콘택 홀 형성 및 도전막 적층, 도전막 패터닝을 통해 비트라인 콘택과 비트라인이 형성될 수 있다. 비트라인 콘택 홀은 공통 소오스 라인을 형성하는 단계에서 하부에 비트라인 콘택 홀 패드를 함께 형성할 수 있다.

도11a 및 도11b는 이상의 실시예를 통해 형성되는 플래시 메모리 장치의 스트링에서의 수직 단면과 워드 라인에서의 수직 단면을 나타내는 부분 측단면도들이다. 이들 도면을 참조하면, 스트링 선택 라인(81)과 접지 선택 라인(83)은 워드 라인(85)과 층 구성 및 패턴의 형성 시기가 다름을 알 수 있다. 워드 라인(85)의 게이트 구성을 보면 하부 플로팅 게이트(87)가 형성되고 그 위에 식각 방지막(91), 층간 절연막(89), 1차 실리콘 산화막 패턴을 관통하는 콘택 홀이 형성되고, 콘택 홀 측벽에 스페이서가 형성되어 상부 플로팅 게이트(93)를 형성하고 있다. 상부 플로팅 게이트(93)는 그 위로 형성된 유전막(95)에 의해 콘택 홀의 잔여부를 채우는 콘트롤 게이트와 절연되며 콘택 홀의 깊이에 따라 넓은 면적에서 콘트롤 게이트(97)와 대향하므로 콘트롤 게이트와 플로팅 게이트 사이의 정전 용량을 늘릴 수 있다.

본 발명에 따르면, 하부 플로팅 게이트 위에 형성되는 콘택홀의 깊이를 조절하여 콘트롤 게이트와 플로팅 게이트 사이의 대향 면적을 늘릴 수 있으므로 결합비를 높일 수 있다. 또한, 본 발명에서는 하부 플로팅 게이트의 분리가 워드 라인 분리와 무관하게 선택 라인이나 주변 회로 영역의 트랜지스터 게이트를 형성하는 과정에서 별도로 이루어질 수 있으므로 인근의 플로팅 게이트 사이의 브리지 현상을 방지할 수 있다. 그리고, 주변 회로 영역과 선택 라인들의 트랜지스터 게이트에는 유전막이 개재되지 않으므로 버팅 콘택을 형성할 필요가 없게 된다.

한편, 셀 영역 내의 트랜지스터 간격이 줄어들어도 정렬의 마아진을 늘릴 수 있어 공정 불량을 감소시킬 수 있다.

도1은 통상의 낸드(NAND)형 플래시 메모리 장치의 셀 스트링 영역에서 스트링이 형성된 방향으로 기판을 절단한 단면을 나타내는 부분 측단면도,

도2는 워드 라인이 형성된 방향과 같은 방향으로 셀 게이트가 형성된 영역에서 기판을 절단한 단면을 나타내는 부분 측단면도,

도3a에서 도10a는 본 발명에 따른 각 영역의 트랜지스터 게이트를 형성하는 각 단계를 나타내는 공정 측단면도들로서, 워드 라인의 트랜지스터의 경우 워드 라인에서 워드 라인과 평행하게 절단한 단면을 나타내는 공정 측단면도들,

도3b에서 도10b는 본 발명에 따른 트랜지스터 게이트를 형성하는 각 단계를 나타내는 공정 측단면도들로서, 워드 라인의 트랜지스터의 경우 스트링에서 스트링과 평행하게 절단한 단면을 나타내는 공정 측단면도들,

도8c와 도8d는 셀 영역의 워드 라인에서 각 트랜지스터의 두 방향으로의 게이트 수직 절단면을 나타내는 측단면도들,

도11a 및 도11b는 본 발명의 일 실시예를 통해 형성되는 플래시 메모리 장치의 스트링에서의 수직 단면과 워드 라인에서의 수직 단면을 나타내는 부분 측단면도들이다.

Claims (6)

1. 셀 영역의 워드 라인에 있는 트랜지스터에서

   플로팅 게이트는 하부 플로팅 게이트와 상기 하부 플로팅 게이트 위 층간 절연막에 형성된 콘택 홀의 측벽 스페이서 형태로 이루어진 상부 플로팅 게이트가 접속되어 이루어지고,

   콘트롤 게이트는 상기 콘택 홀을 채우도록 형성되고 상기 플로팅 게이트 위에 적층된 유전막에 의해 상기 플로팅 게이트와 절연되며,

   상기 층간 절연막은 각 선택 라인이나 주변 회로부 트랜지스터의 게이트 전극 위로 형성되는 플래시 메모리 장치.
2. 삭제
3. 삭제
4. 셀 영역과 주변 영역을 포함하는 기판에 게이트 절연막, 하부 플로팅 게이트막을 적층하고 STI 방식으로 소자 분리막을 형성하는 단계;

   상기 셀 영역을 포함하는 기판 상에 형성된 하부 플로팅 게이트막 위에 마스크 패턴을 형성하는 단계;

   도전층을 증착한 후 패터닝하여 상기 주변 영역에는 상기 하부 플로팅 게이트와 상기 도전층으로 이루어진 게이트 전극을 형성하고, 상기 셀 영역에는 상기 마스크 패턴에 따라 패터닝된 하부 플로팅 게이트를 형성하는 단계;

   층간 절연막을 증착하는 단계;

   상기 셀 영역 상에 형성된 상기 층간 절연막 및 상기 마스크 패턴을 차례로 패터닝하여 상기 하부 플로팅 게이트를 노출시키는 콘택홀을 형성하는 단계;

   상기 콘택홀의 측벽에 스페이서를 형성하여 상부 플로팅 게이트를 형성하는 단계; 그리고

   유전막을 증착한 후, 상기 콘택홀 내에 컨트롤 게이트용 도전막을 증착하고 패터닝하여 워드라인을 형성하는 단계를 포함하는 플래시 메모리 장치 형성 방법.
5. 삭제
6. 제 4 항에 있어서,

   상기 층간 절연막을 증착하는 단계에 이어 상기 층간 절연막에 대한 평탄화가 이루어지고,

   상기 콘택 홀을 형성하기 전에 공통 소오스 라인을 형성하는 단계가 더 구비되는 것을 특징으로 하는 플래시 메모리 장치 형성 방법.