KR100680487B1 - 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법 - Google Patents

낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법 Download PDF

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Abstract

본 발명은 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법에 관한 것으로, 질화막을 식각 정지막으로 사용하기 위하여 게이트 라인 상에 얇은 두께로 형성하고, 그 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 산화막으로 절연막 스페이서를 형성한다. 이로써, 본 발명은 질화막에 대한 식각 선택비를 충분히 확보할 수 있어 전면 식각 공정 시 반도체 기판이 노출되어 식각 손상이 발생되는 것을 방지할 수 있으며, 워드라인 사이에 유전상수가 낮은 산화막이 잔류하므로 셀간 신호 간섭도 최소화할 수 있다. 뿐만 아니라, 식각 두께를 쉽게 제어할 수 있기 때문에, 절연막 스페이서의 잔류 두께를 용이하게 조절할 수 있다.
낸드 플래시, 절연막 스페이서, 질화막, 산화막

Description

낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법{Method of forming a dielectric spacer in a NAND flash memory device}
도 1은 일반적인 난드 플래시 메모리 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102a, 102b, 203a, 203b : 접합 영역
103, 202 : 게이트 라인 103a, 202a : 터널 산화막
103b, 202b : 플로팅 게이트 103c, 202c : 유전체막
103d, 202d : 콘트롤 게이트 104, 204 : 실링 질화막
105, 205 : 버퍼 산화막 206 : 식각 정지막
106a, 106b, 207a, 207b : 절연막 스페이서
207 : 절연층 208 : 고농도 접합 영역
본 발명은 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법에 관한 것으로, 특히 셀간의 신호 간섭(interference)을 방지하고 공정의 재현성을 확보하기 위한 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법에 관한 것이다.
낸드 플래시 메모리 소자는 다수의 셀이 직렬로 연결된 스트링을 기본 단위로 하며, 스트링의 양단에는 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스타가 형성된다.
도 1은 일반적인 난드 플래시 메모리 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상에는 게이트 라인들(103)이 평행하게 형성되며, 게이트 라인들(103) 사이에는 소오스/드레인 역할을 하는 접합 영역(102a 및 102b)이 형성된다. 일반적으로, 게이트 라인(103)은 터널 산화막(103a), 플로팅 게이트(103b), 유전체막(103c) 및 콘트롤 게이트(103d)의 적층 구조로 형성된다. 참고로, 콘트롤 게이트(103d)는 콘트롤 게이트용 폴리실리콘층, 금속층 및 하드 마스크의 적층 구조로 형성된다.
비트라인에 연결되는 공통 드레인(102b)과 공통 소오스 라인에 연결되는 소오스 라인(도시되지 않음) 사이에는 다수의 게이트 라인들(103)이 형성되는데, 드레인(102b)을 포함하는 게이트 라인이 드레인 셀렉트 라인(DSL)이 되며, 소오스 라인을 공유하는 게이트 라인이 소오스 셀렉트 라인(도시되지 않음)이 된다. 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인 사이에는 다수의 워드라인(WLa1 내지 WLan; 도면에서는 3개만 도시됨)이 형성된다. 경우에 따라, 워드라인은 16개, 32개 또는 64개가 형성된다.
이렇게, 드레인 셀렉트 라인(DSL)과, 소오스 셀렉트 라인과, 이들 사이에 형성된 다수의 워드라인들이 하나의 스트링을 구성한다.
각각의 게이트 라인(103) 측벽에는 질화막으로 이루어진 절연막 스페이서(106a 및 106b)가 형성되는데, 절연막 스페이서(106a 및 106b)를 형성하기 전에 실링 질화막(104)과 버퍼 산화막(105)이 전체 구조 상에 형성된다.
절연막 스페이서(106a)에 의해 워드라인들 사이의 접합 영역(102a)은 노출되지 않으며, 드레인 셀렉트 라인(DSL) 사이의 드레인(102b)이나 소오스 셀렉트 라인 사이의 공통 소오스는 노출된다.
드레인(102b) 상부에는 비트라인과 전기적인 연결을 위하여 콘택 플러그가 형성된다. 그런데, 소자의 집적도가 높아질수록 드레인 셀렉트 라인(DSL)의 간격이 좁아져서 콘택 플러그를 형성하기가 어려워진다. 따라서, 이를 해결하기 위하여, 콘택 플러그를 형성하기 전에, 드레인 셀렉트 라인(DSL) 사이에 형성된 절연막 스페이서(106b)를 제거하여 콘택 플러그가 형성될 영역을 최대한 확보한다.
이때, 워드라인들 사이에는 절연막 스페이서(106a)가 제거되지 않고 잔류된다. 이는, 워드라인들의 간격이 드레인 셀렉트 라인(DSL)의 간격보다 더 좁을 뿐만 아니라 제거 필요성이 없기 때문이다. 이렇게, 유전상수가 높은 질화막으로 이루어진 절연막 스페이서(106a)가 워드라인들 사이에 잔류하면, 기생 커패시턴스가 발생 하여 셀간 신호 간섭이 발생된다. 이로 인해, 셀들의 문턱 전압 분포가 넓어지거나, 프로그램 또는 소거 동작의 속도가 낮아져 전기적 특성이 저하될 수 있다.
한편, 절연막 스페이서가 질화막으로 이루어지기 때문에, 일반적으로 절연막 스페이서는 H3PO4로 제거된다. 이로 인해, 절연막 스페이서를 제거하는 과정에서 반도체 기판이 드러날 경우 식각 손실이 발생될 수 있다. 식각 손실이 발생되면 반도체 기판에 형성된 접합 영역의 불순물 농도가 감소하여 소자의 전기적 특성이 저하된다.
또한, 절연막 스페이서 식각 시 질화물에 대한 산화물의 선택비를 향상시키기 어렵기 때문에 절연막 스페이서의 두께 조절이 어렵다. 이는, 드레인 상부에 콘택 플러그를 형성하기 전에 드레인에 불순물을 주입하는 고농도 이온주입 공정에 영향을 준다.
이에 대하여, 본 발명이 제시하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법은 질화막을 식각 정지막으로 사용하기 위하여 게이트 라인 상에 얇은 두께로 형성하고, 그 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 산화막으로 절연막 스페이서를 형성한다. 이로써, 본 발명은 질화막에 대한 식각 선택비를 충분히 확보할 수 있어 전면 식각 공정 시 반도체 기판이 노출되어 식각 손상이 발생되는 것을 방지할 수 있으며, 워드라인 사이에 유전상수가 낮은 산화막이 잔류하므로 셀간 신호 간섭도 최소화할 수 있다. 뿐만 아니라, 식각 두께를 쉽게 제어할 수 있기 때문에, 절연막 스페이서의 잔류 두께를 용이하게 조절할 수 있다.
본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법은 다수의 게이트 라인과 게이트 라인들 사이에 접합 영역이 형성된 반도체 기판이 제공되는 단계와, 게이트 라인을 포함한 전체 구조 상에 질화막으로 이루어진 식각 정지막을 형성하는 단계와, 게이트 라인 사이가 완전히 매립되도록 전체 구조 상에 탄소 또는 수소와 실리콘이 결합한 물질로 절연층을 형성하는 단계와, 절연층을 전면 식각 공정으로 식각하여 게이트 라인들 측벽에 절연막 스페이서를 형성하는 단계, 및 게이트 라인들 중 드레인 셀렉트 라인 사이와 소오스 셀렉트 라인 사이에 형성된 절연막 스페이서를 제거하는 단계를 포함한다.
상기에서, 식각 정지막을 형성하기 전에, 게이트 라인을 포함한 전체 구조 상에 실링 질화막 및 버퍼 산화막을 형성하는 단계를 더 포함할 수 있다.
질화막은 50Å 내지 100Å의 두께로 형성할 수 있다.
전면 식각 공정 시 C4F8, C5F8, C4F6 및 C3F8 중 어느 하나를 주 식각제로 사용하는 것이 바람직하며, CH2F2를 첨가 가스로 사용할 수 있다. 한편, 전면 식각 공정 시 식각 장비의 캐소드 온도를 40℃ 내지 80℃로 유지하는 것이 바람직하다.
절연막 스페이서를 제거하기 전에, 드레인 셀렉트 라인 사이와 소오스 셀렉 트 라인 사이에 고농도 접합 영역을 형성하는 단계를 더 포함할 수 있다.
절연막 스페이서는 BOE 용액으로 제거할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 통상의 공정으로 반도체 기판(201) 상에 게이트 라인들(202)이 평행하게 형성한다. 게이트 라인들(202) 사이에는 소오스/드레인 역할을 하는 접합 영역(202a 및 202b)을 형성한다. 일반적으로, 게이트 라인(202)은 터널 산화막(202a), 플로팅 게이트(202b), 유전체막(202c) 및 콘트롤 게이트(202d)의 적 층 구조로 형성된다. 참고로, 콘트롤 게이트(202d)는 콘트롤 게이트용 폴리실리콘층, 금속층 및 하드 마스크의 적층 구조로 형성된다.
한편, 비트라인에 연결되는 공통 드레인(203b)과 공통 소오스 라인에 연결되는 소오스 라인(도시되지 않음) 사이에는 다수의 게이트 라인들(202)이 형성되는데, 드레인(203b)을 포함하는 게이트 라인이 드레인 셀렉트 라인(DSL)이 되며, 소오스 라인을 공유하는 게이트 라인이 소오스 셀렉트 라인(도시되지 않음)이 된다. 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인 사이에는 다수의 워드라인(WL)이 형성된다. 경우에 따라, 워드라인은 16개, 32개 또는 64개가 형성된다.
이렇게, 드레인 셀렉트 라인(DSL)과, 소오스 셀렉트 라인과, 이들 사이에 형성된 다수의 워드라인들이 하나의 스트링을 구성한다.
상기에서 서술한 게이트 라인들을 형성하는 공정은 이미 널리 공지된 기술이므로, 자세한 설명은 생략하기로 한다.
도 2b를 참조하면, 게이트 라인(202)을 포함한 전체 구조 상에 실링 질화막(204), 버퍼 산화막(205) 및 식각 정지막(206)을 순차적으로 형성한다. 식각 정지막(206)은 질화막으로 형성하는 것이 바람직하다. 이때, 식각 정지막(206)은 후속 공정으로 절연막 스페이서를 형성하기 위한 전면 식각 공정과 절연막 스페이서를 제거하는 공정이 완료된 후에도 잔류할 수 있을 정도의 두께로 형성한다. 또한, 식각 정지막(206)을 너무 두껍게 형성하면 워드라인들 사이에 질화막이 너무 두껍게 잔류하면 워드라인 사이의 유전 상수가 증가할 수 있으므로, 적절한 두께로 형성하는 것이 바람직하다. 예컨대, 식각 정지막(206)은 50Å 내지 100Å의 두께로 형성 할 수 있다.
도 2c를 참조하면, 게이트 라인(202) 사이가 완전히 매립되도록 전체 구조 상에 절연층(207)을 형성한다. 여기서 절연층(207)은 게이트 라인(202) 측벽에 절연막 스페이서를 형성하기 위한 것으로, 산화물로 유전율이 낮은 물질로 형성하는 것이 바람직하다. 예컨대, 실리콘에 결합하고 있는 실리콘(silicon) 대신에 탄소(carbon)나 수소(hydrogen)가 결합하고 있는 물질로 형성한다. 즉, (C46H36O3 )n이나 (C86H56O)n으로 절연층(207)을 형성할 수 있다.
도 2d를 참조하면, 절연층(도 2c의 207)이 게이트 라인(202)의 측벽에만 잔류되도록 전면 식각 공정으로 절연층(도 2c의 207)을 식각하여 게이트 라인(202)의 측벽에 절연막 스페이서(207a 및 207b)를 형성한다. 이때, 전면 식각 공정은 CF4/O2 대신에 하부의 식각 정지막(206)에 대한 높은 식각 선택비를 얻기 위하여 카본대 불소비(Carbon to fluorine ratio)가 큰 C4F8, C5F8, C4 F6 및 C3F8 중 어느 하나를 주 식각제로 사용하고, 선택비를 보다 더 향상시키기 위하여 CH2F2를 첨가할 수 있다. 또한, 높은 식각 선택비를 얻기 위하여 건식 식각 장비의 캐소드(cathode) 온도를 40℃ 내지 80℃로 유지하는 것이 바람직하다.
한편, 전면 식각 공정의 목표 식각 두께는 절연층(도 2c의 207)을 게이트 라인(202)의 측벽에 잔류시키되, 워드라인(WL) 사이에 절연막 스페이서(207a)가 형성되면서 절연층(도 2c의 207)이 과도하게 식각되는 것을 방지할 수 있을 정도로 설 정하는 것이 바람직하다. 절연층(도 2c의 207)이 과도하게 식각되어 절연막 스페이서(207a)가 워드라인(WL)의 측벽 일부에만 잔류되면, 후속 SAC(Self aligned contact) 공정 시 형성되는 질화막이 워드라인(WL)들 사이에 형성되어 유전 상수가 증가하기 때문이다.
절연막 스페이서(207a 및 207b)를 형성한 후에는, 콘택 플러그가 형성될 드레인(203b) 영역에 불순물을 고농도로 주입하여 고농도 접합 영역(208)을 형성한다. 이는 콘택 저항을 낮추기 위한 것이다.
도 2e를 참조하면, 절연막 스페이서(도 2d의 207b)에 의해 더 좁아진 드레인 셀렉트 라인(DSL) 사이의 폭을 넓히기 위하여 절연막 스페이서(도 2d의 207b)를 제거한다. 이때, 절연막 스페이서(도 2d의 207b)는 BOE(Buffered Oxide Etchant)를 사용하여 제거할 수 있다.
한편, 워드라인(WL) 사이의 절연막 스페이서(207a)는 식각되지 않도록 식각 마스크(도시되지 않음)를 형성한 상태에서 드레인 셀렉트 라인(DSL) 사이의 절연막 스페이서(도 2d의 207b)만을 선택적으로 식각한다.
또는, 식각 마스크를 형성하지 않고, 공정 조건(예를 들면, 식각 시간)을 조절하여 드레인 셀렉트 라인(DSL)의 측벽에 형성된 절연막 스페이서(도 2d의 207b)만을 제거한다. 워드라인(WL) 사이의 절연막 스페이서(207a)는 상부만 노출되고 드레인 셀렉트 라인(DSL) 사이의 절연막 스페이서(도 2d의 207b)는 전체가 노출되어 있기 때문에, 드레인 셀렉트 라인(DSL) 사이의 절연막 스페이서(도 2d의 207b)가 더 빠르게 식각된다. 따라서, 식각 공정 시간을 조절하면, 드레인 셀렉트 라인 (DSL) 사이의 절연막 스페이서(도 2d의 207b)만 선택적으로 제거할 수 있다.
한편, 절연막 스페이서(도 2d의 207b)가 식각되면서 하부의 식각 정지막(206)이 노출된다. 식각 정지막(206)은 질화막으로 이루어져 있으며, 질화물에 대한 높은 선택비는 쉽게 얻을 수 있다. 따라서, 절연막 스페이서(도 2d의 207b) 식각 시 반도체 기판(201)이 노출되는 것을 충분히 방지할 수 있다.
이후, 도면에는 도시되어 있지 않지만, 절연막 스페이서(도 2d의 207b)가 제거되어 드레인 셀렉트 라인(DSL) 사이의 공간이 넓어진 상태에서 드레인(203b) 상부에 콘택 플러그를 형성한다.
상술한 바와 같이, 본 발명은 질화막을 식각 정지막으로 사용하기 위하여 게이트 라인 상에 얇은 두께로 형성하고, 그 상부에 산화막을 형성한 후 전면 식각 공정을 실시하여 산화막으로 절연막 스페이서를 형성한다. 이로써, 본 발명은 질화막에 대한 식각 선택비를 충분히 확보할 수 있어 전면 식각 공정 시 반도체 기판이 노출되어 식각 손상이 발생되는 것을 방지할 수 있으며, 워드라인 사이에 유전상수가 낮은 산화막이 잔류하므로 셀간 신호 간섭도 최소화할 수 있다. 뿐만 아니라, 식각 두께를 쉽게 제어할 수 있기 때문에, 절연막 스페이서의 잔류 두께를 용이하게 조절할 수 있다.

Claims (9)

  1. 다수의 게이트 라인과 상기 게이트 라인들 사이에 접합 영역이 형성된 반도체 기판이 제공되는 단계;
    상기 게이트 라인을 포함한 전체 구조 상에 질화막으로 이루어진 식각 정지막을 형성하는 단계;
    상기 게이트 라인 사이가 완전히 매립되도록 전체 구조 상에 탄소 또는 수소와 실리콘이 결합한 물질로 절연층을 형성하는 단계;
    상기 절연층을 전면 식각 공정으로 식각하여 상기 게이트 라인들 측벽에 절연막 스페이서를 형성하는 단계; 및
    상기 게이트 라인들 중 드레인 셀렉트 라인 사이와 소오스 셀렉트 라인 사이에 형성된 상기 절연막 스페이서를 제거하는 단계를 포함하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  2. 제 1 항에 있어서, 상기 식각 정지막을 형성하기 전에,
    상기 게이트 라인을 포함한 전체 구조 상에 실링 질화막 및 버퍼 산화막을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  3. 제 1 항에 있어서,
    상기 질화막은 50Å 내지 100Å의 두께로 형성되는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  4. 제 1 항에 있어서,
    상기 절연층은 (C46H36O3)n이나 (C86H56O)n으로 형성되는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  5. 제 1 항에 있어서,
    상기 전면 식각 공정 시 C4F8, C5F8, C4F6 및 C3F8 중 어느 하나를 주 식각제로 사용하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  6. 제 5 항에 있어서,
    상기 전면 식각 공정 시 CH2F2를 첨가 가스로 사용하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  7. 제 1 항 또는 제 5 항에 있어서,
    상기 전면 식각 공정 시 식각 장비의 캐소드 온도를 40℃ 내지 80℃로 유지하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  8. 제 1 항에 있어서, 상기 절연막 스페이서를 제거하기 전에,
    상기 드레인 셀렉트 라인 사이와 상기 소오스 셀렉트 라인 사이에 고농도 접합 영역을 형성하는 단계를 더 포함하는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
  9. 제 1 항에 있어서,
    상기 절연막 스페이서는 BOE 용액으로 제거되는 낸드 플래시 메모리 소자의 절연막 스페이서 형성 방법.
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