KR100796508B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 스택 게이트 패턴을 구비하는 단계; 상기 스택 게이트 패턴 양측벽을 따라 실리콘 산화막으로 이루어진 제 1 산화막을 콘포멀(conformal)하게 증착하는 단계; 상기 제 1 산화막 상에 제 2 산화막을 콘포멀하게 형성하는 단계; 상기 제 2 산화막 상에 제 1 질화막을 형성하는 단계; 상기 제 1 질화막 상에 제 3 산화막을 콘포멀하게 형성하는 단계; 상기 제 3 산화막 상에 제 2 질화막을 형성하는 단계; 및 상기 스택 게이트 패턴 양측벽에 상기 제 1 산화막, 제 2 산화막, 제 1 질화막, 제 3 산화막 및 제 2 질화막으로 이루어진 스페이서를 형성하기 위한 식각 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법 및 이에 따라 제조된 플래시 메모리 소자에 관한 것이다.
플래시 메모리 소자, 이동 이온(Mobile ion), 트랩 전하(Trap Charge), 스페이서
Description
도 1은 종래의 플래시 메모리 소자의 단면을 나타내는 예시도.
도 2a와 도 2b는 본 발명의 실시예에 따라 플래시 메모리 소자 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
110: 반도체 기판 120: 터널 산화막
130: 플로팅 게이트 140: ONO막
150: 콘트롤 게이트 160: 제 1 산화막
170: 제 2 산화막 180: 제 1 질화막
190: 제 3 산화막 200: 제 2 질화막
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 이동 이온(Mobile ion)이나 트랩 전하(Trap Charge)에 의해 스페이서를 통한 데이터 손실의 발생을 방지할 수 있는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
종래에 플래시 메모리 소자는 도 1에 도시된 바와 같이 실리콘 기판(1) 상에 플로팅 게이트(Floating gate: 3), ONO 막(4) 및 컨트롤 게이트(Control Gate: 5) 등을 포함하는 스택 게이트(Stack gate) 패턴을 구비하고, 이와 같은 스택 게이트(Stack gate) 패턴에 대해 스페이서(Spacer)를 형성하기 위하여 CVD 방식을 이용하여 하부 스페이서 산화막(Spacer Oxide: 6), 상부 스페이서 산화막(7) 및 스페이서 질화막(Spacer Nitride: 8)을 순차적으로 증착 형성한다.
이후, 건식 식각(Dry Etching) 방법을 이용하여 스페이서를 형성하기 위한 식각을 수행하면 도 1에 도시된 바와 같이 스택 게이트 패턴의 양측에 스페이서 구조를 형성할 수 있다.
그러나, 메모리 소자의 용량이 커지면서 플래시 메모리 소자의 집적율도 따라서 높아져야 하기 때문에, 이러한 문제로 인하여 스페이서의 두께는 제약을 받게 된다. 또한, 플래시 메모리 소자의 집적율에 따른 축소(Shrink)가 진행됨에 따라서 플래시 메모리 소자의 성능(Performance)에 중요한 특성인 데이터 보유 결함(Data Retention Fail) 및 HTOL(High Temperature Operating Life)에 취약한 구조가 된다. 특히, 스페이서의 두께가 소자 축소에 따라서 얇아지므로 데이터 보유 결함의 원인 중 하나인 스페이서를 통한 데이터 손실이 발생하기 용이해지며, 실질적으로 130nm 이하 플래시 소자에서는 이것이 문제점으로 지적되고 있다.
특히, 플래시 소자의 크기가 줄어들면서 이전 130nm 이상의 공정 기술에서 문제가 되지 않았던 이동성 이온(Mobile ion)이나 트랩 전하(Trap Charge)가 전기적으로 미치는 영향이 커지게 되므로, 이와 같이 하부 스페이서 산화막(6), 상부 스페이서 산화막(7) 및 스페이서 질화막(8)과 같은 산화막과 질화막으로 구성된 스페이서의 구조만으로 이를 방지하기에는 한계가 있다.
따라서, 플래시 메모리 소자가 축소하여 스페이서의 두께가 낮아지면 이동성 이온이나 트랩 전하에 의해 스페이서를 통해 저장된 데이터의 손실이 발생하기 용이해져 플래시 메모리 소자의 신뢰성에 치명적인 손상을 유발할 수 있다.
본 발명은 이동 이온(Mobile ion)이나 트랩 전하(Trap Charge)에 의해 스페이서를 통한 데이터 손실이 발생하는 것을 방지할 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 스택 게이트 패턴을 구비하는 단계; 상기 스택 게이트 패턴 양측벽을 따라 실리콘 산화막으로 이루어진 제 1 산화막을 콘포멀(conformal)하게 증착하는 단계; 상기 제 1 산화막 상에 제 2 산화막을 콘포멀하게 형성하는 단계; 상기 제 2 산화막 상에 제 1 질화막을 형성하는 단계; 상기 제 1 질화막 상에 제 3 산화막을 콘포멀하게 형성하는 단계; 상기 제 3 산화막 상에 제 2 질화막을 형성하는 단계; 및 상기 스택 게이트 패턴 양측벽에 상기 제 1 산화막, 제 2 산화막, 제 1 질화막, 제 3 산화막 및 제 2 질화막으로 이루어진 스페이서를 형성하기 위한 식각 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
또한, 본 발명은 반도체 기판상에 구비된 스택 게이트 패턴; 및 상기 스택 게이트 패턴 양측벽을 따라 순차적으로 제 1 산화막, 제 2 산화막, 제 1 질화막, 제 3 산화막 및 제 2 질화막으로 이루어진 스페이서를 포함하여 구비되는 플래시 메모리 소자에 관한 것이다.
본 발명에서 상기 스택 게이트 패턴을 구비하는 단계는 상기 반도체 기판으로부터 터널 산화막, 플로팅 게이트, ONO막 및 콘트롤 게이트로 이루어진 스택 게이트 패턴을 구비하는 것을 특징으로 한다.
본 발명에서 상기 제 2 산화막을 콘포멀하게 형성하는 단계는 1000~1400 SCCM의 N2O가스, 100~150 SCCM의 SiN4 가스, 800~1000℃의 온도조건에서 100~200Å의 두께를 가지는 HTO(High Temperature Oxide)막을 형성하는 것을 특징으로 한다.
본 발명에서 상기 제 1 질화막은 SiN 또는 Si3N4로 구성되어 100~200Å의 두께로 형성되는 것을 특징으로 한다.
본 발명에서 상기 식각 공정을 수행하는 단계는 등방성 RIE 또는 등방성 플라즈마 식각 공정을 이용하여 수행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2a와 도 2b는 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법에 따른 공정 단면도이다.
본 발명의 실시예에 따른 플래시 메모리 소자 제조방법은 먼저 반도체 기판(110)상에 터널 산화막(120), 플로팅 게이트(130), ONO막(140) 및 콘트롤 게이트(150)로 이루어진 스택 게이트 패턴을 구비한다.
이와 같이 구비된 스택 게이트 패턴에 대해 양측 측벽으로 CVD 방법을 이용 하여 실리콘 산화막으로 이루어진 제 1 산화막(160)을 100 ~ 150Å의 두께로 콘포멀(conformal)하게 형성한다.
이와 같이 형성된 제 1 산화막(160)에 대해 그 상측에 제 2 산화막(170)으로 예를 들어, 1000~1400 SCCM의 N2O가스, 100~150 SCCM의 SiN4 가스, 800~1000℃의 온도조건에서 100~200Å의 두께를 가지는 HTO(High Temperature Oxide)막을 형성할 수 있다.
제 2 산화막(170)을 형성한 후, 제 2 산화막(170) 상에 제 1 질화막(180)을 증착하여 형성한다.
이때, 제 1 질화막(180)은 예컨대 제 2 산화막(170) 상에 CVD 방법을 이용하여 실리콘 산화막을 형성하고, 200~300Pa의 분위기 압력과 700 ~ 2000W의 소스 파워를 인가한 상태에서, 300~500℃의 온도 조건으로 2 slm의 N2 가스를 유입하여 1분 내지 10분 동안 질화 공정을 수행하여, SiN 또는 Si3N4로 구성되어 100~200Å의 두께로 형성할 수 있다. 또한, 선택적으로 제 1 질화막(180)을 형성한 후에, 제 1 질화막(180)의 경도를 높이기 위해서 800~1000℃의 온도로 어닐링 처리를 수행할 수도 있다.
제 1 질화막(180)을 형성한 후, 제 1 질화막(180) 상에 제 3 산화막(190)을 증착하여 형성한다. 여기서, 제 3 산화막(190)의 두께는 제 1 산화막(160) 또는 제 2 산화막(170)과 동일하게 최소한의 두께로 형성될 수 있다.
제 3 산화막(190)을 형성한 후, 제 3 산화막(190) 상에 최상부막에 해당하는 제 2 질화막(200)을 형성하고 제 2 질화막(200)의 형성 두께는 스페이서의 최종 두 께 또는 스페이스를 형성하기 위한 식각 공정을 고려하여 형성될 수 있다.
이와 같이 스택 게이트 패턴의 양 측벽으로 제 1 산화막(160), 제 2 산화막(170), 제 1 질화막(180), 제 3 산화막(190) 및 제 2 질화막(200)을 구비한 상태에서, 스페이서를 형성하기 위한 식각 공정을 수행한다. 여기서, 스페이서를 형성하기 위한 식각 공정은 등방성 RIE 또는 등방성 플라즈마 식각 공정을 수행하여, 도 2b에 도시된 바와 같이 제 1 산화막(160), 제 2 산화막(170), 제 1 질화막(180), 제 3 산화막(190) 및 제 2 질화막(200)으로 구성된 스페이서를 형성할 수 있다.
이와 같이 다수의 산화막과 함께 제 1 질화막(180)과 제 2 질화막(200)으로 구성된 스페이서를 구비함으로써, 제 1 질화막(180)과 제 2 질화막(200)이 이동 이온(Mobile ion)이나 트랩 전하(Trap Charge)가 게이트에 영향을 주는 것을 효과적으로 방지하여 셀(Cell)에 저장된 데이터의 손실을 막아주는 효과를 얻을 수 있다.
따라서, 제 1 질화막(180)과 제 2 질화막(200)으로 구성된 스페이서를 통한 데이터의 손실을 막아줌으로써, 보유 결함(Data Retention Fail)의 발생을 방지하고 HTOL(High Temperature Operating Life)에 취약한 결점을 보완하는 기능을 수행할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 다수의 산화막과 함께 제 1 질화막(180)과 제 2 질화막(200)으로 구성된 스페이서를 통해 이동 이온(Mobile ion)이나 트랩 전하(Trap Charge)에 의한 데이터의 손실을 막아줌으로써, 보유 결함의 발생을 방지하고 HTOL에 취약한 결점을 보완하여 플래시 메모리 소자의 신뢰도를 향상시킬 수 있다.
Claims (10)
- 반도체 기판상에 스택 게이트 패턴을 구비하는 단계;상기 스택 게이트 패턴 양측벽을 따라 실리콘 산화막으로 이루어진 제 1 산화막을 콘포멀(conformal)하게 증착하는 단계;상기 제 1 산화막 상에 제 2 산화막을 콘포멀하게 형성하는 단계;상기 제 2 산화막 상에 제 1 질화막을 형성하는 단계;상기 제 1 질화막 상에 제 3 산화막을 콘포멀하게 형성하는 단계;상기 제 3 산화막 상에 제 2 질화막을 형성하는 단계; 및상기 스택 게이트 패턴 양측벽에 상기 제 1 산화막, 제 2 산화막, 제 1 질화막, 제 3 산화막 및 제 2 질화막으로 이루어진 스페이서를 형성하기 위한 식각 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 스택 게이트 패턴을 구비하는 단계는상기 반도체 기판으로부터 터널 산화막, 플로팅 게이트, ONO막 및 콘트롤 게이트로 이루어진 스택 게이트 패턴을 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화막을 콘포멀하게 형성하는 단계는1000~1400 SCCM의 N2O가스, 100~150 SCCM의 SiN4 가스, 800~1000℃의 온도조건에서 100~200Å의 두께를 가지는 HTO(High Temperature Oxide)막을 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 질화막을 형성하는 단계에서상기 제 1 질화막은 SiN 또는 Si3N4로 구성되어 100~200Å의 두께로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 질화막을 형성하는 단계는상기 제 1 질화막의 경도를 높이기 위해서 800~1000℃의 온도로 어닐링 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 공정을 수행하는 단계는등방성 RIE 또는 등방성 플라즈마 식각 공정을 이용하여 수행하는 것을 특징 으로 하는 플래시 메모리 소자의 제조 방법.
- 반도체 기판상에 구비된 스택 게이트 패턴; 및상기 스택 게이트 패턴 양측벽을 따라 순차적으로 제 1 산화막, 제 2 산화막, 제 1 질화막, 제 3 산화막 및 제 2 질화막으로 이루어진 스페이서를 포함하여 구비되는 플래시 메모리 소자.
- 제 7 항에 있어서,상기 스택 게이트 패턴은상기 반도체 기판으로부터 터널 산화막, 플로팅 게이트, ONO막 및 콘트롤 게이트로 이루어진 패턴인 것을 특징으로 하는 플래시 메모리 소자.
- 제 7 항에 있어서,상기 제 2 산화막은 100~200Å의 두께를 가지는 HTO(High Temperature Oxide)막인 것을 특징으로 하는 플래시 메모리 소자.
- 제 7 항에 있어서,상기 제 1 질화막은 100~200Å의 두께를 가지는 질화막으로, SiN 또는 Si3N4로 구성되는 것을 특징으로 하는 플래시 메모리 소자.
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