KR100646946B1 - Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 센터 셀 게이트들의 간격보다 넓고 선택 게이트들의 간격보다 좁은 에지 셀 게이트와 선택 게이트 사이의 간격에 의해 선택 게이트 측벽에 스페이서를 형성할 때 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 손상되는 것을 스페이서 산화막을 형성한 후 에지 셀 게이트와 선택 게이트 사이의 산화막 상부에 질화막을 잔류시켜 방지함으로써 균일한 문턱 전압 분포를 확보할 수 있고, 스페이서 식각시 스페이서 식각 타겟에 대한 공정 마진을 확보할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법이 제시된다.
에지 셀 게이트, 선택 게이트, 간격, 질화막, 기판 손상

Description

ＮＡＮＤ형 플래쉬 메모리 소자의 제조 방법{Method of manufacturing a NAND type flash memory device}
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
C0 및 Cn : 에지 셀 게이트 C1 내지 Cn-1 : 센터 셀 게이트
SG : 선택 게이트
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 폴리실리콘막 104 : 유전체막
105 : 제 2 폴리실리콘막 106 : 텅스텐막
107 : 하드 마스크막 108 : 접합 영역
109 : 산화막 110 : 질화막
본 발명은 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 센터 셀 게이트들의 간격보다 넓고 선택 게이트들의 간격보다 좁은 에지 셀 게이트와 선택 게이트 사이의 간격에 의해 선택 게이트 측벽에 스페이서를 형성할 때 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 손상되는 것을 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 구성되는 셀 스트링이 다수 형성되고, 셀 스트링과 드레인 및 셀 스트링와 공통 소오스 사이에 드레인 선택 라인 및 소오스 선택 라인이 각각 형성되어 구성된다. 그런데, 셀 스트링과 소오스 선택 라인 및 드레인 선택 라인은 활성 영역 및 필드 영역을 확정하기 위해 형성된 소자 분리막과 직교하고 서로 소정 간격 이격되도록 평행하게 형성된다. 또한, 셀은 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 셀 게이트와, 셀 게이트 양측의 반도체 기판상에 형성된 불순물 영역으로 구성된다. 한편, 선택 라인과 활성 영역이 교차하는 부분에는 선택 트랜지스터가 형성되며, 선택 트랜지스터의 선택 게이트는 셀 게이트 형성 공정과 동일 공정으로 형성하거나 셀 게이트 형성 공정에서 유전체막을 제거하여 형성한다.
그런데, 하나의 스트링을 구성하는 셀 게이트들은 서로 동일한 폭 및 간격을 가지고 형성되지만, 선택 게이트에 인접한 두 셀 게이트, 예를들어 32개의 셀로 스 트링을 구성할 경우 첫번째 워드라인과 마지막 워드라인에 연결된 셀 게이트(편의상, 에지 셀 게이트)들은 인접 셀 게이트와의 간격은 다른 셀 게이트들과 동일하지만, 선택 게이트와의 간격은 다른 셀 게이트와의 간격에 비해 넓게 된다. 한편, 선택 게이트 사이의 간격은 셀 게이트 사이의 간격보다 넓게 되며, 에지 셀 게이트과 선택 게이트 사이의 간격보다 널게 된다.
상기와 같이 셀 게이트 사이의 간격이 선택 게이트 사이의 간격보다 좁게 되어 있고, 에지 셀 게이트와 선택 게이트 사이의 간격이 셀 게이트들 사이의 간격보다 넓게 되어 있기 때문에 이후 전체 구조 상부에 선택 게이트의 측벽에 스페이서를 형성하기 위해 산화막을 형성하는 경우 셀 게이트들 사이는 완전히 매립되지만 에지 셀 게이트와 선택 게이트 사이는 완전히 매립되지 못하게 된다. 따라서, 질화막을 전면 식각하여 선택 게이트 측벽에 스페이서를 형성하는 공정에서 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 식각되어 손상되게 된다.
본 발명의 목적은 센터 셀 게이트들의 간격보다 넓고 선택 게이트들의 간격보다 좁은 에지 셀 게이트와 선택 게이트 사이의 간격에 의해 선택 게이트 측벽에 스페이서를 형성할 때 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 손상되는 것을 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 선택 게이트 측벽에 스페이서를 형성하기 위한 산화 막을 형성한 후 에지 셀 게이트와 선택 게이트 사이의 산화막 상부에 질화막을 형성함으로써 스페이서를 형성하기 위한 산화막 식각시 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 손상되는 것을 방지할 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 선택 트랜지스터 영역등이 확정된 반도체 기판이 제공되는 단계; 상기 셀 영역의 반도체 기판 상부에 복수의 셀 게이트들을 형성하는 동시에 상기 선택 트랜지스터 영역의 반도체 기판 상부에 선택 게이트를 형성하는 단계; 전체 구조 상부에 산화막을 형성한 후 질화막을 형성하는 단계; 상기 질화막을 식각하여 상기 선택 게이트 및 이와 인접하는 에지 셀 게이트 사이에만 상기 질화막을 잔류시키는 단계; 및 상기 산화막을 전면 식각하여 상기 선택 게이트 측벽에 스페이서를 형성하는 동시에 상기 셀 게이트들 사이를 매립하는 단계를 포함한다.
상기 선택 게이트와 인접한 에지 셀 게이트와 상기 선택 게이트 사이는 상기 선택 게이트와 인접하지 않는 센터 셀 게이트들 사이의 간격보다 넓고 상기 선택 게이트들 사이의 간격보다 좁은 간격을 유지한다.
상기 산화막은 상기 선택 게이트의 측벽에 형성하고자 하는 상기 스페이서의 두께로 형성한다.
상기 산화막은 800 내지 1000Å의 두께로 형성한다.
상기 질화막은 로우 플라즈마(low plasma) 방식을 이용하여 400 내지 500Å의 두께로 형성한다.
상기 질화막은 인산(H3PO4)을 이용하여 700 내지 1000Å의 식각 겟으로 식각한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 소자 분리막 형성 공정 및 웰 형성 공정등의 소정의 공정을 통해 셀 영역 및 선택 트랜지스터 영역 등이 확정된 반도체 기판(101) 상부의 소정 영역에 터널 산화막(102), 제 1 폴리실리콘막(103), 유전체막(104), 제 2 폴리실리콘막(105), 텅스텐막(106) 및 하드 마스크막(107)이 적층된다. 이때, 선택 트랜지스터 영역의 유전체막(104)은 일부 식각되어 제 1 폴리실리콘막(103)과 제 2 폴리실리콘막(105)이 연결되도록 할 수 있다. 상기에 의해 셀 영역에는 플로팅 게이트와 콘트롤 게이트가 적층된 다수의 셀 게이트(C0, …,Cn)가 형성되어 셀 스트링이 형성되고, 이와 동시에 선택 트랜지스터 영역에는 선택 게이트(SG)가 형성된다. 한편, 셀 스트링을 구성하는 셀 게이트중 센터 셀 게이트들(C1, …, Cn-1)는 서로 동일한 폭 및 간격을 가지고 형성된다. 그러나, 선택 게이트에 인접한 에지 셀 게이트(C0 및 Cn)와 인접한 셀 게이트(C1 및 Cn-1)와의 간격은 다른 센터 셀 게이트의 간격과 동일하지만, 에지 셀 게이트(C0 및 Cn)와 선택 게이트(SG)와의 간격은 다른 셀 게이트들의 간격에 비해 넓고, 선택 게이트(SG) 사이의 간격보다 좁게 된다. 이후 이온 주입 공정에 의해 셀 게이트 사이의 반도체 기판(101) 및 선택 게이트 사이의 반도체 기판(101)에 접합 영역(108)이 형성된다.
도 1(b)를 참조하면, 전체 구조 상부에 선택 게이트(SG)의 측벽에 스페이서를 형성하기 위한 산화막(109)을 형성한다. 산화막(109)은 선택 게이트(SG)의 측벽에 형성하고자 하는 스페이서의 두께로 형성하는데, 예컨데 800∼1000Å의 두께로 형성한다. 그런데, 에지 셀 게이트(C0 및 Cn)과 선택 게이트(SG) 사이의 간격은 선택 게이트(SG) 사이의 간격보다 좁고, 센터 셀 게이트들(C1, …, Cn-1) 사이의 간격보다 넓기 때문에 센터 셀 게이트들(C1, …, Cn-1) 사이는 산화막(109)에 의해 완전히 매립되지만, 에지 셀 게이트(C0 및 Cn)와 선택 게이트(SG) 사이는 완전히 매립되지 못하게 된다. 이 상태에서 스페이서를 형성하기 위해 전면 식각 공정을 실시하면 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 손상된다. 그러나, 본 발명에서는 이러한 문제를 해결하기 위해 전체 구조 상부에 산화막(109)과 식각 선택비가 다른 질화막(110)을 형성한다. 질화막(110)은 스텝커버러지 특성이 우수한 로우 플라즈마(low plasma) 방식을 이용하여 400∼500Å의 두께로 형성한다.
도 1(c)를 참조하면, 인산(H3PO4)을 이용한 습식 식각 공정으로 질화막(110)을 식각하여 에지 셀 게이트(C0 및 Cn)와 선택 게이트(SG) 사이에만 질화막(110)이 잔류되도록 한다. 이때, 인산(H3PO4)을 이용한 습식 식각의 공정 시간을 적절히 조절하여 다른 영역에는 질화막(110)이 모두 제거되지만 에지 셀 게이트(C0 및 Cn)와 선택 게이트(SG) 사이의 질화막(110)이 모두 제거되지 않는 공정 시간, 예컨데 700∼1000Å의 질화막(110)이 제거되는 타겟으로 습식 식각 공정을 진행한다.
도 1(d)를 참조하면, 산화막(109)을 전면 식각하여 선택 게이트의 측벽에 스페이서를 형성한다. 이때, 산화막(109)이 식각되는 동안에 질화막(110)도 일부 식각되며, 질화막(110)이 에지 셀 게이트(C0 및 Cn)와 선택 게이트(SG) 사이에 존재하기 때문에 충분한 타겟으로 식각 공정을 진행하여도 에지 셀 게이트(C0 및 Cn)와 선택 게이트(SG) 사이의 반도체 기판(101)이 손상되지 않는다.
상술한 바와 같이 본 발명에 의하면 센터 셀 게이트들의 간격보다 넓고 선택 게이트들의 간격보다 좁은 에지 셀 게이트와 선택 게이트 사이의 간격에 의해 선택 게이트 측벽에 스페이서를 형성할 때 에지 셀 게이트와 선택 게이트 사이의 반도체 기판이 손상되는 것을 스페이서 산화막을 형성한 후 에지 셀 게이트와 선택 게이트 사이의 산화막 상부에 질화막을 잔류시킴으로써 방지할 수 있다. 이에 따라 균일한 문턱 전압 분포를 확보할 수 있고, 스페이서 식각시 스페이서 식각 타겟에 대한 공정 마진을 확보할 수 있다. 또한, 게이트 스페이서 식각 후에도 에지 셀 게이트와 선택 게이트 사이에 질화막이 일부 잔류되도록 함으로써 후속 공정에서 발생할 수 있는 수분이나 수소 이온의 침투를 억제할 수 있다.

Claims (6)

  1. 셀 영역 및 선택 트랜지스터 영역등이 확정된 반도체 기판이 제공되는 단계;
    상기 셀 영역의 반도체 기판 상부에 복수의 셀 게이트들을 형성하는 동시에 상기 선택 트랜지스터 영역의 반도체 기판 상부에 선택 게이트를 형성하는 단계;
    전체 구조 상부에 산화막을 형성한 후 질화막을 형성하는 단계;
    상기 질화막을 식각하여 상기 선택 게이트 및 이와 인접하는 에지 셀 게이트 사이에만 상기 질화막을 잔류시키는 단계;
    상기 산화막을 전면 식각하여 상기 선택 게이트 측벽에 스페이서를 형성하는 동시에 상기 셀 게이트들 사이를 매립하는 단계를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 선택 게이트와 인접한 에지 셀 게이트와 상기 선택 게이트 사이는 상기 선택 게이트와 인접하지 않는 센터 셀 게이트들 사이의 간격보다 넓고 상기 선택 게이트 사이의 간격보다 좁은 간격을 유지하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 산화막은 상기 선택 게이트의 측벽에 형성하고자 하 는 상기 스페이서의 두께로 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 산화막은 800 내지 1000Å의 두께로 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 질화막은 로우 플라즈마(low plasma) 방식을 이용하여 400 내지 500Å의 두께로 형성하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 질화막은 인산(H3PO4)을 이용하여 700 내지 1000Å의 식각 겟으로 식각하는 NAND형 플래쉬 메모리 소자의 제조 방법.
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