JP2009508358A - 仮想接地メモリアレイのビット線間スペーサ - Google Patents
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Abstract
Description
この発明は、仮想接地メモリアレイおよび関連構造のビット線同士の間にスペーサを形成するための方法に向けられる。この発明は、仮想接地フラッシュメモリアレイなどの仮想接地メモリアレイ内のビット線からビット線へのリークおよびビット線抵抗を低減するための効率的な方法の、当該技術分野における必要性に対処し、解決するものである。
の凹部を形成するステップを含み、少なくとも1つの凹部は仮想接地メモリアレイのビット線コンタクト領域に形成され、少なくとも1つの凹部は基板内の側壁および底面を規定する。仮想接地メモリアレイは、たとえば、仮想接地フローティングゲートフラッシュメモリアレイなどの仮想接地フラッシュメモリアレイであり得る。凹部は、たとえば約2000.0オングストロームの深さを有し得る。少なくとも1つの凹部を形成するステップは、ハードマスク部分をマスクとして使用するステップを含み、ハードマスク部分の各々はビット線の1つの上に位置する。たとえば、ハードマスク部分は高密度プラズマ酸化物であり得る。トンネル酸化物の層が、たとえば、ハードマスク部分とビット線との間に位置し得る。
この発明は、仮想接地メモリアレイおよび関連構造内のビット線間にスペーサを形成するための方法に向けられる。以下の説明はこの発明の実現例に関連する特定的な情報を含む。当業者であれば、この出願で特定的に論じられるのとは異なる態様でこの発明が実現され得ることを認識するであろう。さらに、本発明の特定的な詳細のいくつかは本発明を不明瞭にしないために論じない。
にとって明らかな一定の詳細および特徴はフローチャート300では省略した。たとえば、当該技術分野において公知のように、ステップは1つ以上のサブステップで構成されてもよいし、特別な機器を含んでもよい。フローチャート300に示されるステップ370から374はこの発明の1つの実施例を説明するのに十分であるが、本発明の他の実施例ではフローチャート300に示されるのとは異なるステップが使用され得る。なお、フローチャート300に示される処理ステップはウェハに対して実行され、これは、ステップ370の前に、図1の線A−Aに沿った構造100の断面図である図2に示される構造200を含む。
施例に限定されるものではなく、本発明の範囲から逸脱することなく多くの再構成、修正、および置換が可能であることも理解されるべきである。
Claims (10)
- 仮想接地メモリアレイを製造するための方法であって、前記仮想接地メモリアレイは基板(434)内に位置する複数のビット線(402、404、406)を備え、前記方法は
前記複数のビット線(402、404、406)のうち2つの隣接するビット線(402、404、406)同士の間の前記基板(434)内に少なくとも1つの凹部(436、438)を形成するステップ(370)を備え、前記少なくとも1つの凹部(436、438)は前記仮想接地メモリアレイ(101)のビット線コンタクト領域(132)内に位置し、前記少なくとも1つの凹部は前記基板(434)内の側壁(452)および底面(454)を規定し、前記方法はさらに
前記凹部(436、438)内にスペーサ(460、462)を形成するステップ(374)を備え、
前記スペーサ(460、462)は、前記2つの隣接するビット線(402、404、406)同士の間のビット線からビット線へのリークを低減する、方法。 - 前記少なくとも1つの凹部(436、438)を形成する前記ステップ(370)は、複数のハードマスク部分(208、210、212)をマスクとして使用するステップを備え、前記複数のハードマスク部分(208、210、212)の各々は前記複数のビット線(202、204、206)の1つの上に位置する、請求項1に記載の方法。
- 前記スペーサ(460、462)を形成する前記ステップ(374)は、
前記少なくとも1つの凹部(436、438)の前記側壁(452)および前記底面(454)上に下地酸化物(464)を形成するステップ(374)と、
前記下地酸化物(464)上に窒化シリコン部分(466)を形成するステップ(374)とを備える、請求項1に記載の方法。 - 前記仮想接地メモリアレイは仮想接地フラッシュメモリアレイである、請求項1に記載の方法。
- 前記少なくとも1つの凹部(436、438)は約2000.0オングストロームの深さ(456)を有する、請求項1に記載の方法。
- 仮想接地メモリアレイであって、
基板(434)内に位置する複数のビット線(402、404、406)と、
前記仮想接地メモリアレイのビット線コンタクト領域(132)内に位置する複数の凹部(436、438)とを備え、前記複数の凹部(436、438)の各々は前記複数のビット線(402、404、402)のうち2つの隣接するビット線(402、404、406)間に位置し、前記複数の凹部(436、438)の前記各々は前記基板(434)内の側壁(452)および底面(454)を規定し、前記仮想接地メモリアレイはさらに
前記複数の凹部(436、438)の前記各々内に位置するスペーサ(460、462)を備え、
前記スペーサ(460、462)はビット線からビット線へのリークを低減する、仮想接地メモリアレイ。 - 前記スペーサ(460、462)は、前記凹部(436、438)の前記各々の前記側壁(452)および前記底面(454)上に位置する下地酸化物(464)を備える、請求項6に記載の仮想接地メモリアレイ。
- 前記複数のビット線(102、104、106)の上に、かつ前記複数のビット線に垂直に位置する複数のスタックゲート構造(114、116、118)をさらに備え、前記ビット線コンタクト領域(132)は前記複数のスタックゲート構造(116、118)の2つの間に位置する、請求項6に記載の仮想接地メモリアレイ。
- 前記スタックゲート構造(114、116、118)の各々はワード線(122、124、126)を備え、前記ワード線(122、124、126)は複数のハードマスク部分(108、110、112)の上に位置する、請求項6に記載の仮想接地メモリアレイ。
- 前記仮想接地メモリアレイは仮想接地フラッシュメモリアレイである、請求項6に記載の仮想接地メモリアレイ。
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