JP2509610B2 - 非揮発性メモリ - Google Patents

非揮発性メモリ

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JP2509610B2
JP2509610B2 JP62071320A JP7132087A JP2509610B2 JP 2509610 B2 JP2509610 B2 JP 2509610B2 JP 62071320 A JP62071320 A JP 62071320A JP 7132087 A JP7132087 A JP 7132087A JP 2509610 B2 JP2509610 B2 JP 2509610B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路とそれらを製造する方法とに関す
る。
（従来の技術と問題点） 本発明は、参照によってここに含まれる1985年４月30
日提出の米国特許出願第728,961号（TI−10667）に教示
されたデバイス構造及びプロセスの改良である。また本
発明は、埋め込みｎ＋層を使わないものを含め、その他
の非揮発性メモリセルに適用されたときに顕著な改良を
もたらす。
（問題点を解決するための手段） 本発明の重要な着想は、上記のようなデバイスを作成
するのに使われるプロセスにおいて、スタックエッチの
直後にトレンチエッチが続けられる（あるいは前者が後
者として続行される）点にある。すなわち、電界（fiel
d）酸化物下側の埋め込みＮ＋ラインを形成し、且つ第
１ポリシリコン（またはケイ化物またはポリサイドpoly
cide）層（ポリ１）のラインを埋め込みＮ＋ラインの間
にそれらと平行に形成した後に、第２ポリシリコン（ま
たはケイ化物またはポリサイド）層（ポリ２）が被着さ
れる。第２ポリシリコンはスタックエッチによってエッ
チングされ（これは少なくともメモリセルのアレイにお
いてで−メモリ集積回路の周辺で使われるデバイスに適
するように追加のパターニングステップを用い順序を変
更してもよい）、ここでポリ２のレベルは埋め込みＮ＋
ビットラインにほぼ直交するワードラインを形成するよ
うにエッチングされる。また、ポリ２のエッチングはス
タックエッチとして行われるので、ポリ２で覆われてい
る箇所を除くポリ１の全てもエッチング除去される。つ
まり、ポリ２ワードライン下側のポリ１プレートがFAMO
S（ファモス）トランジスタのフローティングゲートを
与え、非揮発性メモリとして動作する能力を与える。
このように、スタックエッチは通常１度に１つより多
い素材層をパターン化し、使用するエッチングガスの流
れを逐次変更しながら実施される。例えば、先ず短い初
期化ステップを用いてポリ２層の頂面から自然形成酸化
物を取り除き、次に酸化物に対して選択性のあるシリコ
ンエッチングを用いてポリ２層をカットし、次にシリコ
ンに対して選択性のある酸化物／窒化物エッチングを用
いてポリ１とポリ２の間のレベル間酸化物／窒化物をカ
ットし、さらに別の長いシリコンエッチングを用いてポ
リ１をカットすることができる。エッチングの化学作用
が適切であれば、上記のステップ順序は、全ての層のエ
ッジがFAMOSトランジスタの所望位置できれいに整列し
たポリ1/酸化物−窒化物／ポリ２のスタックをもたら
す。
本発明の一つの教示は、上記のスタックエッチがトレ
ンチエッチとして延長でき（あるいは前者の後に後者を
続けることができ）、大幅に改善された結果を与えられ
るという点にある。つまり、スタックエッチの順序にお
いて、ポリ１層のエッチング後、別の短い酸化物エッチ
ングステップを用いてポリ１下側のゲート酸化物を取り
除き、次に（酸化物に対して選択性を持たなければなら
ない）長いシリコンエッチングを用いて、露出された箇
所の基板にトレンチをエッチング形成する。すなわち、
スタックエッチ中にポリ２層がエッチングされた後、レ
ベル間酸化物／窒化物を取り除く酸化物／窒化物エッチ
ングが、埋め込みＮ＋ビットライン上の厚い酸化物も同
じ程度の厚さで取り除く。しかし、この酸化物は厚いの
で（一般に数千オングストローム−好ましい実施例では
4500A）、上記のステップで厚い酸化物層に有意な損傷
は生じない。同じく第１ポリレベルの下側からゲート酸
化物を取り除く酸化物のエッチング中、ビットライン上
の厚肉酸化物の大きい厚さが損傷の発生を防ぐ。この厚
い酸化物もポリ１を取り除くエッチング時に基板を食刻
するシリコンエッチングに晒されるが、かかるエッチン
グは、ビットライン上の厚い酸化物に有意な損傷を生じ
ないように酸化物に対し選択性を持たせて容易に行うこ
とができる。
勿論、使用するマスク物質は必要なエッチング継続中
にライン巾の損失を伴わずに充分耐えられるものでなけ
ればならないが、これも実用上の問題とはならない。
つまり、本発明は隣合う埋め込みＮ＋ビットライン間
でトレンチ分離を形成するのに、既存の処理順序に最少
の追加を必要とするだけである。しかし、こうして形成
される構造から得られる利点は大きい。容易に予測でき
るように、リークがそれに沿って生じる物理的な経路が
大幅に細長くなるという単純な理由から、隣合う埋め込
みＮ＋ビットライン間でのリーク電流が著しく減少され
る。第２に同じ理由から、隣合う埋め込みＮ＋ビットラ
イン間でのパンチスルー電圧も極めて顕著に減少され
る。これらばかりか、第３の極めて驚くべき且つ重要な
利点も、変更された本処理順序によって得られる。つま
り、本発明で教示されるトレンチ構造を用いると、同等
の幾何形状を用いた従来の開発構造におけるよりもセル
がはるかに速くプログラム可能であることが見い出され
た。この理由はまだ完全に理解されていない。この効果
の１つの原因は、ポリ１の基板に対するキャパシタンス
が減少することにあると考えられる。すなわち、プログ
ラマビリティの一般的な決定因子は、ポリ２からポリ１
への結合体ポリ１から基板及び埋め込みｎ＋への結合の
比で与えられる。ポリ１のポリ２に対する結合を強める
ことができるか、あるいはポリ１の基板に対する結合が
弱めることができれば、ポリ２に印加される信号はポリ
１のゲートをより大きい電圧振幅で引き込むことがで
き、従って電子の注入ひいてはプログラミングを生ぜし
めるポリ１と基板の間の電圧差が増大する。
つまり、本発明を用いれば、ポリ１のフローティング
ゲートは依然シリコン基板の真上に位置する。しかしな
がら、ポリ１フローティングゲートの下側コーナにおけ
るフリンジキャパシタンスは著しく減少されている（一
般に導体のライン巾が減じるにつれ、導体の総キャパシ
タンスの中でより大きい部分を占めるようになる）。す
なわち、このフリンジ電界キャパシタンス形成部分はも
はや結合されるべきドープされたシリコン半導体部分を
持たず、本発明によらなければ存在するはずの半導体物
質の代わりに誘電体だけが存在する（この誘電体はトレ
ンチ分離領域を満たすのに使われている）。フリンジ電
界キャパシタンスが減少されるので、ポリ１の基板に対
する総結合が減少する結果、ポリ１とポリ２間の相対的
な結合効率が増大し、プログラマビリティが向上する。
プログラマビリティにおける極めて驚くべき利点の第
２の理由は、基板内の拡散分布がトレンチ分離を形成す
るシリコンエッチによって変更されるその仕方にあると
考えられる。つまり、埋め込みＮ＋ビットラインは通常
その後の処理段階時に幾分追加の域外拡散を生じ、この
域外拡散の広がったシリコン素材の除去が必然的に正味
のドーパント濃度に影響を及ぼす。さらに、被着される
誘電体内にも、被着プロセス中またはその後に幾分かの
ドーパントが偏析される。こうして、埋め込みＮ＋ビッ
トラインの下側におけるドーパントの濃度分布は、本発
明と従来使われている構造とでは正確に同じでなくな
る。尚、ここで問題となる拡散分布は３次元的な分布な
ので、本発明の完全な作用を示すには３次元のモデル化
を用いなければならない。
すなわち本発明は、追加処理コストを絶対的に最少限
としながら極めて著しい性能上の利点を与え、これまで
に開発されてきたクロスポイント式のEPROMセルと比べ
て顕著な利点をもたらす。
従って、本発明はここで述べるその他の利点に加え、
少なくとも次のような利点を与える： ＊より速いプログラミング ＊より低い電圧でのプログラミング ＊ビットライン間でのより高いパンチスルー電圧 ＊ビットライン間でのより低いリーク 本発明によれば、半導体本体；複数のビットライン拡
散領域：上記ビットライン拡散領域と平行てない複数の
ワードラインで、該複数のワードラインはそれぞれ相互
に平行である；上記ビットライン拡散領域間の位置で上
記ワードラインの下側に位置する複数のフローティング
ゲートで、該各フローティングゲートがそのほぼ下側に
トランジスタチャネル位置を画定する；及び上記半導体
本体に内在する複数のトレンチで、上記チャネル位置が
ビットライン拡散領域によって分離されていない箇所
で、該トレンチが隣接するチャネル位置を相互に分離す
る；を備えてなる非揮発性メモリセルアレイが提供され
る。
また本発明によれば、半導体本体；上記半導体本体上
の実質状平行な複数のビットライン絶縁ストリップ；各
々上記ビットライン分離ストリップの下側に位置する複
数のビットライン拡散領域；上記ビットライン拡散領域
と平行でない複数のワードラインで、該複数のワードラ
インはそれぞれ相互に平行である；上記ビットライン拡
散領域間の位置で上記ワードラインの下側に位置する複
数のフローティングゲートで、該各フローティングゲー
トがそのほぼ下側にトランジスタチャネル位置を画定す
る；および上記半導体本体に内在する複数のトレンチ
で、上記チャネル位置がビットライン拡散領域によって
分離されていない箇所で、該トレンチが隣接するチャネ
ル位置を相互に分離する；を備えている非揮発性メモリ
セルアレイが提供される。
さらに本発明によれば、半導体本体を与えるステッ
プ；上記半導体本体の表面近くに、ビットライン絶縁体
で覆われた複数のビットライン拡散領域を形成するステ
ップ；第１の分離された導電層を被着してパターン形成
し、導電性ストリップを形成するステップ；第２の分離
された導電層を被着するステップ；および上記第２導電
層をエッチングして、上記ビットライン拡散領域と平行
でないワードラインを形成する際、上記第２導電層の各
部分の下側に位置しない上記第１導電層の各部分をエッ
チング除去するとともに、上記第２導電層の各部分及び
ビットライン絶縁体の各部分のどちらの下側にも位置し
ない上記半導体本体の各部分を、上記ビットライン拡散
領域の少なくとも半分の深さにエッチング除去するステ
ップ；を含む非揮発性メモリアレイの製造方法が提供さ
れる。
さらに本発明によれは、半導体本体を与えるステッ
プ；上記半導体本体の表面近くに、複数のビットライン
拡散領域を形成するステップ；第１の分離された導電層
を被着してパターン形成し、導電性ストリップを形成す
るステップ；第２の分離された導電層を被着するステッ
プ；および上記第２導電層をエッチングして、上記ビッ
トライン拡散領域と平行でないワードラインを形成する
際、上記第２導電層の各部分の下側に位置しない上記第
１導電層の各部分をエッチング除去するとともに、上記
第２の導電層の各部分及びビットライン絶縁体の各部分
のどちらの下側にも位置しない上記半導体本体の各部分
を、上記ビットライン拡散領域の少なくとも25％の深さ
にエッチング除去するステップ；を含む非揮発性メモリ
アレイの製造方法が提供される。
以下本発明を図面を参照して説明する。
（実施例） 現時点で好ましい実施例の作製と用途を、次に詳しく
説明する。但し、本発明な多種多様な特定の状況におい
て実施可能な、広く適用できる発明概念を与えるもので
あることが理解されるべきである。つまり、ここで論じ
る特定の実施例は本発明のメモリ装置を作製及び使用す
る特定方法の例示にすぎず、発明の範囲を制限するもの
ではない。
以下のプロセスフローは、FAMOSトランジスタのソー
ス／ドレインとして使われる埋め込みｎ＋ラインを備え
たEPROMを与えるのに必要な詳しさを示す。
1. タンク（槽）の形成：以下のステップを用いて、周
辺のデバイス用のｎウェルとｐウェルを画定する： （ａ） 始発物質はＰ＋基板（0.01〜0.2オームcm）上
の12〜15オームcmのｐ形エピタキシャル物質10で、12〜
15ミクロンの厚さと（100）の配向をもつ。
（ｂ） 初期酸化を900℃の蒸気中で行い350Aの酸化物
を成長させる。
（ｃ） 1400Aの窒化シリコンをLPCVD（低圧化学蒸着）
で被着する。
（ｄ） 次にフォトレジスタを被着し、タンクパターン
に従ってパターン化する。
（ｅ） タンクパターンにしたがって窒化物をプラズマ
エッチングする。
（ｆ） リンを（100keV、6.0E12cm-2で）注入してｎウ
ェルを形成する。
（ｇ） フォトレジストを取り除く。
（ｈ） 次に1000℃の蒸気酸化ステップを実施し、パタ
ーン化窒化物層で保護されていない箇所に5300Aの酸化
シリコンを成長させる。この酸化物が“色反転酸化物”
として機能し、ｐウェルパターンをｎウェルパターンの
補完体として（実質上）画成する。
（ｉ） 次に窒化物を（HFに続き高温のリン酸内で）と
り除き、色反転酸化物で保護されていないクリーンで生
のシリコンを露出する。
（ｊ） 次にホウ素11を（50keV、3.0E12cm-2で）注入
し、ｐウェルを形成する。
（ｋ） 次に色反転酸化物を（例えば10％のHF内で）取
り除く。
（ｌ） 次に薄い酸化物を全面に成長させ、1100℃の酸
化ステップによってタンク注入物を活性化して打ち込
み、さらにアルゴン雰囲気内で追加加熱して350Aの酸化
物を形成する。
2. 次いでモート（つまり能動デバイスが形成される濠
領域）の形成を行う。
（ａ） 窒化シリコン（ほぼSi3N4、但し組成は完全に
化学式通りでないこともある）を全面に1400Aの厚さで
被着する。
（ｂ） モートパターンを用いてフォトレジストを窒化
物上にパターン形成し、能動デバイスが形成される領域
内の窒化物を残す。
（ｃ） 露出した窒化物（つまり電界酸化物領域が形成
される箇所の窒化物）をエッチング除去する。
（ｄ） 次にホウ素11を（100keV、1.0E13cm-2）で注入
する。これで電界酸化物領域の下側にチャネルストッパ
を形成する。
（ｅ） 次に窒化物を覆っているレジストを取り除く。
（ｆ） 次に900℃の蒸気酸化ステップを実施し、各モ
ート領域を相互に分離する電界酸化物分離領域を形成す
る9500Aの酸化物を成長させる。（尚、これらの電界酸
化領域は周辺でのみ使われる：この実施例において埋め
込みｎ＋領域上のビットライン用絶縁体ストリップを形
成する厚い自己整合酸化物12は後で形成される。） 3. ビットラインの拡散を形成するステップを次ぎに説
明する。
（ａ） 埋め込みｎ＋パターンをフォトレジストで画成
し、ビットライン拡散領域14箇所を露出する。
（ｂ） プラズマエッチングを施し、ビットライン拡散
領域の箇所から残っている窒化物を除去する。
（ｃ） 次にこれらの箇所の下側に位置するパッド酸化
物を、10％HFに浸漬して取り除く。
（ｄ） 次にヒ素を（50keV、5.0E15cm-2で）注入し、
ビットライン拡散領域14を形成する。
（ｅ） 次にフォトレジストを取り除く。
（ｆ） 次に注入ｎ＋領域14をアニール（熱処理）し、
900℃のアルゴン内に100分放置し、続いて埋め込みｎ＋
領域14上に4500Aの酸化物12を成長させるのに充分な900
℃での蒸気酸化物（約40分）によって厚い自己整合酸化
物12を成長させる。
（ｇ） 次に残っている窒化物を１％HFを用いて取り除
いた後、高温のリン酸によってデグレーズし、また窒化
物下側のパッド酸化物も１％HFに素早く浸漬して取り除
く。
4. FAMOSトランジスタのフローティングゲート18′を
次ぎに形成する。
（ａ） ダミーゲート酸化（反kooi効果酸化）を900℃
の蒸気内で実施し、350Aの酸化物を成長させる。
（ｂ） 次にフォトレジストをパターン形成して、第１
しきい電圧調整注入物（VTAアジャスト）をマスクし、F
AMOSトランジスタのしきい電圧は適切な注入によって調
整される。
（ｃ） フォトレジストを（例えばH2O2/H2SO4内で）取
り除く。
（ｄ） ダミーゲート酸化物を１％HF内に浸漬して取り
除く。（この及びその他のデグレーズステップにおい
て、HFへの浸漬は埋め込みｎ＋領域上の厚い酸化物（ビ
ットライン分離酸化物12）の過剰な損失を避けるため最
小限とするのが好ましい。） （ｅ） 次に第１ゲート酸化を、例えば950℃のO2＋HCl
内で実施し、350Aの酸化物16を形成する。
（ｆ） 次にポリシリコンを低圧化学蒸着（LPCVD）に
よって、3000Aの厚さに被着する。これはポリ１層18を
形成する。この層は、950℃のPOCl3内で20分間ｎ＋にド
ープされる。
（ｇ） パターン形成の前に、短時間のHF浸漬によって
蒸気層上の自然形成酸化物を最小限とする。
（ｈ） フォトレジストを施し、ポリ１パターンに従っ
てパターン形成し、ポリ１層内のフローティングゲート
18′を近似形状にカットする。（これらのゲートはさら
に後のスタックエッチでトリムされる。） （ｉ） 次にHBr/HClプラズマエッチングでポリ１をエ
ッチング除去する。
（ｊ） アッシング（灰化剥離）とそれに続くピラニア
（H2O2/H2SO4）によってフォトレジストを取り除く。
（ｋ） 次に3000Aの酸化物をテトラエチルオルソシラ
ンを含む蒸気からのLPCVDによって被着した後、非等方
的にエッチングし、最大厚約3000Aの側壁フィラメント
（不図示）を形成する。
（ｌ） 次にレベル間誘電体20を、800℃での１回のス
テップでLPCVDによって被着する；さらに150Aの後に250
Aの窒化物が続く。
（ｍ） 次にアレイ全体を覆うマスクを用いてレベル間
誘電体20の周辺をエッチング除去し、（周辺における能
動デバイスのゲート酸化物となる）第２ゲート酸化物の
成長を可能とする。
（ｎ） 次にフォトレジストを取り除く。
5. その後ポリ２層を形成し、アレイ内にFAMOSトラン
ジスタの制御電極22′を形成するとともに、周辺に能動
デバイスのゲートを形成する。
（ａ） 第２ゲート酸化を900℃の蒸気内で実施し、400
Aの酸化物を形成する。
（ｂ） 次にホウ素11を（35kev、5E11cm-2で）注入
し、周辺におけるNMOSデバイスのしきい値を調整する。
（ｃ） 次にフォトレジストをパターン形成してPMOSデ
バイスのチャネルだけを露出し、再びホウ素11を（35ke
v、9E11cm-2で）注入して周辺におけPMOSデバイスのし
きい値を調整する。
（ｄ） フォトレジストを取り除く。
（ｅ） 次にポリ２レベル22を、ポリシリコンのLPCVD
被着によって3000Aの厚さに形成したあと、850℃をPOCl
3雰囲気内に20分間放置し100オーム/cm2にドープする。
（ｆ） 次にポリ２を10％HF内でデグレーズし、2500A
のWSi223をCVDで被着する。
（ｇ） 次にフォトレジストをパターン形成して、アレ
イを保護しながら周辺におけるPMOS及びNMOSのゲートを
画定し、ポリ２レベルをそのパターンに従ってエッチン
グする。その後、残っているフォトレジストを取り除
く。
（ｈ） 次にフォトレジストをパターン形成して、周辺
を保護しながらアレイにおけるFAMOSの制御ゲートを画
定する。
（ｉ） 次にスタックエッチを用いてポリ２レベル22と
23、レベル間誘電体20、及びポリ１レベル18をエッチン
グし、アレイ内のポリ1FAMOSのフローティングゲート1
8′としてのみ、つまりポリ２層（及びそのフォトレジ
スト）で覆われている箇所においてのみ残るようにす
る。
（ｊ） スタックエッチをトレンチエッチとして続行
し、第１ゲート酸化物16と3000Aのシリコン基板10も、
埋め込みｎ＋領域上の厚い酸化物12あるいはポリ２内で
ワードラインを画定するフォトレジストによって保護さ
れていない箇所でエッチングする。１つのサンプル例
で、トレンチエッチは次のように実施される： i.例えば、75sccmのHeと100sccmのCCL2F2を含むシング
ルスライス反応炉内において、0.8Torr、250ワット及び
基板温度15℃で、30分間の、ポリ１下側の薄い酸化物16
を貫いてカットする短いエッチングと；これに続く ii.例えば、180sccmのHCl＋40sccmのHBr＋80sccmのHeか
らなり、圧力1.3Torr、電力250ワット及び基板温度15℃
で、100秒間のシリコンエッチング、これが厚さ約7500A
のトレンチ24を形成する：もっと深いまたは浅いトレン
チの場合には、シリコンエッチングを適度に縮めるかま
たは伸ばすだけでよい。
（ｋ） 次にビットシリコン分離用注入を、例えばホウ
素11を100keV、1.0E12cm-2で実施する（これはポリ２内
のビットライン分離ストリップ（厚い酸化分12）とワー
ドライン22によって自己整合、すなわちスクリーンされ
る）。これによって、トレンチ24底部の領域25にｐ形の
高められたドーピングが得られる。
（ｌ） 次に残っているフォトレジストを取り除く。
（ｍ） ここでポリサイドのポリ２層内のWSi2をアニー
ルでき、1000℃の炉温度で、N2を10分間続いてO2を30分
間用いて、トレンチの側壁と底部上（及びポリシリコン
露出部分上にも）キャップ酸化物を形成する。
（ｎ） 次にTEOS酸化物26を被着してエッチング形成
し、トレンチ24を埋める。
6. 次いで周辺のソース／ドレイン領域を形成する。
（ａ） TEOS酸化物を2500Aの厚さに被着しエッチング
し、側壁酸化物を形成する。
（ｂ） 次にフォトレジストをパターン形成して周辺の
NMOSデバイスのソース／ドレイン領域を露出させ、As
（50keV、5E15cm-2）続いてＰ（50keV、4E14cm-2）を注
入する。
（ｃ） 次に別のパターンを形成したフォトレジスト層
を用いてPMOSデバイスのソース／ドレイン領域を露出さ
せ、ホウ素11（40keV、3.0E15cm-2）を注入する。
（ｄ） 次にフォトレジストを取り除く。
（ｅ） 次に共形酸化物層、例えば1000AのTEOS酸化物
を全面に被着し、周辺におけるｎ＋及びｐ＋注入物の域
外拡散を防ぐとともに、移動イオンのゲッタリング（吸
収）を促進させる。
（ｆ） 900℃の炉温度（As 60分）O2 30分、続いてAr
10分）で、ソース／ドレイン注入物をアニールし、TEOS
酸化物を濃密化する。
7. 次いで接点を形成する。
（ａ） MLO酸化物を被着する：例えば、約4.5％のホウ
素及び同じく約4.5％のリンを含むホウリンケイ酸ガラ
ス（BPSG）を用いる。
（ｂ） 900℃の炉ステップ（アルゴン内で30分）を用
いてBPSGを濃密化する。
（ｃ） フォトレジストを施しパターン化して接点孔箇
所を露出させ、接点孔をエッチングし、残ったレジスト
を取り除く。尚、このステップは原則的に周辺にも適用
される：ワードラインを結び付けるのに使われるポリ２
接点への一時的なメタルを除き、メモリアレイに接点は
存在しない。
8. 周辺デバイスについてだけ、メタルパターン形成に
より通常通りプロセスを継続する。
（ａ） １％HFでデクレーズして良好なメタル接触を得
た後、スパッタリングによってメタルを被着する。
（ｂ） 染色フォトレジストを被着してパターン形成
し、メタルをプラズマエッチングした後、レジストを取
り除く。
（ｃ） こうして得た構造を450℃のH2内で30分間加熱
し、メタルを焼結するとともに、接点抵抗を低める。
9. 次いで保護オーバーコートを形成する。
（ａ） 4500Aのオキシ窒化物誘導体を、LPCVDによって
全面に被着する。
（ｂ） 保護オーバーコートをパターン形成したフォト
レジストで覆い、エッチングして接点パッド箇所のメタ
ルを露出させ、残っているフォトレジストを取り除く。
10. 裏面を研磨し、金を被着してプロセスを完了す
る。
上記プロセスフローは、隣合うFAMOSトランジスタが
トレンチで（電流の流れる方向と直角な方向に）分離さ
れた第１図に示すような構造をもたらす。
勿論、このプロセスフローは多種多様な方法で変更で
きる。中でも幾つか最も自明なものとして、逆ドープし
たソース／ドレインの使用、異なった接合深さの使用、
もっと浅いトレンチの使用、異なった基板ドーピングの
使用、異なる導電材料を使ってポリ１及びポリ２レベル
の形成、異なったしきい電圧調整注入物の使用が挙げら
れ、その他各種の変形も当業者にとって明らかであろ
う。例えば本発明は、埋め込みｎ＋領域を使う代わりに
もっと一般的な表面ソース／ドレインを使ったEPROMやE
EPROMにも適用できる。また本発明は前述した特定のプ
ロセスに限定されず、多種多様なフローティングゲート
メモリに適用可能な広い概念を与えるものである。つま
り、本発明はANYフローティングメモリプロセス（また
はその他同様のプロセス）でも有用で、特に制御ゲート
とフローティングゲートを同時にパターン形成するのに
スタックエッチを用いる場合に極めて有用である。本発
明はEPROMのみならず、EEPROMやその他のフローティン
グゲート構造にも適用可能である。
ビットライン間のパンチスルー測定（0.33nA/ミクロ
ンのリーク電流密度で定義される）は、パンチスルー電
圧（第３図）が非トレンチ値と比べ40％改善されたこと
を示している。また同図の結果は、パンチスルーとトレ
ンチの深さ（0.75と1.25ミクロン）の間、及びトレンチ
スライスについてはパンチスルーとビットライン間隔の
間に顕著な相関関係はいずれも存在しないことも示して
いる。ここで用いたプロセスの一実施例から得られたド
ーピング濃度のSUPRAモデル化は第４図に示すような結
果を与え、これはトレンチ構造がビットラインにおける
電場を減少させていることを示している。
FAMOSのプログラマビリティのパルスプログラミング
パラメータに対する依存性を、プログラムドしきい電
圧、デルタVTWにおける変化と、ドレン電圧パルス巾、
ゲート電圧、ドレイン電圧パルス高及びドレイン電圧パ
ルス数との相関を取ることによって求めた。いずれのケ
ースでも、トレンチ分離領域を持つFAMOSトランジスタ
についてプログラマビリティの著しい増大が認められ
た。一例として（第５図）、ビットラインのトレンチ分
離を含む２つのスライス及びトレンチを持たない２つの
スライスからの可変パルス巾データは、トレンチのより
早いプログラミングを反映して、（非トレンチの場合と
比べ）1msのパルス巾における22％から１ミクロ秒にお
ける475％までの範囲でプログラマビリティが高まって
いることを示している。また、（２ロットからの５つの
スライスでは）、トレンチで分離されたFAMOSトランジ
スタが400nmでも0.8〜1.2VのデルタVTHにその特徴を示
し一貫してプログラムを行ったのに対し、非トレンチの
FAMOSは400nsで全くプログラミングを生じないことが認
められた。
トレンチの分離でプログラマビリティが高まる正確な
原因は充分に知られていないが、考えられる１つのメカ
ニズム（おそらく部分的な原因に過ぎないであろうが）
として、制御及びフローティング両ゲート間での結合効
率における増大が認められている。第６図のデータは、
12.5Vのゲート電圧で非トレンチFAMOSによって得られる
プログラムド状態がトレンチFAMOSでは11Vで達成でき、
約12％の結合効率の向上が可能なことを示している。64
KのEPROMアレイでの機能性が実証されている。
現時点で好ましい実施例において、本構造はIMBITのE
PROMとして構成されている。現在これと匹敵するその他
のEPROMに関する文献としては、K.コモリら（日立）の1
985年IEDM技術ダイジェスト、627〜628頁；及びK.セキ
ヤら（NEC）のVLSIシンポジウム（サンディエゴ、1986
年５月）がある。これら両文献は、参照によってここに
含まれる。
こうして構成されたメモリは、１本のワードラインを
“1"または“0"状態におけるFAMOSトランジスタのしき
い電圧に近い電圧にまで高め、１本のビットラインを既
知の電圧に駆動し、この駆動されたビットラインに隣接
したビットライン上の電流を検知して、１つのセルのス
トア状態を検知することによって読み取られる。またメ
モリは、１本のワードラインと一本のビットラインを
（隣接のビットラインは低に保持しながら）高に駆動
し、生め込みビットライン拡散領域のｎ＋接合でホット
キャリヤが発生して、酸化物を開始ポリ１のフローティ
ングゲートへ注入されるようにすることによって書き込
まれる。
尚、本発明は上述したようなEPROMだけでなく、その
他の種類のフローティングメートメモリ、特にEEPROMに
も適用できることに留意されたい。
勿論、ここでしばしば言及したポリシリコンゲート層
は厳密なポリシリコンでなくともよく、実質上多結晶性
あるいは非晶質で多くのシリコン部分を含むその他の材
料も使える。その例として、ケイ化物及びシリコン／ケ
イ化物のサンドイッチ構造がとりあえず考えられ、将来
のプロセスで本プロセスにおけるポリシリコンと同様の
披着及び電気特性を有するそれ以外のサンドイッチ構造
も考えられる。
特に好ましい実施例におけるポリ２としてのポリサイ
ド構造の使用は、広い範囲の技術可能性に含まれる一例
にすぎない。
当業者には容易に理解されるように、本発明は広く変
更及び変形可能であり、その範囲は特許請求の範囲の記
載以外によって限定されない。
以上の記載に関連して、以下の各項を開示する。
1. 半導体本体； 複数のビットライン拡散領域； 上記ビットライン拡散領域と平行でない複数のワード
ラインで、該複数のワードラインはそれぞれ相互に平行
である； 上記ビットライン拡散領域間の位置で上記ワードライ
ンの下側に位置する複数のフローティングゲートで、該
各フローティングゲートがそのほぼ下側にトランジスタ
チャネル位置を画定する；および 上記半導体本体に内在する複数のトレンチで、上記チ
ャネル位置がビットライン拡散領域によって分離されて
いない箇所で、該トレンチが隣接するチャネル位置を相
互に分離する； を備えてなる非揮発性メモリセルアレイ。
2. 前記フローティングゲートが結晶性でなく、少なく
とも30％のシリコン原子を含む第１項のメモリセルアレ
イ。
3. 前記ワードラインが結晶性でなく、少なくとも30％
のシリコン原子を含む第１項のメモリセルアレイ。
4. 前記トレンチが誘電物質で満たされている第１項の
メモリセルアレイ。
5. 前記トレンチがビットライン拡散領域の少なくとも
25％の深さである第１項のメモリセルアレイ。
6. 前記トランジスタチャネル位置が、ビットライン拡
散領域のそれぞれ各部分をそれぞれソース及びドレイン
電極として有するフローティングゲートトランジスタ画
定する第１項のメモリセルアレイ。
7. ビットライン絶縁ストリップが、各フローティング
ゲート下側の誘電体の厚さの少なくとも10倍に等しい誘
電体厚を有する第１項のメモリセルアレイ。
8. 前記トレンチが、各フローティングゲート下側の誘
電体の厚さの少なくとも10倍の深さである第１項のメモ
リセルアレイ。
9. 半導体本体； 上記半導体本体上の実質状平行な複数のビットライン
絶縁ストリップ； 各々上記ビットライン分離ストリップの下側に位置す
る複数のビットライン拡散領域； 上記ビットライン拡散領域と平行でない複数のワード
ラインで、該複数のワードラインはそれぞれ相互に平行
である； 上記ビットライン拡散領域間の位置で上記ワードライ
ンの下側に位置する複数のフローティングゲートで、該
各フローティングゲートがそのほぼ下側にトランジスタ
チャネル位置を画定する；および 上記半導体本体に内在する複数のトレンチで、上記チ
ャネル位置がビットライン拡散領域によって分離されて
いない箇所で、該トレンチが隣接するチャネル位置を相
互に分離する；を備えてなる非揮発性メモリセルアレ
イ。
10. 前記フローティングゲートが結晶性でなく、少なく
とも30％のシリコン原子を含む第９項のメモリセルアレ
イ。
11. 前記ワードラインが結晶性でなく、少なくとも30％
のシリコン原子を含む第９項のメモリセルアレイ。
12. 前記トレンチが誘電物質で満たされている第９項の
メモリセルアレイ。
13. 前記トレンチがビットライン拡散領域の少なくとも
25％の深さである第９項のメモリセルアレイ。
14. 前記トランジスタチャネル位置が、ビットライン拡
散領域のそれぞれの各部分をそれぞれソース及びドレイ
ン領域として有するフローティングゲートトランジスタ
を画定する第９項のメモリセルアレイ。
15. 前記ビットライン絶縁ストリップが、各フローティ
ングゲート下側の誘電体の厚さの少なくとも10倍に等し
い誘電体厚を有する第９項のメモリセルアレイ。
16. 前記トレンチが、各フローティングゲート下側の誘
電体の厚さの少なくとも10倍の深さである第９項のメモ
リセルアレイ。
17. （ａ） 半導体本体を与えるステップ； （ｂ） 上記半導体本体の表面近くに、ビットライン絶
縁体で覆われた複数のビットライン拡散領域を形成する
ステップ； （ｃ） 第１の分離された導電層を被着してパターン形
成し、導電性ストリップを形成するステップ； （ｄ） 第２の分離された導電層を被着するステップ；
および （ｅ） 上記第２の導電層をエッチングして、上記ビッ
トライン拡散領域と平行でないワードラインを形成する
際、 i.上記第２導電層の各部分の下側に位置しない上記第１
導電層の各部分をエッチング除去するとともに、 ii.上記第２導電層の各部分及びビットライン絶縁体の
各部分のどちらの下側にも位置しない上記半導体本体の
各部分を、上記ビットライン拡散領域の少なくとも半分
の深さにエッチング除去するステップ； を含む非揮発性メモリセルアレイの製造方法。
18. 前記第１導電層が結晶性でなく、少なくとも30％の
シリコン原子を含む第17項の方法。
19. 前記第２導電層が結晶性でなく、少なくとも30％の
シリコン原子を含む第17項の方法。
20. 前記第２導電層が多結晶性で、大部分が金属ケイ化
物からなる第17項の方法。
21. 前記ステップ（ｅ）の後に； （ｆ） 前記トレンチを誘電物質で満たすステップ；を
更に追加のステップとして含む第17項の方法。
22. 前記ステップ（ｅ）の後に； （ｆ） 前記トレンチの側壁を酸化し、パッシベーショ
ン層を形成するステップ；および （ｇ） 前記トレンチを誘電物質で満たすステップ；を
更に追加のステップとして含む第17項の方法。
23. 前記ステップ（ｅ）の後に； （ｆ） 前記トレンチの底にドーパント不純物の追加量
を注入するステップ；および （ｇ） 前記トレンチを誘電物質で満たすステップ；を
更に追加のステップとして含む第17項の方法。
24. 前記第１の分離された導電層を被着するステップ
（ｃ）が、半導体本体上に誘電体を成長させる予備のサ
ブステップを含む第17項の方法。
25. 前記第２の分離された導電層を被着するステップ
（ｃ）が、前記第１の分離された導電層上に誘電体を成
長させる予備のサブステップを含む第17項の方法。
26. （ａ） 半導体本体を与えるステップ； （ｂ） 上記半導体本体の表面近くに、複数のビットラ
イン拡散領域を形成するステップ； （ｃ） 第１の分離された導電層を被着してパターン形
成し、導電性ストリップを形成するステップ； （ｄ） 第２の分離された導電層を被着するステップ；
および （ｅ） 上記第２導電層をエッチングして、上記ビット
ライン拡散領域と平行でないワードラインを形成する
際、 i.上記第２導電層の各部分の下側に位置しない上記第１
導電層の各部分をエッチング除去するとともに、 ii.上記第２導電層の各部分及びビットライン絶縁体の
各部分のどちらの下側にも位置しない上記半導体本体の
各部分を、上記ビットライン拡散領域の少なくとも25％
の深さにエッチング除去するステップ； を含む非揮発性メモリセルアレイの製造方法。
27. 前記第１導電層が結晶性でなく、少なくとも30％の
シリコン原子を含む第26項の方法。
28. 前記第２導電層が結晶性でなく、少なくとも30％の
シリコン原子を含む第26項の方法。
29. 前記第２導電層が多結晶性で、大部分が金属ケイ化
物からなる第26の方法。
30. 前記ステップ（ｅ）の後に； （ｆ） 前記トレンチを誘電物質で満たすステップ；を
更に追加のステップとして含む第26項の方法。
31. 前記ステップ（ｅ）の後に； （ｆ） 前記トレンチの側壁を酸化し、バッシベーショ
ン層を形成するステップ；および （ｇ） 前記トレンチを誘電物質で満たすステップ；を
更に追加のステップとして含む第26項の方法。
32. 前記ステップ（ｅ）の後に； （ｆ） 前記トレンチの底にドーパント不純物の追加量
を注入するステップ；および （ｇ） 前記トレンチを誘電物質で満たすステップ；を
更に追加のステップとして含む第26項の方法。
33. 前記第１の分離された導電層を被着するステップ
（ｃ）が、半導体本体上に誘電体を成長させる予備のサ
ブステップを含む第26項の方法。
34. 前記第２の分離された導電層を被着するステップ
（ｃ）が、前記第１の分離された導電層上に誘電体を成
長させる予備のサプステップを含む第26項の方法。
【図面の簡単な説明】
第１図は埋め込みｎ＋ビットラインを含むEPROM構造と
しての本発明のサンプル実施例を示す。 第２図は本発明による結晶の構造を示す電子顕微鏡写真
図である。 第３図は（本発明のサンプル実施例による）0.75ミクロ
ン及び1.25ミクロンのトレンチ深さを持つメモリセル
と、（比較のための）本発明によるトレンチを持たない
同様のメモリとについて、1.25、1.5及び1.75ミクロン
のビットライン公称分離における各パンチスルー電圧を
示す。 第４図は本発明のプロセスの一実施例から得られたドー
プ濃度のSUPRAモデルかの結果を示す；これらの結果
は、トレンチ構造の使用がビットラインにおける電場を
減少させることを示している。 第５図はトレンチ分離を含む２つのスライスからと、ト
レンチを含まない２つのスライスからの可変パルス巾の
プログラミングデータを示す；これらのデータはトレン
チ構造のより早いプログラミングを反映して、（非トレ
ンチの場合と比べ）1msのパルス巾における22％から１
ミクロ秒における475％までの範囲でプログラマビリテ
ィが高まっていることを示している。 第６図は３つのトレンチスライスと２つの非トレンチス
ライスに関するデルタVTW対パルス巾についてのデータ
を示し、12.5Vのゲート電圧で非トレンチFAMOSによって
得られるプログラムド状態がトレンチFAMOSでは11Vにお
いて得られ、結合効率が12％上昇することを表してい
る。 10……半導体本体、 12……ビットライン絶縁ストリップ、 14……ビットライン拡散領域、 18′……フローティングゲート（第１導電層）、 22……ワードライン（第２導電層）、 24……トレンチ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体本体と、 複数のビットライン拡散領域と、 前記ビットライン拡散領域に平行でなく、かつ、各々が
    相互に平行である複数のワードラインと、 前記ビットライン拡散領域間の位置で前記ワードライン
    の下側に位置し、かつ、各々がほぼ下側にトランジスタ
    チャンネル位置を画定する複数のフローティングゲート
    と、 前記半導体本体に位置し、かつ、絶縁物質で満たされた
    複数のトレンチとを備え、このトレンチは、隣接する前
    記フローティングゲートに対して自己整合されており、
    そして前記チャンネル位置が前記ビットライン拡散領域
    によって分離されていない箇所において、隣接する前記
    チャンネル位置を相互に分離することを特徴とする非揮
    発性メモリセルアレイ。
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