JPS63170969A - 非揮発性メモリ - Google Patents

非揮発性メモリ

Info

Publication number
JPS63170969A
JPS63170969A JP62071320A JP7132087A JPS63170969A JP S63170969 A JPS63170969 A JP S63170969A JP 62071320 A JP62071320 A JP 62071320A JP 7132087 A JP7132087 A JP 7132087A JP S63170969 A JPS63170969 A JP S63170969A
Authority
JP
Japan
Prior art keywords
bit line
oxide
trench
poly
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62071320A
Other languages
English (en)
Other versions
JP2509610B2 (ja
Inventor
アジェリコ　エル　エスキヴェル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS63170969A publication Critical patent/JPS63170969A/ja
Application granted granted Critical
Publication of JP2509610B2 publication Critical patent/JP2509610B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路とそれらを製造する方法とに関する。
（従来の技術と問題点） 本発明は、参照によってここに含まれる１９８５年４月
３０日提出の米国特許出願第７２８．９６１号（ＴＩ−
１０６６７）に教示されたデバイス構造及びプロセスの
改良である。また本発明は、埋め込みｎ十層を使わない
ものを含め、その他の非揮発性メモリセルに適用された
ときに顕著な改良をもたらす。
（問題点を解決するための手段） 本発明の重要な着想は、上記のようなデバイスを作成す
るのに使われるプロセスにおいて、スタフエッチの直後
にトレンチエッチが続けられる（あるいは前者が後者と
して続行される）点にある。すなわち、電界（ｆｉｅｌ
ｄ）酸化物下側の埋め込みＮ＋ラインを形成し、且つ第
１ポリシリコン（またはケイ化物またはポリサイドｐｏ
ｌｙｃｉｄｅ）層（ポリ１）のラインを埋め込みＮ＋ラ
インの間にそれらと平行に形成した後に、第２ポリシリ
コン（またはケイ化物またはポリサイド）層（ポリ２）
が被着される。第２ポリシリコンはスタックエッチによ
ってエツチングされ（これは少なくともメモリセルのア
レイにおいてで一メモリ集積回路の周辺で使われるデバ
イスに適するように追加のパターニングステップを用い
順序を変更してもよい）、ここでポリ２のレベルは埋め
込みＮ十ビットラインにほぼ直交するワードラインを形
成するようにエツチングされる。また、ポリ２のエツチ
ングはスタックエッチとして行われるので、ポリ２で覆
われている箇所を除くポリ１の全てもエツチング除去さ
れる。つまり、ポリ２ワードライン下側のポリｌプレー
トがＦＡＭＯＳ　（ファモス）トランジスタのフローテ
ィングゲートを与え、非揮発性メモリとして動作する能
力を与える。
このように、スタックエッチは通常１度に１つより多い
素材層をパターン化し、使用するエツチングガスの流れ
を逐次変更しながら実施される。
例えば、先ず短い初期化ステップを用いてポリ２層の頂
面から自然形成酸化物を取り除き、次に酸化物に対して
選択性のあるシリコンエツチングを用いてポリ２層をカ
ットし、次にシリコンに対して選択性のある酸化物／窒
化物エツチングを用いてポリ１とポリ２の間のレベル間
酸化物／窒化物をカットし、さらに別の長いシリコンエ
ツチングを用いてポリ１をカットすることができる。エ
ツチングの化学作用が適切であれば、上記のステップ順
序は、全ての層のエツジがＦＡＭＯ５Ｉ−ランジスタの
所望位置できれいに整列したポリｌ／酸化物−窒化物／
ポリ２のスタックをもたらす。
本発明の一つの教示は、上記のスタックエッチがトレン
チエッチとして延長でき（あるいは前者の後に後者を続
けることができ）、大幅に改善された結果を与えられる
という点にある。つまり、スタックエッチの順序におい
て、ポリ１層のエツチング後、別の短い酸化物エツチン
グステップを用いてポリ１下側のゲート酸化物を取り除
き、次に（酸化物に対して選択性を持たなければならな
い）長いシリコンエツチングを用いて、露出された箇所
の基板にトレンチをエツチング形成する。
すなわち、スタックエッチ中にポリ２層がエツチングさ
れた後、レベル間酸化物／窒化物を取り除く酸化物／窒
化物エツチングが、埋め込みＮ＋ビ・７トライン上の厚
い酸化物も同じ程度の厚さで取り除く。しかし、この酸
化物は厚いので（一般に数千オングストローム−好まし
い実施例では４５００Ａ）、上記のステップで厚い酸化
物層に有意な損傷は生じない。同じく、第１ポリレベル
の下側からゲート酸化物を取り除く酸化物のエツチング
中、ビットライン上の厚肉酸化物の大きい厚さが損傷の
発生を防ぐ。この厚い酸化物もポリ１を取り除くエツチ
ング時に基板を食刻するシリコンエツチングに晒される
が、かかるエツチングは、ビットライン上の厚い酸化物
に有意な損傷を生じないように酸化物に対し選択性を持
たせて容易に行うことができる。
勿論、使用するマスク物質は必要なエツチング継続中に
ライン巾の損失を伴わずに充分耐えられるものでなけれ
ばならないが、これも実用上の問題とはならない。
つまり、本発明は隣合う埋め込みＮ十ビットライン間で
トレンチ分離を形成するのに、既存の処理順序に最少の
追加を必要とするだけである。しかし、こうして形成さ
れる構造から得られる利点は大きい。第１に、容易に予
測できるように、リークがそれに沿って生じる物理的な
経路が大幅に細長くなるという単純な理由から、隣合う
埋め込みＮ十ビットライン間でのリーク電流が著しく減
少される。第２に同じ理由から、隣合う埋め込みＮ十ビ
ットライン間でのパンチスルー電圧も極めて顕著に減少
される。これらばかりか、第３の極めて驚くべき且つ重
要な利点も、変更された本処理順序によって得られる。
つまり、本発明で教示されるトレンチ構造を用いると、
同等の幾何形状を用いた従来の開発構造におけるよりも
セルがはるかに速くプログラム可能であることが見いだ
された。この理由はまだ完全に理解されていない。
この効果の１つの原因は、ポリ１の基板に対するキャパ
シタンスが減少することにあると考えられる。すなわち
、プログラマビリティの一般的な決定因子は、ポリ２か
らポリ１への結合対ポリ１から基板及び埋め込みｎ＋へ
の結合の比で与えられる。ポリ１のポリ２に対する結合
を強めることができるか、あるいはポリ１の基板に対す
る結合が弱めることができれば、ポリ２に印加される信
号はポリｌのゲートをより大きい電圧振幅で引き込むこ
とができ、従って電子の注入ひいてはプログラミングを
生せしめるポリ１と基板の間の電圧差が増大する。
つまり、本発明を用いれば、ポリ１のフローティングゲ
ートは依然シリコン基板の真上に位置する。しかしなが
ら、ポリ１フローテイングゲートの下側コーナにおける
フリンジキャパシタンスは著しく減少されている（一般
に導体のライン中が減じるにつれ、導体の総キャパシタ
ンスの中でより大きい部分を占めるようになる）。すな
わち、このフリンジ電界キャパシタンス形成部分はもは
や結合されるべきドープされたシリコン半導体部分を持
たず、本発明によらなければ存在するはずの半導体物質
の代わりに誘電体だけが存在する（この誘電体はトレン
チ分離領域を満たすのに使われている）。フリンジ電界
キャパシタンスが減少されるので、ポリ１の基板に対す
るそう結合が減少する結果、ポリ１とポリ２間の相対的
な結合効率が増大し、プログラマビリティが向上する。
プログラマビリティにおける掻めて驚くべき利点の第２
の理由は、基板内の拡散分布がトレンチ分離を形成する
シリコンエッチによって変更されるその仕方にあると考
えられる。つまり、埋め込みＮ十ビットラインは通常そ
の後の処理段階時に幾分追加の域外拡散を生じ、この域
外拡散の広がったシリコン素材の除去が必然的に正味の
ドープ材濃度に影響を及ぼす。さらに、被着される誘電
体内にも、被着プロセス中またはその後に幾分かのドー
プ材が偏析される。こうして、埋め込みＮ十ビットライ
ンの下側におけるドープ材の濃度分布は、本発明と従来
使われている構造とでは正確に同じでなくなる。尚、こ
こで問題となる拡散分布は３次元的な分布なので、本発
明の完全な作用を示すのには３次元のモデル化を用いな
ければならない。
すなわち本発明は、追加処理コストを絶対的に最少比と
しながら極めて著しい性能上の利点を与え、これまでに
開発されてきたクロスポイント弐〇ＥＰＲＯＭセルと比
べて顕著な利点をもたらす。
従って、本発明はここで述べるその他の利点に加え、少
なくとも次のような利点を与える：＊より速いプログラ
ミング ＊より低い電圧でのプログラミング ＊ビットライン間でのより高いバンチスルー電圧 ＊ビットライン間でのより低いリーク 本発明によれば、半導体本体；複数のビットライン拡散
領域：上記ビットライン拡散領域と平行でない複数のワ
ードラインで、該複数のワードラインはそれぞれ相互に
平行である；上記ビットライン拡散領域間の位置で上記
ワードラインの下側に位置する複数のフローティングゲ
ートで、該各フローティングゲートがそのほぼ下側にト
ランジスタチャネル位置を画成する；及び上記半導体本
体に内在する複数のトレンチで、上記チャネル位置がビ
ットライン拡散領域によって分離されていない箇所で、
該トレンチが隣接するチャネル位置を相互に分離する；
を備えてなる非揮発性メモリセルアレイが提供される。
また本発明によれば、半導体本体；上記半導体本体上の
実質状平行な複数のビットライン絶縁ストリップ；各々
上記ビットライン分離ストリップの下側に位置する複数
のビットライン拡散領域；上記ビットライン拡散領域と
平行でない複数のワードラインで、該複数のワードライ
ンはそれぞれ相互に平行である；上記ビットライン拡散
領域間の位置で上記ワードラインの下側に位置する複数
のフローティングゲートで、８亥各フローテイングゲー
トがそのほぼ下側にトランジスタチャネル位置を画成す
る：および上記半導体本体に内在する複数のトレンチで
、上記チャネル位置がビットライン拡散領域によって分
離されていない箇所で、該トレンチが隣接するチャネル
位置を相互に分離する；を備えている非揮発性メモリセ
ルアレイが提供される。
さらに本発明によれば、半導体本体を与えるステップ；
上記半導体本体の表面近くに、ビットライン絶縁体で覆
われた複数のビットライン拡散領域を形成するステップ
；第１の分離された導電層を被着してパターン形成し、
導電性ストリップを形成するステップ；第２の分離され
た導電層を被着するステップ；および上記第２導電層を
エツチングして、上記ビットライン拡散領域と平行でな
いワードラインを形成する際、上記第２導電層の各部分
の下側に位置しない上記第１導電層の各部分をエツチン
グ除去するとともに、上記第２導電層の各部分及びビッ
トライン絶縁体の各部分のどちらの下側にも位置しない
上記半導体本体の各部分を、上記ビットライン拡散領域
の少なくとも半分の深さにエツチング除去するステップ
；を含む非揮発性メモリアレイの製造方法が提供される
。
さらに本発明によれば、半導体本体を与えるステップ；
上記半導体本体の表面近くに、複数のビットライン拡散
領域を形成するステップ；第１の分離された導電層を被
着してパターン形成し、導電性ストリップを形成するス
テップ；第２の分離された導電層を被着するステップ；
および上記第２導電層をエツチングして、上記ビットラ
イン拡散領域と平行でないワードラインを形成する際、
上記第２導電層の各部分の下側に位置しない上記第１導
電層の各部分をエツチング除去するとともに、上記第２
導電層の各部分及びビットライン絶縁体の各部分のどち
らの下側にも位置しない上記半導体本体の各部分を、上
記ビットライン拡散領域の少なくとも２５％の深さにエ
ツチング除去するステップ；を含む非揮発性メモリアレ
イの製造方法が提供される。
以下本発明を図面を参照して説明する。
（実施例） 現時点で好ましい実施例の作製と用途を、次に詳しく説
明する。但し、本発明は多種多様な特定の状況において
実施可能な、広く適用できる発明概念を与えるものであ
ることが理解されるべきである。つまり、ここで論じる
特定の実施例は本発明のメモリ装置を作製及び使用する
特定方法の例示にすぎず、発明の範囲を制限するもので
はない。
以下のプロセスフローは、ＦＡＭＯ５）ランジスタのソ
ース／ドレインとして使われる埋め込みｎ＋ラインを備
えたＥＰＲＯＭを与えるのに必要な詳しさで示す。
１、　タンク（槽）の形成二基下のステップを用いて、
周辺デバイス用のｎウェルとｐウェルを画成する： （ａ）　　始発物質はＰ子基板（０，０１〜０．２オー
ム印）上の１２〜１５オ一ム国のｐ形エピタキシャル物
質１０で、１２〜１５ミクロンの厚さと（１００）の配
向をもつ。
ｆｂ）　　初期酸化を９００℃の蒸気中で行い３５０Ａ
の酸化物を成長させる。
（ｃ）１４００Ａの窒化シリコンをＬＰＧＶＤ（低圧化
学蒸着）で被着する。
（ｄｌ　　次にフォトレジストを被着し、タンクパター
ンに従ってパターン化する。
（ｅ）　　タンクパターンにしたがって窒化物をプラズ
マエツチングする。
（ｆ）　　リンを（１００ｋｅＶ　、　６．ＯＥ　１２
ｃｍ−”で）注入してｎウェルを形成する。
（ｇ）　　フォトレジストを取り除く。
（ｈ）　　次に１０００℃の蒸気酸化ステップを実施し
、パターン化窒化物層で保護されていない箇所に５３０
０Ａの酸化シリコンを成長させる。この酸化物が“色反
転酸化物”として機能し、ｐウェルパターンをｎウェル
パターンの補完体として（実質上）画成する。
＋１１　　次に窒化物を（ＨＦに続き高温のリン酸内で
）とり除き、色反転酸化物で保護されていないクリーン
で生のシリコンを露出する。
（ｊｌ　　次にホウ素１１を（５０ｋｅＶ　、３．ＯＥ
　１２ｃＩＢ−”で）注入し、ｐウェルを形成する。
（ト））次に色反転酸化物を（例えば１０％のＨＦ内で
）取り除く。
（１）　　次に薄い酸化物を全面に成長させ、１１００
℃の酸化ステップによってタンク注入物を化成化して打
ち込み、さらにアルゴン雰囲気内で追加加熱して３５０
Ａの酸化物を形成する。
２、次いでモート（つまり能動デバイスが形成される濠
領域）の形成を行う。
（ａ）　　窒化シリコン（はぼ８１３Ｎ４　、但し組成
は完全に化学式通りでないこともある）を全面に１４０
０Ａの厚さで被着する。
（ｂ）　　モートパターンを用いてフォトレジストを窒
化物上にパターン形成し、能動デバイスが形成される領
域内の窒化物を残す。
（Ｃ）　　露出した窒化物（つまり電界酸化物領域が形
成される箇所の窒化物）をエツチング除去する。
（ｄ）　　次にホウ素１１を（１００ｋｅＶ　、　１．
０　Ｅ１３（Ｊ−”で）注入する。これで電界酸化物領
域の下側にチャネルストッパを形成する。
（８１次に窒化物を覆っているレジストを取り除く。
（ｆ）　　次に９００℃の蒸気酸化ステップを実施し、
各モート領域を相互に分離する電界酸化物分離領域を形
成する９５００Ａの酸化物を成長させる。（尚、これら
の電界酸化領域は周辺でのみ使われる：この実施例にお
いて埋め込みｎ十領域上のビットライン用絶縁体ストリ
ップを形成する厚い自己整合酸化物１２は後で形成され
る。） ３、　ビットラインの拡散を形成するステップを次ぎに
説明する。
（ａ）　　埋め込みｎ＋パターンをフォトレジストで画
成し、ビットライン拡散領域１４の箇所を露出する。
（ｂ）　　プラズマエツチングを施し、ビットライン拡
散領域の箇所から残っている窒化物を除去する。
（Ｃ）　　次にこれらの箇所の下側に位置するパッド酸
化物を、１０％ＨＦに浸漬して取り除く。
（ｄｌ　　次にヒ素を（５０ｋｅＶ　、　５．ＯＥ　１
５Ｃ！ｌ−”で）注入し、ビットライン拡散領域１４を
形成する。
（ｅ）次にフォトレジストを取り除く。
（ｆ）次に注入ｎ＋９１域１４をアニール（熱処理）し
、９００℃のアルゴン内に１００分放置し、続いて埋め
込みｎ＋９Ｊ域１４上に４５００Ａの酸化物１２を成長
させるのに充分な９００℃での蒸気酸化（約４０分）に
よって厚い自己整合酸化物１２を成長させる。
（ｇｌ　　次に残っている窒化物を１％ＨＦを用いて取
り除いた後、高温のリン酸によってデグレーズし、また
窒化物下側のパッド酸化物も１％ＨＦに素早く浸漬して
取り除く。
４、　　ＦＡＭＯ５ｌ−ランジスタのフローティングゲ
ート１８′を次ぎに形成する。
（ａ）　　ダミーゲート酸化（反Ｋｏｏｉ効果酸化）を
９００℃の蒸気内で実施し、３５０Ａの酸化物を成長さ
せる。
（ｂｌ　　次にフォトレジストをパターン形成して、第
１しきい電圧調整注入物（ＶＴＡアジャスト）をマスク
し、ＦＡＭＯ５）ランジスタのしきい電圧は適切な注入
によって調整される。
（Ｃ）　　フォトレジストを（例えばＨｔＯｔＩＨｚＳ
Ｏａ内で）取り除く。
（ｄ）　　ダミーゲート酸化物を１％ＨＦ内に浸漬して
取り除＜、（この及びその他のデグレーズステップにお
いて、ＨＦへの浸漬は埋め込みｎ十領域上の厚い酸化物
（ビットライン分離酸化物１２）の過剰な損失を避ける
ため最小限とするのが好ましい、） （８）　　次に第１ゲート酸化を、例えば９５０℃のＣ
ｈ＋ＨＣｊｉ内で実施し、３５０Ａの酸化物１６を形成
する。
（ｆ）　　次にポリシリコンを低圧化学蒸着（ＬＰＧＶ
Ｄ）によって、３０００Ａの厚さに被着する。これはポ
リ１層１８を形成する。この層は、９５０℃のｐｏｃｉ
３内で２０分間ｎ＋にドープされる。
（ａ　パターン形成の前に、短時間のＨＦ浸漬によって
上記層上の自然形成酸化物を最小限とする。
（ｈ）　　フォトレジストを施し、ポリ１パターンに従
ってパターン形成し、ポリ１層内のフローティングゲー
ト１８′を近イ以形状にカットする。（これらのゲート
はさらに後のスタックエッチでトリムされる。） （ｉ）　　次にＨＢｒ／ＨＣｌプラズマエツチングでポ
リ１をエツチング除去する。
Ｕ）　　アッシング（沃化剥離）とそれに続くピラニア
（ｌＩｚ（ｈ／ＨｚＳＯ４）によってフォトレジストを
取り除く。
伽）　次に３０００Ａの酸化物をテトラエチルオルソシ
ランを含む蒸気からのＬＰＧＶＤによって被着した後、
非等方的にエツチングし、最大要約３，０００　Ａの側
壁フィラメント（不図示）を形成する。
（１１次にレベル間誘電体２０を、８００℃での１回の
ステップでＬＰＧＶＤによって被着する；さらに１５０
Ａの後に２５０Ａの窒化物が続く。
（ｍ）　　次にアレイ全体を覆うマスクを用いてレベル
間誘電体２０の周辺をエツチング除去し、（周辺におけ
る能動デバイスのゲート酸化物となる）第２ゲート酸化
物の成長を可能とする。
（ｎｌ　　次にフォトレジストを取り除く。
５、　その後ポリ２層を形成し、アレイ内にＦＡＭＯＳ
トランジスタの制御電極２２′を形成するとともに、周
辺に能動デバイスのゲートを形成する。
（ａ）　　第２ゲート酸化を９００℃の蒸気内で実施し
、４００Ａの酸化物を形成する。
（ｂ）　　次にホウ素１１を（３５ｋｅｖ　、　５　Ｅ
　１１　ａｎ−”で）注入し、周辺におけるＮＭＯＳデ
バイスのしきい値を調整する。
（Ｃ１次にフォトレジストをパターン形成してＰＭＯＳ
デバイスのチャネルだけを露出し、再びホウ素１１を（
３５ｋｅｖ　、　９　Ｅ　Ｌ　１　ａｒｍ−”で）注入
して周辺におけるＰＭＯＳデバイスのしきい値を調整す
る。
（ｄ）　　フォトレジストを取り除く。
（ｅｌ　　次にポリ２レベル２２を、ポリシリコンのＬ
ＰＧＶＤ被着によって３０００Ａの厚さに形成したあと
、８５０℃のｐｏｃ　ｘ　、雰囲気内に２０分間放置し
１００オーム／−にドープする。
（ｆ）　　次にポリ２を１０％ＨＦ内でデグレーズし、
２５００ＡのＷＳｉｚ２３をＣＶＤで被着する。
（沿　次にフォトレジストをパターン形成して、アレイ
を保護しながら周辺におけるＰＭＯ３及びＮＭＯ３のゲ
ートを画成し、ポリ２レベルをそのパターンに従ってエ
ツチングする。
その後、残っているフォトレジストを取り除く。
（ｈ）　　次にフォトレジストをパターン形成して、周
辺を保護しながらアレイにおけるＦＡＭＯＳの制御ゲー
トを画成する。
（１１次にスタックエッチを用いてポリ２レベル２２と
２３、レベル間誘電体２０、及びポリルベル１８をエツ
チングし、アレイ内のポリＩＦＡＭＯ３のフローティン
グゲート１８′としてのみ、つまりポリ２層（及びその
フォトレジスト）で覆われている箇所においてのみ残る
ようにする。
（Ｊ）　　スタックエッチをトレンチエッチとして続行
し、第１ゲート酸化物１６と３０００Ａのシリコン基板
１０も、埋め込みｎ　＋　９９域上の厚い酸化物１２あ
るいはポリ２内でワードラインを画成するフォトレジス
トによって保護されていない箇所でエツチングする。１
つのサンプル例で、トレンチエッチは次のように実施さ
れる： ｉｏ例えば、７５ｓｃｃｍのＨｅと１００ｓｃｃＩＩＩ
のＣＣＬ、Ｆ、を含むシングルスライス反応炉内におい
て、０．８Ｔｏｒｒ　、　２５０ワツト及び基板温度１
５℃で、３０分間の、ポリ１下例の薄い酸化物１６を貫
いてカットする短いエツチングと；これに続く ｉｉ　、例えば、１８０ｓｃｃｍのＨＣ／ｌ　＋　４０
ｓｃｃｓのＨＢｒ　＋　８０ｓｅｃｍのＨｅからなり、
圧力１、３　Ｔｏｒｒ　、電力２５０ワツト及び基板温
度１５℃で、１００秒間のシリコンエツチング。これが
厚さ約７５００Ａのトレンチ２４を形成する：もっと深
いまたは浅いトレンチの場合には、シリコンエツチング
を適度に縮めるかまたは伸ばすだけでよい。
（ｋｌ　　次にビットシリコン分離用注入を、例えばホ
ウ素１１を１００ｋｅＶ、　１．ＯＥ　１２ＣＩｍ−”
で実施する（これはポリ２内のビットライン分離ストリ
ップ（厚い酸化物１２）とワードライン２２によって自
己整合、すなわちスクリーンされる）。これによって、
トレンチ２４底部の領域２５にｐ形の高められたドーピ
ングが得られる。
（１１次に残っているフォトレジストを取り除く。
（（ロ）　ここでポリサイドのポリ２層内のＷＳｉｚを
アニールでき、１０００℃の炉温度で、Ｎ２を１０分間
続いてＯ２を３０分間用いて、トレンチの側壁と底部上
（及びポリシリコンの露出部分上にも）キャップ酸化物
を形成する。
（ｎ）　　次にＴＥＯ８酸化物２６を被着してエツチン
グ成形し、トレンチ２４を埋める。
６、次いで周辺のソース／ドレイン領域を形成する。
（ａ）　　Ｔ　Ｅ　ＯＳ酸化物を２５００Ａの厚さに被
着しエツチングし、側壁酸化物を形成する。
（ｂｌ　　次にフォトレジストをパターン形成して周辺
のＮＭＯＳデバイスのソース／ドレイン領域を露出させ
、Ａ　ｓ　（５，０ｋｅＶ　、　５　Ｅ１５Ｃ１ｌ−”
）続いてＰ　（５０ｋｅＶ　、　４２１４ｃｍ−”）を
注入する。
（Ｃ）　　次に別のパターン形成したフォトレジスト層
を用いてＰＭＯＳデバイスのソース／ドレイン領域を露
出させ、ホウ素１１（４０ｋｅＶ、３、０　Ｅ　１５　
ｅｌｍ−”）を注入する。
（ｄ）　　次にフォトレジストを取り除く。
（ｅ）　　次に共形酸化物層、例えば１００ＯＡのＴＥ
Ｏ３酸化物を全面に被着し、周辺におけるｎ十及びｐ＋
注入物の域外拡散を防ぐとともに、移動イオンのゲッタ
リング（吸収）を促進させる。
（ｆ１９００℃の炉温度（Ａｓ６０分、０，３０分、続
いてＡｒ１０分）で、ソース／ドレイン注入物をアニー
ルし、ＴＥＯ３酸化物を濃密化する。
７、次いで接点を形成する。
（ａ１ＭＬｏ酸化物を被着する：例えば、約４．５％の
ホウ素及び同じ（約４．５％のリンを含むホウリンケイ
酸ガラス（Ｂ　Ｐ　Ｓ　Ｇ）を用いる。
（ｂ１９００℃の炉ステップ（アルゴン内で３０分）を
用いてＢＰＳＧを濃密化する。
（Ｃ）　　フォトレジストを施しパターン化して接点孔
箇所を露出させ、接点孔をエツチングし、残ったレジス
トを取り除く。尚、このステップは原則的に周辺にも適
用される；ワードラインを結び付けるのに使われるポリ
２接点への一時的なメタルを除き、メモリアレイに接点
は存在しない。
８、周辺デバイスについてだけ、メタルパターン形成に
より通常通りプロセスを継続する。
（ａ）　　１％ＨＦでデクレーズして良好なメタル接触
を得た後、スパッタリングによってメタルを被着する。
申）　染色フォトレジストを被着してパターン形成し、
メタルをブラスマエッチングした後、レジストを取り除
く。
（Ｃ）　　こうして得た構造を４５０℃のＮ２内で３０
分間加熱し、メタルを焼結するとともに、接点抵抗を低
める。
９、　次いで保護オーバーコートを形成する。
（ａ）４５００Ａのオキシ窒化物誘電体を、ＬＰＧＶＤ
によって全面に被着する。
山）　保護オーバーコートをパターン形成したフォトレ
ジストで覆い、エツチングして接点パッド箇所のメタル
を露出させ、残っているフォトレジストを取り除く。
１０、裏面を研磨し、金を被着してプロセスを完了する
。
上記のプロセスフローは、隣合うＦＡＭＯ３トランジス
タがトレンチで（電流の流れる方向と直角な方向に）分
離された第１図に示すような構造をもたらす。
勿論、このプロセスフローは多種多様な方法で変更でき
る。中でも幾つか最も自明なものとして、逆ドープした
ソース／ドレインの使用、異なった接合深さの使用、も
っと浅いトレンチの使用、異なった基板ドーピングの使
用、異なる導電材料を使ってのポリ１及びポリ２レベル
の形成、異なったしきい電圧調整注入物の使用が挙げら
れ、その他各種の変形も当業者にとって明らかであろう
。
例えば本発明は、埋め込みｎ十領域を使う代わりにもっ
と一般的な表面ソース／ドレインを使ったＥＰＲＯＭや
ＥＥＰＲＯＭにも適用できる。また本発明は前述した特
定のプロセスに限定されず、多種多様なフローティング
ゲートメモリに適用可能な広い概念を与えるものである
。つまり、本発明はＡＮＹフローティングメモリプロセ
ス（またはその他同様のプロセス）でも有用で、特に制
御ゲートとフローティングゲートを同時にパターン形成
するのにスタックエッチを用いる場合に極めて有用であ
る。本発明はＥＦＲＯＭのみならず、ＥＩＩ！ＰＲＯＭ
やその他のフローティングゲート構造にも適用可能であ
る。
ビットライン間のパンチスルー測定（０，３３ｎＡ／ミ
クロンのリーク電流密度で定義される）は、パンチスル
ー電圧（第３図）が非トレンチ値と比べ４０％改善され
たことを示している。また同図の結果は、パンチスルー
とトレンチの深さく０．７５と１．２５ミクロン）の間
、及びトレンチスライスについてはパンチスルーとビッ
トライン間隔の間に顕著な相関関係はいずれも存在しな
いことも示している。ここで用いたプロセスの一実施例
から得られたドーピング濃度の５ＵＰＲＡモデル化は第
４図に示すような結果を与え、これはトレンチ構造がビ
ットラインにおける電場を減少させていることを示して
いる。
ＦＡＭＯ３のプログラマビリティのパルスプログラミン
グパラメータに対する依存性を、プログラムドしきい電
圧、デルタ■アいにおける変化と、ドレン電圧パルス巾
、ゲート電圧、ドレイン電圧パルス高及びドレイン電圧
パルス数との相関を取ることによって求めた。いずれの
ケースでも、トレンチ分離領域を持つＦＡＭＯ５Ｉ−ラ
ンジスタについてプログラマビリティの著しい増大が認
められた。−例として（第５図）、ビットラインのトレ
ンチ分離を含む２つのスライス及びトレンチを持たない
２つのスライスからの可変パルス巾データは、トレンチ
のより早いプログラミングを反映して、（非トレンチの
場合と比べ）１ｍｓのパルス巾における２２％から１ミ
クロ秒における４７５％までの範囲でプログラマビリテ
ィが高まっていることを示している。また、（２０フト
からの５つのスライスでは）、トレンチで分離されたＦ
ＡＭＯＳトランジスタが４００ｎｓでも０．８〜１．２
■のデルタｖｙｓにその特徴を示し一貫してプログラム
を行ったのに対し、非トレンチのＦＡＭＯ３は４００ｎ
ｓで全くプログラミングを生じないことが認められた。
トレンチの分離でプログラマビリティが高まる正確な原
因は充分に知られていないが、考えられる１つのメカニ
ズム（おそらく部分的な原因に過ぎないであろうが）と
して、制御及びフローティング両ゲート間での結合効率
における増大が認められている。第６図のデータは、１
２．５　Ｖのゲート電圧で非トレンチＦＡＭＯ３によっ
て得られるプログラムド状態がトレンチＦＡＭＯ３では
１１■で達成でき、約１２％の結合効率の向上が可能な
ことを示している。６４にのＥＰＲＯＭアレイでの機能
性が実証されている。
現時点で好ましい実施例において、本構造はＩＭＢＩＴ
のＥＦＲＯＭとして構成されている。
現在これと匹敵するその他のＥＦＲＯＭに関する文献と
しては、Ｋ、コモリら（日立）の１９８５年ＩＥＤＭ技
術ダイジェスト、６２７〜６２８頁；及びに、セキャら
（ＮＥＣ）のＶＬＳ　Ｉシンポジウム（サンディエゴ、
１９８６年５月）がある。
これら両文献は、参照によってここに含まれる。
こうして構成されたメモリは、１本のワードラインを“
ｌ”または“０゛状態におけるＦＡＭＯ３）ランジスタ
のしきい電圧に近い電圧にまで高め、１本のビットライ
ンを既知の電圧に駆動し、この駆動されたビットライン
に隣接したビットライン上の電流を検知して、１つのセ
ルのストア状態を検知することによって読み取られる。
またメモリは、１本のワードラインと一本のビットライ
ンを（隣接のビットラインは低に保持しながら）高に駆
動し、埋め込みビットライン拡散領域のｎ十接合でホッ
トキャリヤが発生して、酸化物を開始ポリ１のフローテ
ィングゲートへ注入されるようにすることによって書き
込まれる。
尚、本発明は上述したようなＥＰＲＯＭだけでなく、そ
の他の酒類のフローティングメートメモリ、特にＥＥＦ
ＲＯＭにも適用できることに留意されたい。
勿論、ここでしばしば言及したポリシリコンゲート層は
厳密なポリシリコンでなくともよく、実質上多結晶性あ
るいは非晶質で多くのシリコン部分を含むその他の材料
も使える。その例として、ケイ化物及びシリコン／ケイ
化物のサンドインチ構造がとりあえず考えられ、将来の
プロセスで本プロセスにおけるポリシリコンと同様の被
着及び電気特性を有するそれ以外のサンドインチ構造も
考えられる。
特に好ましい実施例におけるポリ２としてのポリサイド
構造の使用は、広い範囲の技術可能性に含まれる一例に
すぎない。
当業者には容易に理解されるように、本発明は広く変更
及び変形可能であり、その範囲は特許請求の範囲の記載
以外によって限定されない。
以上の記載に関連して、以下の各項を開示する。
１、半導体本体； 複数のビットライン拡散領域； 上記ビットライン拡散領域と平行でない複数のワードラ
インで、該複数のワードラインはそれぞれ相互に平行で
ある； 上記ビットライン拡散領域間の位置で上記ワードライン
の下側に位置する複数のフローティングゲートで、該各
フローティングゲートがそのほぼ下側にトランジスタチ
ャネル位置を画成する；および 上記半導体本体に内在する複数のトレンチで、上記チャ
ネル位置がビットライン拡散領域によって分離されてい
ない箇所で、該トレンチが隣接するチャネル位置を相互
に分離する；を備えてなる非揮発性メモリセルアレイ。
２、前記フローティングゲートが結晶性でなく、少なく
とも３０％のシリコン原子を含む第１項のメモリセルア
レイ。
３、　前記ワードラインが結晶性でなく、少な（とも３
０％のシリコン原子を含む第１項のメモリセルアレイ。
４、前記トレンチが誘電物質で満たされている第１項の
メモリセルアレイ。
５、前記トレンチがビットライン拡散領域の少なくとも
２５％の深さである第１項のメモリセルアレイ。
６、前記トランジスタチャネル位置が、ビットライン拡
散領域のそれぞれの各部分をそれぞれソース及びドレイ
ン電極として有するフローティングゲートトランジスタ
を画成する第１項のメモリセルアレイ。
７、　ビットライン絶縁ストリップが、各フローティン
グゲート下側の誘電体の厚さの少なくとも１０倍に等し
い誘電体厚を有する第１項のメモリセルアレイ。
８、前記トレンチが、各フローティングゲート下側の誘
電体の厚さの少なくとも１０倍の深さである第１項のメ
モリセルアレイ。
９、半導体本体； 上記半導体本体上の実質状平行な複数のビットライン絶
縁ストリップ； 各々上記ビットライン分離ストリップの下側に位置する
複数のビットライン拡散領域；上記ヒツトライン拡散領
域と平行でない複数のワードラインで、該複数のワード
ラインはそれぞれ相互に平行である； 上記ビットライン拡散領域間の位置で上記ワードライン
の下側に位置する複数のフローティングゲートで、該各
フローティングゲートがそのほぼ下側にトランジスタチ
ャネル位置を画成する；および 上記半導体本体に内在する複数のトレンチで、上記チャ
ネル位置がビットライン拡散領域によって分離されてい
ない箇所で、該トレンチが隣接するチャネル位置を相互
に分離する；を備えてなる非揮発性メモリセルアレイ。
１０、前記フローティングゲートが結晶性でなく、少な
くとも３０％のシリコン原子を含む第９項のメモリセル
アレイ。
１１、前記ワードラインが結晶性でな（、少なくとも３
０％のシリコン原子を含む第９項のメモリセルアレイ。
１２、前記トレンチが誘電物質で満たされている第９項
のメモリセルアレイ。
１３、前記トレンチがビットライン拡散領域の少なくと
も２５％の深さである第９項のメモリセルアレイ。
１４、前記トランジスタチャネル位置が、ビットライン
拡散領域のそれぞれの各部分をそれぞれソース及びドレ
イン電橋として有するフローティングゲートトランジス
タを画成する第９項のメモリセルアレイ。
１５、前記ビットライン絶縁ストリップが、各フローテ
ィングゲート下側の誘電体の厚さの少なくとも１０倍に
等しい誘電体厚を有する第９項のメモリセルアレイ。
１６、前記トレンチが、各フローティングゲート下側の
誘電体の厚さの少なくとも１０倍の深さである第９項の
メモリセルアレイ。
１７、　（ａｌ　　半導体本体を与えるステップ；山）
　上記半導体本体の表面近くに、ビットライン絶縁体で
覆われた複数のビットライン拡散領域を形成するステッ
プ； （Ｃ）　　第１の分離された導電層を被着してパターン
形成し、導電性ストリップを形成するステップ； （ｄｌ　　第２の分離された導電層を被着するステップ
；および （ｅｌ　　上記第２導電層をエツチングして、上記ビッ
トライン拡散領域と平行でないワードラインを形成する
際、 ｉ、上記第２導電層の各部分の下側に位置しない上記第
１導電層の各部分をエツチング除去するとともに、 ｉｉ　、上記第２導電層の各部分及びビットライン絶縁
体の各部分のどちらの下側にも位置しない上記半導体本
体の各部分を、上記ビットライン拡散領域の少なくとも
半分の深さにエツチング除去するステップ； を含む非揮発性メモリセルアレイの製造方法。
１８、前記第１導電層が結晶性でなく、少なくとも３０
％のシリコン原子を含む第１７項の方法。
１９、前記第２導電層が結晶性でなく、少なくとも３０
％のシリコン原子を含む第１７項の方法。
２０、前記第２導電層が多結晶性で、大部分が金属ケイ
化物からなる第１７項の方法。
２１、前記ステップ（ＩＩＩ）の後に；＋ｆ）　　前記
トレンチを誘電物質で満たすステップ；を更に追加のス
テップとして含む第１７項の方法。
２２、前記ステップＴｅ）の後に； （ｆ）　　前記トレンチの側壁を酸化し、パッシベーシ
ョン層を形成するステップ；および （幻　前記トレンチを誘電物質で満たすステップ；を更
に追加のステップとして含む第１７項の方法。
２３、前記ステップ（Ｑ）の後に； （「）前記トレンチの底にドープ材不純物の追加量を注
入するステップ；および （尊　前記トレンチを誘電物質で満たすステップ；を更
に追加のステップとして含む第１７項の方法。
２４、前記第１の分離された導電層を被着するステップ
（Ｃ）が、半導体本体上に誘電体を成長させる予備のサ
ブステップを含む第１７項の方法。
２５、前記第２の分離された導電層を被着するステップ
（Ｃ）が、前記第１の分離された導電層上に誘電体を成
長させる予備のサブステップを含む第１７項の方法。
２６、　（ａ）　　半導体本体を与えるステップ；（ｂ
）　　上記半導体本体の表面近（に、複数のビットライ
ン拡散領域を形成するステップ；（Ｃ）　　第１の分離
された導電層を被着してパタ−ン形成し、導電性ストリ
ップを形成するステップ； （ｄ）　　第２の分離された導電層を被着するステップ
；および ｔｅｌ　　上記第２導電層をエツチングして、上記ビッ
トライン拡散領域と平行でないワードラインを形成する
際、 ｉ、上記第２導電層の各部分の下側に位置しない上記第
１導電層の各部分をエツチング除去するとともに、 ｉｉ　、上記第２導電層の各部分及びビットライン絶縁
体の各部分のどちらの下側にも位置しない上記半導体本
体の各部分を、上記ビットライン拡散領域の少なくとも
２５％の深さにエツチング除去するステップ； を含む非揮発性メモリセルアレイの製造方法。
２７、前記第１導電層が結晶性でなく、少なくとも３０
％のシリコン原子を含む第２６項の方法。
２８、前記第２導電層が結晶性でなく、少なくとも３０
％のシリコン原子を含む第２６項の方法。
２９、前記第２導電層が多結晶性で、大部分が金属ケイ
化物からなる第２６項の方法。
３０、前記ステップ（ｅ）の後に； （ｆ）　　前記トレンチを誘電物質で満たすステップ；
を更に追加のステップとして含む第２６項の方法。
３１、前記ステップ（ｅ）の後に； （ｆ）　　前記トレンチの側壁を酸化し、パッシベーシ
ョン層を形成するステップ；および （ｇ）　　前記トレンチを誘電物質で満たすステップ：
を更に追加のステップとして含む第２６項の方法。
３２、前記ステップ（ｅｌＯ後に； （ｆ）　　前記トレンチの底にドープ材不純物の追加量
を注入するステップ；および （幻　前記トレンチを誘電物質で満たすステップ；を更
に追加のステップとして含む第２６項の方法。
３３、前記第１の分離された導電層を被着するステップ
（Ｃ）が、半導体本体上に誘電体を成長させる予備のサ
ブステップを含む第２６項の方法。
３４、前記第２の分離された導電層を被着するステップ
（Ｃ１が、前記第１の分離された導電層上に誘電体を成
長させる予備のサブステップを含む第２６項の方法。
【図面の簡単な説明】
第１図は埋め込みｎ＋ビットラインを含むＥＦＲＯＭ構
造としての本発明のサンプル実施例を示す。 第２図は本発明によるサンプル構造の実際の電子顕微鏡
写真を示す。 第３図は（本発明のサンプル実施例による）０．７５ミ
クロン及び１．２５ミクロンのトレンチ深さを持つメモ
リセルと、（比較のための）本発明によるトレンチを持
たない同様のメモリとについて、１．２５．１．５及び
１．７５ミクロンのビットライン公称分離における各パ
ンチスルー電圧を示す。 第４図は本発明のプロセスの一実施例から得られたドー
プ濃度の５ＵＰＲＡモデルかの結果を示す；これらの結
果は、トレンチ構造の使用がビットライン比おける電場
を減少させることを示している。 第５図はトレンチ分離を含む２つのスライスからと、ト
レンチを含まない２つのスライスからの可変パルス巾の
プログラミングデータを示す：これらのデータはトレン
チ構造のより早いプログラミングを反映して、（非トレ
ンチの場合と比べ）ｌ　ｍ　ｓのパルス巾における２２
％から１ミクロ秒における４７５％までの範囲でプログ
ラマビリティが高まっていることを示している。 第６図は３つのトレンチスライスと２つの非トレンチス
ライスに関するデルタ■１対パルス巾についてのデータ
を示し、１２．５　Ｖのゲート電圧で非トレンチＦＡＭ
Ｏ３によって得られるプログラムド状態がトレンチＦＡ
ＭＯ３ではＩＩＶにおいて得られ、結合効率が約１２％
上昇することを表している。 １０・・・半導体本体、 １２・・・ビットライン絶縁ストリップ、１４・・・ビ
ットライン拡散領域、 １８′・・・フローティングゲート（第１導電層）、２
２・・・ワードライン（第２導電Ｎ）、２４・・・トレ
ンチ。 昭和　　年　　月　　日 特許庁長官　小　川　邦　夫　殿　　　　　　　　　ａ
ｌ、事件の表示　　　昭和６２年特許願第７１３２０号
２、発明の名称　　　　非渾発性メモリ３、補正をする
者 事件との関係　　出願人 名　称　　　テキサス　インスッルメンツインコーポレ
イテッド ４、代理人 ５、補正命令の日付　　昭和６２年６月３０日６、補正
の対象　　　　明細書の図面の簡単な説明の欄全図面 ７、補正の内容 （１）　　願書に最初に添付した図面の浄書・別紙のと
おり（内容に変更なし）

Claims (1)

  1. 【特許請求の範囲】 １、半導体本体； 複数のビットライン拡散領域； 上記ビットライン拡散領域と平行でない複数のワードラ
    インで、該複数のワードラインはそれぞれ相互に平行で
    ある； 上記ビットライン拡散領域間の位置で上記ワードライン
    の下側に位置する複数のフローティングゲートで、該各
    フローティングゲートがそのほぼ下側にトランジスタチ
    ャネル位置を画成する；および 上記半導体本体に内在する複数のトレンチで、上記チャ
    ネル位置がビットライン拡散領域によって分離されてい
    ない箇所で、該トレンチが隣接するチャネル位置を相互
    に分離する； を備えてなる非揮発性メモリセルアレイ。
JP62071320A 1986-03-27 1987-03-25 非揮発性メモリ Expired - Lifetime JP2509610B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US844915 1986-03-27
US06/844,915 US4698900A (en) 1986-03-27 1986-03-27 Method of making a non-volatile memory having dielectric filled trenches

Publications (2)

Publication Number Publication Date
JPS63170969A true JPS63170969A (ja) 1988-07-14
JP2509610B2 JP2509610B2 (ja) 1996-06-26

Family

ID=25293959

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62071320A Expired - Lifetime JP2509610B2 (ja) 1986-03-27 1987-03-25 非揮発性メモリ

Country Status (2)

Country Link
US (1) US4698900A (ja)
JP (1) JP2509610B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02295173A (ja) * 1989-04-10 1990-12-06 Sgs Thomson Microelectron Srl 自己整合で形成されたソース線及びドレイン線のあるｅｐｒｏｍメモリセルのテーブルクロス型マトリックスの製造と両立する構造を有するｕｐｒｏｍメモリセルの製造方法
WO2007000808A1 (ja) * 2005-06-28 2007-01-04 Spansion Llc 半導体装置およびその製造方法
JP2012231163A (ja) * 2012-07-05 2012-11-22 Spansion Llc 半導体装置およびその製造方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855800A (en) * 1986-03-27 1989-08-08 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
US4892840A (en) * 1986-03-27 1990-01-09 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
US4796228A (en) * 1986-06-02 1989-01-03 Texas Instruments Incorporated Erasable electrically programmable read only memory cell using trench edge tunnelling
US4835741A (en) * 1986-06-02 1989-05-30 Texas Instruments Incorporated Frasable electrically programmable read only memory cell using a three dimensional trench floating gate
US4769788A (en) * 1986-09-22 1988-09-06 Ncr Corporation Shared line direct write nonvolatile memory cell array
DE3752259T2 (de) * 1986-12-19 1999-10-14 Applied Materials Inc Bromine-Ätzverfahren für Silizium
JP2735193B2 (ja) * 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
US4905062A (en) * 1987-11-19 1990-02-27 Texas Instruments Incorporated Planar famos transistor with trench isolation
JPH021988A (ja) * 1987-12-03 1990-01-08 Texas Instr Inc <Ti> 電気的にプログラム可能なメモリ・セル
US5143860A (en) * 1987-12-23 1992-09-01 Texas Instruments Incorporated High density EPROM fabricaiton method having sidewall floating gates
US4979004A (en) * 1988-01-29 1990-12-18 Texas Instruments Incorporated Floating gate memory cell and device
US4951103A (en) * 1988-06-03 1990-08-21 Texas Instruments, Incorporated Fast, trench isolated, planar flash EEPROMS with silicided bitlines
US5223731A (en) * 1988-06-30 1993-06-29 Goldstar Electron Co., Ltd. EPROM cell using trench isolation to provide leak current immunity
KR970000652B1 (ko) * 1988-06-30 1997-01-16 엘지반도체 주식회사 트랜치 분리를 이용한 eprom 셀 및 이의 제조방법
FR2634318B1 (fr) * 1988-07-13 1992-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule de memoire integree
FR2638021B1 (fr) * 1988-10-17 1994-05-06 Sgs Thomson Microelectronics Sa Memoire eprom de type damier et procede de fabrication
US5051796A (en) * 1988-11-10 1991-09-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
US5238855A (en) * 1988-11-10 1993-08-24 Texas Instruments Incorporated Cross-point contact-free array with a high-density floating-gate structure
FR2644279B1 (fr) * 1989-03-08 1991-06-14 Sgs Thomson Microelectronics Memoire eprom de type damier a facteur de couplage eleve et procede de fabrication
IT1229131B (it) * 1989-03-09 1991-07-22 Sgs Thomson Microelectronics Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione.
US5029139A (en) * 1989-07-19 1991-07-02 Texas Instruments Incorporated Word erasable buried bit line EEPROM
JPH088313B2 (ja) * 1989-07-25 1996-01-29 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5173436A (en) * 1989-11-21 1992-12-22 Texas Instruments Incorporated Method of manufacturing an EEPROM with trench-isolated bitlines
US5051795A (en) * 1989-11-21 1991-09-24 Texas Instruments Incorporated EEPROM with trench-isolated bitlines
US5045490A (en) * 1990-01-23 1991-09-03 Texas Instruments Incorporated Method of making a pleated floating gate trench EPROM
US5053839A (en) * 1990-01-23 1991-10-01 Texas Instruments Incorporated Floating gate memory cell and device
US5111270A (en) * 1990-02-22 1992-05-05 Intel Corporation Three-dimensional contactless non-volatile memory cell
US5087584A (en) * 1990-04-30 1992-02-11 Intel Corporation Process for fabricating a contactless floating gate memory array utilizing wordline trench vias
US5151375A (en) * 1990-06-13 1992-09-29 Waferscale Integration, Inc. EPROM virtual ground array
US5204835A (en) * 1990-06-13 1993-04-20 Waferscale Integration Inc. Eprom virtual ground array
US5091327A (en) * 1990-06-28 1992-02-25 National Semiconductor Corporation Fabrication of a high density stacked gate eprom split cell with bit line reach-through and interruption immunity
JP3002309B2 (ja) * 1990-11-13 2000-01-24 ウエハスケール インテグレーション， インコーポレイテッド 高速ｅｐｒｏｍアレイ
US5327378A (en) * 1992-03-04 1994-07-05 Waferscale Integration, Inc. Easily manufacturable compact EPROM
JP3431198B2 (ja) * 1993-02-26 2003-07-28 株式会社東芝 半導体記憶装置およびその製造方法
US5660680A (en) * 1994-03-07 1997-08-26 The Regents Of The University Of California Method for fabrication of high vertical aspect ratio thin film structures
US5985164A (en) * 1994-03-07 1999-11-16 Regents Of The University Of California Method for forming a filter
US5770076A (en) * 1994-03-07 1998-06-23 The Regents Of The University Of California Micromachined capsules having porous membranes and bulk supports
US5651900A (en) * 1994-03-07 1997-07-29 The Regents Of The University Of California Microfabricated particle filter
US5798042A (en) * 1994-03-07 1998-08-25 Regents Of The University Of California Microfabricated filter with specially constructed channel walls, and containment well and capsule constructed with such filters
US5645684A (en) * 1994-03-07 1997-07-08 The Regents Of The University Of California Multilayer high vertical aspect ratio thin film structures
US5985328A (en) * 1994-03-07 1999-11-16 Regents Of The University Of California Micromachined porous membranes with bulk support
US5693971A (en) * 1994-07-14 1997-12-02 Micron Technology, Inc. Combined trench and field isolation structure for semiconductor devices
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
US6091129A (en) * 1996-06-19 2000-07-18 Cypress Semiconductor Corporation Self-aligned trench isolated structure
US6121552A (en) 1997-06-13 2000-09-19 The Regents Of The University Of Caliofornia Microfabricated high aspect ratio device with an electrical isolation trench
JPH1117034A (ja) * 1997-06-24 1999-01-22 Matsushita Electron Corp 半導体記憶装置およびその製造方法
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
US6808988B1 (en) * 1998-02-05 2004-10-26 Advanced Micro Devices, Inc. Method for forming isolation in flash memory wafer
US6097069A (en) * 1998-06-22 2000-08-01 International Business Machines Corporation Method and structure for increasing the threshold voltage of a corner device
TW407348B (en) * 1999-02-03 2000-10-01 United Microelectronics Corp Manufacture of the flash memory
US6713346B2 (en) * 1999-03-01 2004-03-30 Micron Technology, Inc. Methods of forming a line of flash memory cells
US6323085B1 (en) * 1999-04-05 2001-11-27 Micron Technology, Inc. High coupling split-gate transistor and method for its formation
US6275414B1 (en) * 2000-05-16 2001-08-14 Advanced Micro Devices, Inc. Uniform bitline strapping of a non-volatile memory cell
US6624022B1 (en) 2000-08-29 2003-09-23 Micron Technology, Inc. Method of forming FLASH memory
US6599796B2 (en) 2001-06-29 2003-07-29 Hewlett-Packard Development Company, L.P. Apparatus and fabrication process to reduce crosstalk in pirm memory array
US6992365B2 (en) * 2001-10-12 2006-01-31 Ovonyx, Inc. Reducing leakage currents in memories with phase-change material
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
JP4346322B2 (ja) * 2003-02-07 2009-10-21 株式会社ルネサステクノロジ 半導体装置
KR20060072681A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20070026599A1 (en) * 2005-07-27 2007-02-01 Advanced Micro Devices, Inc. Methods for fabricating a stressed MOS device
US20070054463A1 (en) * 2005-09-15 2007-03-08 Spansion Llc Method for forming spacers between bitlines in virtual ground memory array and related structure
US7737004B2 (en) * 2006-07-03 2010-06-15 Semiconductor Components Industries Llc Multilayer gettering structure for semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197880A (ja) * 1982-05-14 1983-11-17 Toshiba Corp 半導体装置及びその製造方法
JPS5961189A (ja) * 1982-09-15 1984-04-07 ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン 高密度型ｅｐｒｏｍメモリ−・アレ−
JPS60154626A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 溝内堆積方法および装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4417325A (en) * 1981-07-13 1983-11-22 Eliyahou Harari Highly scaleable dynamic ram cell with self-signal amplification
US4397076A (en) * 1981-09-14 1983-08-09 Ncr Corporation Method for making low leakage polycrystalline silicon-to-substrate contacts

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58197880A (ja) * 1982-05-14 1983-11-17 Toshiba Corp 半導体装置及びその製造方法
JPS5961189A (ja) * 1982-09-15 1984-04-07 ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン 高密度型ｅｐｒｏｍメモリ−・アレ−
JPS60154626A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 溝内堆積方法および装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02295173A (ja) * 1989-04-10 1990-12-06 Sgs Thomson Microelectron Srl 自己整合で形成されたソース線及びドレイン線のあるｅｐｒｏｍメモリセルのテーブルクロス型マトリックスの製造と両立する構造を有するｕｐｒｏｍメモリセルの製造方法
WO2007000808A1 (ja) * 2005-06-28 2007-01-04 Spansion Llc 半導体装置およびその製造方法
JPWO2007000808A1 (ja) * 2005-06-28 2009-01-22 スパンション エルエルシー 半導体装置およびその製造方法
US7880218B2 (en) 2005-06-28 2011-02-01 Spansion Llc Semiconductor device and fabrication method therefor
JP2012231163A (ja) * 2012-07-05 2012-11-22 Spansion Llc 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP2509610B2 (ja) 1996-06-26
US4698900A (en) 1987-10-13

Similar Documents

Publication Publication Date Title
JPS63170969A (ja) 非揮発性メモリ
US4892840A (en) EPROM with increased floating gate/control gate coupling
US4855800A (en) EPROM with increased floating gate/control gate coupling
US7045409B2 (en) Semiconductor device having active regions connected together by interconnect layer and method of manufacture thereof
US4763177A (en) Read only memory with improved channel length isolation and method of forming
US5661055A (en) Method of making nonvolatile memory cell with vertical gate overlap and zero birds&#39; beaks
US5306935A (en) Method of forming a nonvolatile stacked memory
EP0051488B1 (en) Method for manufacturing a semiconductor device
KR930014989A (ko) 셀 사이즈가 감소된 플래시 이-피롬 제조공정
US6303436B1 (en) Method for fabricating a type of trench mask ROM cell
JPH05102296A (ja) 集積回路において平坦化した浅いトレンチ分離を製造する方法及びそれにより製造された構成体
US4891328A (en) Method of manufacturing field effect transistors and lateral bipolar transistors on the same substrate
US5675176A (en) Semiconductor device and a method for manufacturing the same
JPH0851189A (ja) キャパシタを製造するための方法
JPS62271474A (ja) 電気的にプログラム可能な読出し専用メモリ装置
US20020022354A1 (en) Method of doping a gate and creating a very shallow source/drain extension and resulting semiconductor
JPS622708B2 (ja)
JPH021164A (ja) 埋込みトランジスタ・コンデンサの形成方法
JPS62203380A (ja) 半導体素子の製造方法
US6097061A (en) Trenched gate metal oxide semiconductor device and method
US5317177A (en) Semiconductor device and method of manufacturing the same
EP0685883B1 (en) Method of forming an improved dielectric in an integrated circuit
JPH07240390A (ja) 半導体装置の製造方法
US5008722A (en) Non-volatile memory
US6207515B1 (en) Method of fabricating buried source to shrink chip size in memory array

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term