JPS622708B2 - - Google Patents
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- JPS622708B2 JPS622708B2 JP56097349A JP9734981A JPS622708B2 JP S622708 B2 JPS622708 B2 JP S622708B2 JP 56097349 A JP56097349 A JP 56097349A JP 9734981 A JP9734981 A JP 9734981A JP S622708 B2 JPS622708 B2 JP S622708B2
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Classifications
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】
本発明は、実質的に第１導電型の表面隣接領域
を有する半導体本体を具える半導体装置であつ
て、前記の表面隣接領域内で少くとも２つの絶縁
ゲート電界効果トランジスタのソースおよびドレ
イン区域を第２導電型の表面隣接区域を以つて構
成し、第１導電型の表面隣接領域内に第２導電型
の少くとも１個の他の表面区域を形成し、該表面
区域を以つて前記の２つの電界効果トランジスタ
のうちの一方の電界効果トランジスタのソースお
よびドレイン区域の１つと、前記の２つの電界効
果トランジスタのうちの他方の電界効果トランジ
スタのソースおよびドレイン区域の１つとの間の
導電接続部を構成した半導体装置を製造するに当
り、少くとも表面隣接領域をＰ型珪素とした半導
体本体の表面にドーピングマスクを設け、該マス
クに、表面区域を設けるべき位置で孔をあけ、半
導体本体を耐酸化マスクする材料の層部分を、電
界効界トランジスタを設けるべき位置に存在さ
せ、前記のドーピングマスクにあけた前記の孔を
経て、AsおよびSbの群から選択した原子を半導
体本体内に導入し、その後に前記の層部分を有す
る酸化マスクを上部に有する半導体本体を酸化処
理することにより半導体本体中に少くとも部分的
に埋設され、耐酸化マスクを行なう前記の層部分
の側方および前記の表面区域の上に延在する酸化
物パターンを形成し、この酸化処理中、表面区域
の位置で半導体本体中に導入されたAs或いはSb
原子が半導体本体中に一層深く拡散して埋設酸化
物パターンの下側に且つこの埋設酸化物パターン
に隣接して半導体本体内にｎ型表面区域を形成す
るようにし、その後に電界効果トランジスタを形
成すべき位置に絶縁ゲート電極を設け、これら絶
縁ゲート電極を表面上で見て表面区域の両側に且
つこの表面区域から横方向に離間させて位置さ
せ、互いに接続すべき電界効果トランジスタのソ
ースおよびドレイン区域が埋設酸化物パターンの
下側に存在する表面区域に隣接する深さまでＰ，
AsおよびSbの群から選択した不純物を自己位置
合せ法でドーピングすることにより埋設酸化物パ
ターンに隣接する電界効果トランジスタのソース
およびドレイン区域を形成するようにする半導体
装置の製造方法に関するものである。
を有する半導体本体を具える半導体装置であつ
て、前記の表面隣接領域内で少くとも２つの絶縁
ゲート電界効果トランジスタのソースおよびドレ
イン区域を第２導電型の表面隣接区域を以つて構
成し、第１導電型の表面隣接領域内に第２導電型
の少くとも１個の他の表面区域を形成し、該表面
区域を以つて前記の２つの電界効果トランジスタ
のうちの一方の電界効果トランジスタのソースお
よびドレイン区域の１つと、前記の２つの電界効
果トランジスタのうちの他方の電界効果トランジ
スタのソースおよびドレイン区域の１つとの間の
導電接続部を構成した半導体装置を製造するに当
り、少くとも表面隣接領域をＰ型珪素とした半導
体本体の表面にドーピングマスクを設け、該マス
クに、表面区域を設けるべき位置で孔をあけ、半
導体本体を耐酸化マスクする材料の層部分を、電
界効界トランジスタを設けるべき位置に存在さ
せ、前記のドーピングマスクにあけた前記の孔を
経て、AsおよびSbの群から選択した原子を半導
体本体内に導入し、その後に前記の層部分を有す
る酸化マスクを上部に有する半導体本体を酸化処
理することにより半導体本体中に少くとも部分的
に埋設され、耐酸化マスクを行なう前記の層部分
の側方および前記の表面区域の上に延在する酸化
物パターンを形成し、この酸化処理中、表面区域
の位置で半導体本体中に導入されたAs或いはSb
原子が半導体本体中に一層深く拡散して埋設酸化
物パターンの下側に且つこの埋設酸化物パターン
に隣接して半導体本体内にｎ型表面区域を形成す
るようにし、その後に電界効果トランジスタを形
成すべき位置に絶縁ゲート電極を設け、これら絶
縁ゲート電極を表面上で見て表面区域の両側に且
つこの表面区域から横方向に離間させて位置さ
せ、互いに接続すべき電界効果トランジスタのソ
ースおよびドレイン区域が埋設酸化物パターンの
下側に存在する表面区域に隣接する深さまでＰ，
AsおよびSbの群から選択した不純物を自己位置
合せ法でドーピングすることにより埋設酸化物パ
ターンに隣接する電界効果トランジスタのソース
およびドレイン区域を形成するようにする半導体
装置の製造方法に関するものである。
このような方法は米国特許第4101344号明細書
に記載されている。半導体装置は、絶縁材料によ
り半導体本体から分離された導体パターンであつ
て回路素子を互いに接続し外部供給導体に接続さ
れる導体パターンに加え、半導体本体内に設けら
れた多数のドーピング区域（ドーピングされた区
域）を有しており、これらドーピング区域も回路
素子を互いに接続する作用をする。このようなド
ーピング区域はしばしばアンダーパスと称され、
特に回路における交差接続を比較的簡単に達成し
うるという利点を得ることができる。アンダーパ
スは絶縁導体パターンの層から分離された特別な
接続層を構成し、従つて全接続パターンを簡単に
でき、或いは回路素子を接続パターンに接続する
為の接点孔を少なくでき、またはこれら双方を行
なうことができる。
に記載されている。半導体装置は、絶縁材料によ
り半導体本体から分離された導体パターンであつ
て回路素子を互いに接続し外部供給導体に接続さ
れる導体パターンに加え、半導体本体内に設けら
れた多数のドーピング区域（ドーピングされた区
域）を有しており、これらドーピング区域も回路
素子を互いに接続する作用をする。このようなド
ーピング区域はしばしばアンダーパスと称され、
特に回路における交差接続を比較的簡単に達成し
うるという利点を得ることができる。アンダーパ
スは絶縁導体パターンの層から分離された特別な
接続層を構成し、従つて全接続パターンを簡単に
でき、或いは回路素子を接続パターンに接続する
為の接点孔を少なくでき、またはこれら双方を行
なうことができる。
特に、回路素子の寸法が比較的小さな集積回路
においては、全接続パターンに要する面積が集積
回路に要する半導体表面積の可成りの量を決定す
る。このような回路の場合アンダーパスを用いる
のが極めて有益である。また、アンダーパスが場
所（表面積）を殆んど占めないようにするととも
に、アンダーパスを設ける製造工程に際し臨界的
な位置合せ処理や他の困難な処理を必要としない
ようにするのが特に有益である。
においては、全接続パターンに要する面積が集積
回路に要する半導体表面積の可成りの量を決定す
る。このような回路の場合アンダーパスを用いる
のが極めて有益である。また、アンダーパスが場
所（表面積）を殆んど占めないようにするととも
に、アンダーパスを設ける製造工程に際し臨界的
な位置合せ処理や他の困難な処理を必要としない
ようにするのが特に有益である。
半導体技術においては一般に精密な位置合せ工
程を避けるのが好ましい。その理由はこのような
工程には通常著るしい労力を要する為である。更
に全製造処理中の困難なすなわち臨界的な処理工
程が増大すると完成半導体装置が不良品となる可
能性が可成り増大する。更に臨界的な位置合せ工
程は回路素子の最小寸法を制限し、従つて製造す
べき半導体装置の実装密度を制限する。米国特許
第4101344号明細書に記載された方法によつて得
たアンダーパスにおいては、ある１つの電界効果
トランジスタから他の電界効果トランジスタに向
う方向におけるアンダーパスの寸法は特に臨界的
でない。耐酸化マスクする層部分によつてもドー
ピング材料の浸入を防止する場合には、ドーピン
グ用の孔は上記の方向において自己位置合せされ
る。上記の層部分によつてドーピング材料の浸入
を防止しない場合であつてドーピングマスクにお
ける孔が酸化マスクと部分的に重なり合い、この
重なり合いがあまり大きくない場合には、重なり
合い部分に与えられたドーパントは最終的に電界
効果トランジスタの電極区域内に存在するように
なる。しかし、前述した方向に交差する他の方向
においてはアンダーパスの寸法はドーピングマス
クによつて固定され、ドーピングマスクと酸化マ
スクとを互いに位置合せする必要があるというこ
とを考慮する必要がある。
程を避けるのが好ましい。その理由はこのような
工程には通常著るしい労力を要する為である。更
に全製造処理中の困難なすなわち臨界的な処理工
程が増大すると完成半導体装置が不良品となる可
能性が可成り増大する。更に臨界的な位置合せ工
程は回路素子の最小寸法を制限し、従つて製造す
べき半導体装置の実装密度を制限する。米国特許
第4101344号明細書に記載された方法によつて得
たアンダーパスにおいては、ある１つの電界効果
トランジスタから他の電界効果トランジスタに向
う方向におけるアンダーパスの寸法は特に臨界的
でない。耐酸化マスクする層部分によつてもドー
ピング材料の浸入を防止する場合には、ドーピン
グ用の孔は上記の方向において自己位置合せされ
る。上記の層部分によつてドーピング材料の浸入
を防止しない場合であつてドーピングマスクにお
ける孔が酸化マスクと部分的に重なり合い、この
重なり合いがあまり大きくない場合には、重なり
合い部分に与えられたドーパントは最終的に電界
効果トランジスタの電極区域内に存在するように
なる。しかし、前述した方向に交差する他の方向
においてはアンダーパスの寸法はドーピングマス
クによつて固定され、ドーピングマスクと酸化マ
スクとを互いに位置合せする必要があるというこ
とを考慮する必要がある。
本発明の目的は、ドーピングマスクにおける孔
を少くとも前記の交差方向において酸化マスクに
対して自己位置合せ（Self―registering）法で
得、これによりドーピングマスクにおける孔を臨
界的でない処理で得ることができ、集積回路の実
装密度を高めうるようにした半導体装置の製造方
法を提供せんとするにある。
を少くとも前記の交差方向において酸化マスクに
対して自己位置合せ（Self―registering）法で
得、これによりドーピングマスクにおける孔を臨
界的でない処理で得ることができ、集積回路の実
装密度を高めうるようにした半導体装置の製造方
法を提供せんとするにある。
本発明は、実質的に第１導電型の表面隣接領域
を有する半導体本体を具える半導体装置であつ
て、前記の表面隣接領域内で少くとも２つの絶縁
ゲート電界効果トランジスタのソースおよびドレ
イン区域を第２導電型の表面隣接区域を以つて構
成し、第１導電型の表面隣接領域内に第２導電型
の少くとも１個の他の表面区域を形成し、該表面
区域を以つて前記の２つの電界効果トランジスタ
のうちの一方の電界効果トランジスタのソースお
よびドレイン区域の１つと、前記の２つの電界効
果トランジスタのうちの他方の電界効果トランジ
スタのソースおよびドレイン区域の１つとの間の
導電接続部を構成した半導体装置を製造するに当
り、少くとも表面隣接領域をＰ型珪素とした半導
体本体の表面にドーピングマスクを設け、該マス
クに、表面区域を設けるべき位置で孔をあけ、半
導体本体を耐酸化マスクする材料の層部分を、電
界効果トランジスタを設けるべき位置に存在さ
せ、前記のドーピングマスクにあけた前記の孔を
経て、AsおよびSbの群から選択した原子を半導
体本体内に導入し、その後に前記の層部分を有す
る酸化マスクを上部に有する半導体本体を酸化処
理することにより半導体本体中に少くとも部分的
に埋設され、耐酸化マスクを行なう前記の層部分
の側方および前記の表面区域の上に延在する酸化
物パターンを形成し、この酸化処理中、表面区域
の位置で半導体本体中に導入されたAs或いはSb
原子が半導体本体中に一層深く拡散して埋設酸化
物パターンの下側に且つこの埋設酸化物パターン
に隣接して半導体本体内にｎ型表面区域を形成す
るようにし、その後に電果効果トランジスタを形
成すべき位置に絶縁ゲート電極を設け、これら絶
縁ゲート電極を表面上で見て表面区域の両側に且
つこの表面区域から横方向に離間させて位置さ
せ、互いに接続すべき電界効果トランジスタのソ
ースおよびドレイン区域が埋設酸化物パターンの
下側に存在する表面区域に隣接する深さまでＰ，
AsおよびSbの群から選択した不純物を自己位置
合せ法でドーピングすることにより埋設酸化物パ
ターンに隣接する電界効果トランジスタのソース
およびドレイン区域を形成するようにする半導体
装置の製造方法において、 以後第２酸化処理と称する酸化処理の前に、以
後第１酸化処理と称する少くとも１回の他の酸化
処理を行ない、前記の第１酸化処理は前記の他の
表面区域および電界効果トランジスタを設けるべ
き位置に第１マスク層を設けた後に行ない、該第
１マスク層はその厚さの少くとも一部分に亘つて
酸化珪素とは異なり耐酸化マスクをする材料を以
つて構成し、前記の第１酸化処理により、半導体
本体内に少くとも部分的に埋設された酸化物パタ
ーンを、ドーピングマスクの一部分を形成するの
に適したものとなる厚さで設け、前記のドーピン
グマスクは、前記の第１マスク層上に且つ前記の
酸化物パターン上に設けられた第２マスク層によ
り形成し、該第２マスク層は電界効果トランジス
タを設けるべき位置に位置する第１マスク層の少
くとも第１部分を被覆し、且つ第１マスク層の第
２部分と酸化物パターンの第３部分とを被覆しな
いようにし、ドーピングマスクの孔は第１マスク
層の第２部分の位置と殆んど一致させ、第１マス
ク層の第１部分は前記の層部分を有する酸化マス
クに属するようにし、少くとも第１マスク層の第
２部分の材料であつて耐酸化マスクする材料を除
去した後に第２酸化処理を行なうことを特徴とす
る。
を有する半導体本体を具える半導体装置であつ
て、前記の表面隣接領域内で少くとも２つの絶縁
ゲート電界効果トランジスタのソースおよびドレ
イン区域を第２導電型の表面隣接区域を以つて構
成し、第１導電型の表面隣接領域内に第２導電型
の少くとも１個の他の表面区域を形成し、該表面
区域を以つて前記の２つの電界効果トランジスタ
のうちの一方の電界効果トランジスタのソースお
よびドレイン区域の１つと、前記の２つの電界効
果トランジスタのうちの他方の電界効果トランジ
スタのソースおよびドレイン区域の１つとの間の
導電接続部を構成した半導体装置を製造するに当
り、少くとも表面隣接領域をＰ型珪素とした半導
体本体の表面にドーピングマスクを設け、該マス
クに、表面区域を設けるべき位置で孔をあけ、半
導体本体を耐酸化マスクする材料の層部分を、電
界効果トランジスタを設けるべき位置に存在さ
せ、前記のドーピングマスクにあけた前記の孔を
経て、AsおよびSbの群から選択した原子を半導
体本体内に導入し、その後に前記の層部分を有す
る酸化マスクを上部に有する半導体本体を酸化処
理することにより半導体本体中に少くとも部分的
に埋設され、耐酸化マスクを行なう前記の層部分
の側方および前記の表面区域の上に延在する酸化
物パターンを形成し、この酸化処理中、表面区域
の位置で半導体本体中に導入されたAs或いはSb
原子が半導体本体中に一層深く拡散して埋設酸化
物パターンの下側に且つこの埋設酸化物パターン
に隣接して半導体本体内にｎ型表面区域を形成す
るようにし、その後に電果効果トランジスタを形
成すべき位置に絶縁ゲート電極を設け、これら絶
縁ゲート電極を表面上で見て表面区域の両側に且
つこの表面区域から横方向に離間させて位置さ
せ、互いに接続すべき電界効果トランジスタのソ
ースおよびドレイン区域が埋設酸化物パターンの
下側に存在する表面区域に隣接する深さまでＰ，
AsおよびSbの群から選択した不純物を自己位置
合せ法でドーピングすることにより埋設酸化物パ
ターンに隣接する電界効果トランジスタのソース
およびドレイン区域を形成するようにする半導体
装置の製造方法において、 以後第２酸化処理と称する酸化処理の前に、以
後第１酸化処理と称する少くとも１回の他の酸化
処理を行ない、前記の第１酸化処理は前記の他の
表面区域および電界効果トランジスタを設けるべ
き位置に第１マスク層を設けた後に行ない、該第
１マスク層はその厚さの少くとも一部分に亘つて
酸化珪素とは異なり耐酸化マスクをする材料を以
つて構成し、前記の第１酸化処理により、半導体
本体内に少くとも部分的に埋設された酸化物パタ
ーンを、ドーピングマスクの一部分を形成するの
に適したものとなる厚さで設け、前記のドーピン
グマスクは、前記の第１マスク層上に且つ前記の
酸化物パターン上に設けられた第２マスク層によ
り形成し、該第２マスク層は電界効果トランジス
タを設けるべき位置に位置する第１マスク層の少
くとも第１部分を被覆し、且つ第１マスク層の第
２部分と酸化物パターンの第３部分とを被覆しな
いようにし、ドーピングマスクの孔は第１マスク
層の第２部分の位置と殆んど一致させ、第１マス
ク層の第１部分は前記の層部分を有する酸化マス
クに属するようにし、少くとも第１マスク層の第
２部分の材料であつて耐酸化マスクする材料を除
去した後に第２酸化処理を行なうことを特徴とす
る。
図面につき本発明を説明する。
図面は線図的なもので、寸法は実際のものに比
例するものではない。
例するものではない。
第１，３および４図は多数の絶縁ゲート電界効
果トランジスタを有する集積回路の形態の半導体
装置の一部分を示す。トランジスタは互いに直列
に接続し、これらトランジスタにT1，T2および
T3を付した。第２図はこのような直列接続トラ
ンジスタを有する特定の電気回路を示す。これら
トランジスタT1，T2およびT3の各々はいわゆる
論理“NOT―AND”ゲートすなわち“NAND”
ゲートの入力部を構成し、その出力信号は負荷ト
ランジスタＴlから取り出すことができる。第２
図に示す種類のゲートは共通本体中で多数個組合
せて“クロスバー”状のシステムを構成すること
ができる。
果トランジスタを有する集積回路の形態の半導体
装置の一部分を示す。トランジスタは互いに直列
に接続し、これらトランジスタにT1，T2および
T3を付した。第２図はこのような直列接続トラ
ンジスタを有する特定の電気回路を示す。これら
トランジスタT1，T2およびT3の各々はいわゆる
論理“NOT―AND”ゲートすなわち“NAND”
ゲートの入力部を構成し、その出力信号は負荷ト
ランジスタＴlから取り出すことができる。第２
図に示す種類のゲートは共通本体中で多数個組合
せて“クロスバー”状のシステムを構成すること
ができる。
半導体装置は主として所定の導電型としたモノ
リシツク半導体本体を有する。しかし、表面２に
隣接し例えばエピタキシアル成長的に設けた第１
導電型の部分層と、この部分層に隣接し上記の第
１導電型とは反対の第２導電型の領域あるいは基
板とを有し不均一にドープされた半導体本体を用
いることができること勿論である。
リシツク半導体本体を有する。しかし、表面２に
隣接し例えばエピタキシアル成長的に設けた第１
導電型の部分層と、この部分層に隣接し上記の第
１導電型とは反対の第２導電型の領域あるいは基
板とを有し不均一にドープされた半導体本体を用
いることができること勿論である。
トランジスタT1〜T3の各々は表面２に隣接す
るソース区域３およびドレイン区域４を反対（第
２）導電型の区域の形態で有する。前述した特定
の回路の為に、例えばトランジスタT3のドレイ
ン区域４はトランジスタT2のソース区域３をも
構成し、従つてトランジスタT2のソース区域３
とトランジスタT3のドレイン区域４とは共通区
域として構成する。第１図に示す平面図において
は、ソースおよびドレイン区域３，４の境界を一
点鎖線で示す。
るソース区域３およびドレイン区域４を反対（第
２）導電型の区域の形態で有する。前述した特定
の回路の為に、例えばトランジスタT3のドレイ
ン区域４はトランジスタT2のソース区域３をも
構成し、従つてトランジスタT2のソース区域３
とトランジスタT3のドレイン区域４とは共通区
域として構成する。第１図に示す平面図において
は、ソースおよびドレイン区域３，４の境界を一
点鎖線で示す。
トランジスタT1〜T3の絶縁ゲート電極６はソ
ースおよびドレイン区域間のチヤネル領域の上方
に設け、且つ中間の誘電体層５により上記のチヤ
ネル領域から分離させる。半導体装置は更に、
種々の回路素子を互いに且つ外部導体に接続する
為の導体のパターンを有する。この導体パターン
は、例えば表面２の上方に設けた通常の細条状の
導体７以外に、ソースおよびドレイン区域３，４
と同一の導電型で半導体本体１の導電型とは反対
の導電型とした表面区域８を半導体本体１内に有
する。トランジスタT2のドレイン区域４とトラ
ンジスタT1のソース区域３との間を接続するア
ンダーパス（下側通路）とも称する区域８は、中
間に位置する比較的肉厚の絶縁層９によつて導体
７から絶縁する。第１図においてはこのアンダー
パスを破線で示す。
ースおよびドレイン区域間のチヤネル領域の上方
に設け、且つ中間の誘電体層５により上記のチヤ
ネル領域から分離させる。半導体装置は更に、
種々の回路素子を互いに且つ外部導体に接続する
為の導体のパターンを有する。この導体パターン
は、例えば表面２の上方に設けた通常の細条状の
導体７以外に、ソースおよびドレイン区域３，４
と同一の導電型で半導体本体１の導電型とは反対
の導電型とした表面区域８を半導体本体１内に有
する。トランジスタT2のドレイン区域４とトラ
ンジスタT1のソース区域３との間を接続するア
ンダーパス（下側通路）とも称する区域８は、中
間に位置する比較的肉厚の絶縁層９によつて導体
７から絶縁する。第１図においてはこのアンダー
パスを破線で示す。
上述した種類のアンダーパスは極めて重大な利
点を有する。まず第１にこれらのアンダーパスに
より相互接続の可能性を可成り増大せしめ、従つ
て特に回路素子数が極めて多い集積回路（LSI）
のレイアウトを一般に簡単化せしめる。更に、ア
ンダーパスを用いることにより、表面２上の表面
安定化層上に設ける通常の導体細条により区域
３，４に接点を形成する為にこの表面安定化層５
にあけるべき接点孔の個数を減少せしめうる。他
の重大な利点は、上述した導体細条の個数を減少
せしめることができ、従つてこれらの導体細条と
その下側の半導体材料との間を絶縁性の表面安定
化層中のピンホールを経て短絡せしめるおそれも
減少せしめうるということである。
点を有する。まず第１にこれらのアンダーパスに
より相互接続の可能性を可成り増大せしめ、従つ
て特に回路素子数が極めて多い集積回路（LSI）
のレイアウトを一般に簡単化せしめる。更に、ア
ンダーパスを用いることにより、表面２上の表面
安定化層上に設ける通常の導体細条により区域
３，４に接点を形成する為にこの表面安定化層５
にあけるべき接点孔の個数を減少せしめうる。他
の重大な利点は、上述した導体細条の個数を減少
せしめることができ、従つてこれらの導体細条と
その下側の半導体材料との間を絶縁性の表面安定
化層中のピンホールを経て短絡せしめるおそれも
減少せしめうるということである。
上述した半導体装置は、第５〜１１図につき詳
細に説明する方法を用いることにより比較的簡単
に且つほぼ完全に自己位置合せ法で製造しうる。
第５，８，１０および１１図の断面図は第３図の
断面図に相当し、第６，７および９図の断面図は
第４図の断面図に相当する。
細に説明する方法を用いることにより比較的簡単
に且つほぼ完全に自己位置合せ法で製造しうる。
第５，８，１０および１１図の断面図は第３図の
断面図に相当し、第６，７および９図の断面図は
第４図の断面図に相当する。
少くとも表面２に隣接する部分層或いは部分領
域をＰ型珪素とした半導体本体１を出発材料とす
るも、本例の場合この半導体本体を完全にＰ導電
型とする。この半導体本体の固有抵抗は１〜40Ω
−cmとする。所望に応じ、例えばＰ型不純物のイ
オン注入により表面２に隣接する半導体本体の肉
薄部分層におけるドーピング濃度を増大せしめ、
従つて固有抵抗を減少せしめ、これにより表面２
に隣接するｎ型反転チヤネルの形成を少くとも局
部的に防止するようにすることができる。半導体
本体１の厚さは約400μｍとし、その横方向寸法
は製造すべき回路を有しうる程度に充分大きいも
のとする。半導体本体に行なう酸化処理である第
１処理の目的で、まず最初に半導体本体にマスク
を設ける。すなわち下側の珪素を耐酸化マスクし
うる層を表面２上に設ける。本例ではこの層とし
て窒化珪素を用いるも他の材料を用いることもで
きる。窒化物層は所望に応じ表面２上に直接設け
ることができるも、殆んどの場合、窒化物層中に
機械的なひずみが発生するおそれを無くす為に窒
化物層と半導体材料との間に肉薄の酸化物層を設
けるのが好ましい。窒化物層は既知のように例え
ばNH3およびSiH4の混合物中で加熱することによ
り得ることができる。窒化物層の厚さは例えば
0.15〜0.2μｍの範囲とする。半導体本体１を熱
酸化することにより表面２に形成しうる下側酸化
珪素層の厚さは約0.05μｍとする。
域をＰ型珪素とした半導体本体１を出発材料とす
るも、本例の場合この半導体本体を完全にＰ導電
型とする。この半導体本体の固有抵抗は１〜40Ω
−cmとする。所望に応じ、例えばＰ型不純物のイ
オン注入により表面２に隣接する半導体本体の肉
薄部分層におけるドーピング濃度を増大せしめ、
従つて固有抵抗を減少せしめ、これにより表面２
に隣接するｎ型反転チヤネルの形成を少くとも局
部的に防止するようにすることができる。半導体
本体１の厚さは約400μｍとし、その横方向寸法
は製造すべき回路を有しうる程度に充分大きいも
のとする。半導体本体に行なう酸化処理である第
１処理の目的で、まず最初に半導体本体にマスク
を設ける。すなわち下側の珪素を耐酸化マスクし
うる層を表面２上に設ける。本例ではこの層とし
て窒化珪素を用いるも他の材料を用いることもで
きる。窒化物層は所望に応じ表面２上に直接設け
ることができるも、殆んどの場合、窒化物層中に
機械的なひずみが発生するおそれを無くす為に窒
化物層と半導体材料との間に肉薄の酸化物層を設
けるのが好ましい。窒化物層は既知のように例え
ばNH3およびSiH4の混合物中で加熱することによ
り得ることができる。窒化物層の厚さは例えば
0.15〜0.2μｍの範囲とする。半導体本体１を熱
酸化することにより表面２に形成しうる下側酸化
珪素層の厚さは約0.05μｍとする。
窒化珪素層は、アンダーバスや回路素子、例え
ば電界効果トランジスタ或いはダイオードと抵抗
との双方またはいずれか一方を後の工程で設ける
べき半導体本体１の部分の上方に位置する層部分
となるように腐食処理により制限する。これらの
層部分を第５図および第６図に１０で示す。層部
分１０は、肉厚のフイールド酸化物が形成される
個所において半導体本体１の表面２とこの上に存
在する肉薄の酸化物層とを被覆しないようにす
る。
ば電界効果トランジスタ或いはダイオードと抵抗
との双方またはいずれか一方を後の工程で設ける
べき半導体本体１の部分の上方に位置する層部分
となるように腐食処理により制限する。これらの
層部分を第５図および第６図に１０で示す。層部
分１０は、肉厚のフイールド酸化物が形成される
個所において半導体本体１の表面２とこの上に存
在する肉薄の酸化物層とを被覆しないようにす
る。
層部分１０を有する酸化マスク１０，１１を得
る為に、フオトラツカー層２０（第５および６
図）より成る腐食マスクを窒化珪素層２０上に設
け、その後に窒化珪素に対し材料除去処理を行な
うようにすることができる。窒化物は既知のよう
に例えば燐酸溶液中で約150℃の温度で腐食処理
することにより或いはいわゆるプラズマエツチン
グを行なうことにより除去しうる。次に同じマス
クを用いて酸化珪素層をも局部的に除去し、酸化
珪素層の部分１１のみを残存させるようにするこ
とができる。
る為に、フオトラツカー層２０（第５および６
図）より成る腐食マスクを窒化珪素層２０上に設
け、その後に窒化珪素に対し材料除去処理を行な
うようにすることができる。窒化物は既知のよう
に例えば燐酸溶液中で約150℃の温度で腐食処理
することにより或いはいわゆるプラズマエツチン
グを行なうことにより除去しうる。次に同じマス
クを用いて酸化珪素層をも局部的に除去し、酸化
珪素層の部分１１のみを残存させるようにするこ
とができる。
前述したように表面２に隣接し多量にドーピン
グした部分層を出発材料の半導体本体１に設ける
代りに、上述した部分１１を形成した製造工程で
多量にドーピングしたＰ型表面層２１をそれ自体
既知の方法で設けることもできる。フオトラツカ
ー層２０を最初に除去する場合には、表面層２１
を気相から高温度でドーピングすることにより設
けることができる。また表面層はＰ型不純物のイ
オン注入により設けることもできる。このイオン
注入はフオトラツカー層２０を除去する前に或い
は除去した後に行なうことができる。イオン注入
を用いる場合には、更に前述した肉薄の酸化物層
は腐食する必要がなく、部分１１に制限されな
い。この場合イオン注入は酸化物層を経て行なわ
れる。
グした部分層を出発材料の半導体本体１に設ける
代りに、上述した部分１１を形成した製造工程で
多量にドーピングしたＰ型表面層２１をそれ自体
既知の方法で設けることもできる。フオトラツカ
ー層２０を最初に除去する場合には、表面層２１
を気相から高温度でドーピングすることにより設
けることができる。また表面層はＰ型不純物のイ
オン注入により設けることもできる。このイオン
注入はフオトラツカー層２０を除去する前に或い
は除去した後に行なうことができる。イオン注入
を用いる場合には、更に前述した肉薄の酸化物層
は腐食する必要がなく、部分１１に制限されな
い。この場合イオン注入は酸化物層を経て行なわ
れる。
局部的に設けた表面層２１によれば、トランジ
スタや他の回路素子によつて占められる表面領域
ばかりではなく、アンダーパスによつて占められ
る表面領域をも露出させたままにするという利点
が得られる。
スタや他の回路素子によつて占められる表面領域
ばかりではなく、アンダーパスによつて占められ
る表面領域をも露出させたままにするという利点
が得られる。
次に、本明細書において第１酸化処理と称する
酸化処理を行なう。この処理は約1000℃で約35分
間続ける。その結果得られる酸化物層２２（第７
図）は少くともアンダーパスを得る為に行なうべ
きドーピング処理中マスクとなりうる程度に充分
肉厚とする必要がある。本例では酸化物層２２の
厚さを約0.25μｍとする。
酸化処理を行なう。この処理は約1000℃で約35分
間続ける。その結果得られる酸化物層２２（第７
図）は少くともアンダーパスを得る為に行なうべ
きドーピング処理中マスクとなりうる程度に充分
肉厚とする必要がある。本例では酸化物層２２の
厚さを約0.25μｍとする。
本明細書では酸化マスク１０，１１を第１マス
ク層と称する。
ク層と称する。
第１酸化処理後、第１マスク層１０，１１上に
且つ酸化物パターン２２上に設けた第２マスク層
２３を以つてドーピングマスクを形成する。この
第２マスク層２３は例えばフオトラツカー層とす
ることができる。このフオトラツカー層２３には
孔２４をあける（第７および８図）。このフオト
ラツカー層は、電界効果トランジスタを設けるべ
き位置に位置する第１マスク層の少くとも２つの
第１部分２５（第８図）を被覆し、第２部分２６
（第７図）と、この第２部分２６に隣接する酸化
物パターン２２の少くとも一部分２７とを露出す
るようにする。孔２４内で露出された第１マスク
層１０，１１の部分２６は通常のようにして除去
しうる。通常は孔２４内の層部分１０のみ、すな
わち窒化珪素のみを除去する。しかし必要に応じ
層部分１１すなわち酸化珪素をも腐食除去するこ
とができる。酸化物層部分１１（0.05μｍ）は酸
化物パターン２２よりも可成り肉薄である為、孔
２４内に存在する酸化物層１１の部分を除去する
際に酸化物パターン２２の露出部分は殆んど影響
を受けないことに注意すべきである。
且つ酸化物パターン２２上に設けた第２マスク層
２３を以つてドーピングマスクを形成する。この
第２マスク層２３は例えばフオトラツカー層とす
ることができる。このフオトラツカー層２３には
孔２４をあける（第７および８図）。このフオト
ラツカー層は、電界効果トランジスタを設けるべ
き位置に位置する第１マスク層の少くとも２つの
第１部分２５（第８図）を被覆し、第２部分２６
（第７図）と、この第２部分２６に隣接する酸化
物パターン２２の少くとも一部分２７とを露出す
るようにする。孔２４内で露出された第１マスク
層１０，１１の部分２６は通常のようにして除去
しうる。通常は孔２４内の層部分１０のみ、すな
わち窒化珪素のみを除去する。しかし必要に応じ
層部分１１すなわち酸化珪素をも腐食除去するこ
とができる。酸化物層部分１１（0.05μｍ）は酸
化物パターン２２よりも可成り肉薄である為、孔
２４内に存在する酸化物層１１の部分を除去する
際に酸化物パターン２２の露出部分は殆んど影響
を受けないことに注意すべきである。
アンダーパスに対するドーピング処理は気相か
ら高温度で行なうことができ或いはイオン注入に
より行なうことができる。後者の場合には、選択
するエネルギーに依存して、フオトラツカー層２
３を除去する前或いは除去した後におよび／また
は第２部分２６の層部分10および／または層部分
１１を除去する前或いは除去した後にイオン注入
を行なうことができる。ドーピング原子はAsお
よびSbの群から選択する。本例では、第２部分
２６とフオトラツカー層２３とを除去した後に
As原子を約40KeVのエネルギーで注入する。ド
ーズ量は約1.1015原子／cm2とする。ドーピングが
行なわれた区域を第８および９図に区域８′で線
図的に示す。使用したドーピングマスクは、電界
効果トランジスタを設けるべき位置に位置する第
１マスク層１０，１１の第１部分の複数個と酸化
物パターン２２とより成る。ドーピングマスク中
の孔は、本例の場合ドーピング処理の前に除去し
た第１マスク層１０，１１の第２部分２６の位置
と殆んど一致する。
ら高温度で行なうことができ或いはイオン注入に
より行なうことができる。後者の場合には、選択
するエネルギーに依存して、フオトラツカー層２
３を除去する前或いは除去した後におよび／また
は第２部分２６の層部分10および／または層部分
１１を除去する前或いは除去した後にイオン注入
を行なうことができる。ドーピング原子はAsお
よびSbの群から選択する。本例では、第２部分
２６とフオトラツカー層２３とを除去した後に
As原子を約40KeVのエネルギーで注入する。ド
ーズ量は約1.1015原子／cm2とする。ドーピングが
行なわれた区域を第８および９図に区域８′で線
図的に示す。使用したドーピングマスクは、電界
効果トランジスタを設けるべき位置に位置する第
１マスク層１０，１１の第１部分の複数個と酸化
物パターン２２とより成る。ドーピングマスク中
の孔は、本例の場合ドーピング処理の前に除去し
た第１マスク層１０，１１の第２部分２６の位置
と殆んど一致する。
区域８′を形成し、半導体本体１を第９図に示
す状態にした後、第２酸化処理を例えば約1100℃
で約９時間行なうことができる。区域８′内にド
ーピングされたＡs原子は半導体本体１内に一層
深く拡散し、比較的肉厚の酸化物パターン９（第
３および４図）が載置されたアンダーパス８が形
成され、酸化物パターン９はその厚の一部分に亘
つて半導体本体１内に埋設される。酸化物パター
ンの厚さは例えば約1.8μｍとする。アンダーパ
ス８のシート抵抗値は約100オームであることを
確かめた。
す状態にした後、第２酸化処理を例えば約1100℃
で約９時間行なうことができる。区域８′内にド
ーピングされたＡs原子は半導体本体１内に一層
深く拡散し、比較的肉厚の酸化物パターン９（第
３および４図）が載置されたアンダーパス８が形
成され、酸化物パターン９はその厚の一部分に亘
つて半導体本体１内に埋設される。酸化物パター
ンの厚さは例えば約1.8μｍとする。アンダーパ
ス８のシート抵抗値は約100オームであることを
確かめた。
元の表面２から見た表面区域８の厚さは約1.5
μｍであり、この値は砒素の縦方向拡散（表面に
対し垂直な方向の拡散）に匹敵しうる値である横
方向拡散（表面に対し平行な方向の拡散）を得る
上で好ましい値であるということを確かめた。
μｍであり、この値は砒素の縦方向拡散（表面に
対し垂直な方向の拡散）に匹敵しうる値である横
方向拡散（表面に対し平行な方向の拡散）を得る
上で好ましい値であるということを確かめた。
第２酸化処理後、半導体装置の肉厚のフイール
ド酸化物９が殆んど完成される。実線により第１
図に示す酸化物パターン９は半導体装置の回路素
子を囲み、しかもアンダーパスを被覆する。第４
図は酸化物パターン９の厚さの相違を線図的に示
す。多量にドーピングした表面層２１上に位置す
る部分はアンダーパス８上に位置する部分よりも
肉厚であるようにこのパターンを第４図に示し
た。この厚さの相違はわずかにすることができ、
殆んどないようにすることもできる。厚さの相違
の値は特に、第１酸化処理で得られるパターン２
２の厚さを適当に選択し、且つパターン２２を第
２酸化処理の前に完全に或いはその厚さの一部分
に対して除去するか、または上記の選択と除去と
のいずれか一方を行なうことにより制御すること
ができる。
ド酸化物９が殆んど完成される。実線により第１
図に示す酸化物パターン９は半導体装置の回路素
子を囲み、しかもアンダーパスを被覆する。第４
図は酸化物パターン９の厚さの相違を線図的に示
す。多量にドーピングした表面層２１上に位置す
る部分はアンダーパス８上に位置する部分よりも
肉厚であるようにこのパターンを第４図に示し
た。この厚さの相違はわずかにすることができ、
殆んどないようにすることもできる。厚さの相違
の値は特に、第１酸化処理で得られるパターン２
２の厚さを適当に選択し、且つパターン２２を第
２酸化処理の前に完全に或いはその厚さの一部分
に対して除去するか、または上記の選択と除去と
のいずれか一方を行なうことにより制御すること
ができる。
電界効果トランジスタT1〜T3は酸化物パター
ン９の孔内に形成することができる。
ン９の孔内に形成することができる。
製造される電界効果トランジスタのゲート電極
は酸化処理後に窒化珪素層部分１０上に直接設け
ることができ、この窒化珪素層部分１０とその下
側の酸化物層部分１１とがトランジスタのゲート
誘電体を構成する。しかし、殆んどの場合、窒化
物層１０と酸化物層１１とを完全に除去し、その
代りに新たな絶縁層１７（第１０図）を設けるの
が好ましく、本例ではこの絶縁層１７を約0.1μ
ｍの厚さの酸化珪素のみを以つて構成するも、他
の材料、例えば窒化珪素或いは酸化アルミニウム
或いは種々の層の組合せを以つて構成することも
できる。
は酸化処理後に窒化珪素層部分１０上に直接設け
ることができ、この窒化珪素層部分１０とその下
側の酸化物層部分１１とがトランジスタのゲート
誘電体を構成する。しかし、殆んどの場合、窒化
物層１０と酸化物層１１とを完全に除去し、その
代りに新たな絶縁層１７（第１０図）を設けるの
が好ましく、本例ではこの絶縁層１７を約0.1μ
ｍの厚さの酸化珪素のみを以つて構成するも、他
の材料、例えば窒化珪素或いは酸化アルミニウム
或いは種々の層の組合せを以つて構成することも
できる。
次に、トランジスタの絶縁ゲート電極を構成す
る細条６を酸化物層１７上に設ける。ゲート電極
６を設けるのと同時にアンダーパス８と交差する
導体７を設ける。細条６および７は多結晶珪素か
ら造り、これらは一般に既知の方法で設けること
ができる。第１１図から明らかなように、ゲート
電極６は、これらのゲート電極とアンダーパス８
上の埋設酸化物との間にある距離が存在するよう
にアンダーパス８の両側に設ける。すなわちゲー
ト電極６は埋設酸化物から横方向に離間させる。
次に酸化物層１７を腐食処理し、多結晶珪素層
６，７によつて被覆されていない個所のこの酸化
物層を除去する。この腐食処理に際しては、埋設
酸化物パターン９をマスクする必要がない。その
理由は、この腐食処理は、酸化物層１７の厚さが
極めて薄い為、極めて厚い酸化物パターン９に殆
んど影響を与えることなく極めて短かい時間で行
なうことができる為である。第１１図はこの処理
工程における半導体装置を示す。アンダーパスを
形成するｎ型領域によつて互いに接続する必要の
あるトランジスタT1およびT2のｎ型区域３およ
び４はゲート電極６および埋設酸化物パターン９
によつて画成された表面部分１８を経て自己位置
合せ法で設けることができる。これらの区域３，
４はｎ型不純物、例えば燐原子を表面部分１８を
経て半導体本体内に拡散させることにより形成す
ることができる。このドーピング工程では、燐原
子が砒素或いはアンチモンよりも好ましい。その
理由は燐の拡散速度が砒素やアンチモンよりも速
い為である。燐原子を表面から半導体本体中に約
1.5μｍの深さまで拡散させると、前記の区域
３，４と砒素をドーピングしたアンダーパス８と
の間を良好に低オーム抵抗接続しうるということ
を確かめた。トランジスタT1の区域３およびト
ランジスタT2の区域４を形成するのと同時にこ
れらのトランジスタの残りの区域や他の回路素子
の区域、例えばトランジスタT3の区域３をも設
けることができる。更に、上述したドーピング工
程中に多結晶細条６および７に燐をドーピングし
てその抵抗値を減少せしめるようにすることがで
きる。拡散を酸化媒体中で行なう場合には、設け
るべきトランジスタのソースおよびドレイン区域
上に酸化物層１９を成長させ（第３図）、多結晶
珪素細条６および７をも部分的に酸化させること
ができる。第３図の断面図に示す半導体本体に一
般に当業者によつて知られている他の処理を行な
うことができる。例えば、酸化物層１９に接点孔
を腐食形成し、その後に例えばアルミニウムより
成る第２導体細条を半導体装置上に設け、この第
２導体細条を上記の接点孔を経て回路素子に接続
するようにすることができる。
る細条６を酸化物層１７上に設ける。ゲート電極
６を設けるのと同時にアンダーパス８と交差する
導体７を設ける。細条６および７は多結晶珪素か
ら造り、これらは一般に既知の方法で設けること
ができる。第１１図から明らかなように、ゲート
電極６は、これらのゲート電極とアンダーパス８
上の埋設酸化物との間にある距離が存在するよう
にアンダーパス８の両側に設ける。すなわちゲー
ト電極６は埋設酸化物から横方向に離間させる。
次に酸化物層１７を腐食処理し、多結晶珪素層
６，７によつて被覆されていない個所のこの酸化
物層を除去する。この腐食処理に際しては、埋設
酸化物パターン９をマスクする必要がない。その
理由は、この腐食処理は、酸化物層１７の厚さが
極めて薄い為、極めて厚い酸化物パターン９に殆
んど影響を与えることなく極めて短かい時間で行
なうことができる為である。第１１図はこの処理
工程における半導体装置を示す。アンダーパスを
形成するｎ型領域によつて互いに接続する必要の
あるトランジスタT1およびT2のｎ型区域３およ
び４はゲート電極６および埋設酸化物パターン９
によつて画成された表面部分１８を経て自己位置
合せ法で設けることができる。これらの区域３，
４はｎ型不純物、例えば燐原子を表面部分１８を
経て半導体本体内に拡散させることにより形成す
ることができる。このドーピング工程では、燐原
子が砒素或いはアンチモンよりも好ましい。その
理由は燐の拡散速度が砒素やアンチモンよりも速
い為である。燐原子を表面から半導体本体中に約
1.5μｍの深さまで拡散させると、前記の区域
３，４と砒素をドーピングしたアンダーパス８と
の間を良好に低オーム抵抗接続しうるということ
を確かめた。トランジスタT1の区域３およびト
ランジスタT2の区域４を形成するのと同時にこ
れらのトランジスタの残りの区域や他の回路素子
の区域、例えばトランジスタT3の区域３をも設
けることができる。更に、上述したドーピング工
程中に多結晶細条６および７に燐をドーピングし
てその抵抗値を減少せしめるようにすることがで
きる。拡散を酸化媒体中で行なう場合には、設け
るべきトランジスタのソースおよびドレイン区域
上に酸化物層１９を成長させ（第３図）、多結晶
珪素細条６および７をも部分的に酸化させること
ができる。第３図の断面図に示す半導体本体に一
般に当業者によつて知られている他の処理を行な
うことができる。例えば、酸化物層１９に接点孔
を腐食形成し、その後に例えばアルミニウムより
成る第２導体細条を半導体装置上に設け、この第
２導体細条を上記の接点孔を経て回路素子に接続
するようにすることができる。
上述した処理は、電界効果トランジスタを有す
る集積回路を製造する既知の処理に比べて極めて
簡単である。本発明による方法を用いることによ
り、このような集積回路中にアンダーパス８をほ
ぼ自己位置合せ法で形成することができる。
る集積回路を製造する既知の処理に比べて極めて
簡単である。本発明による方法を用いることによ
り、このような集積回路中にアンダーパス８をほ
ぼ自己位置合せ法で形成することができる。
本発明は上述した例に限定されず、幾多の変更
を加えうること明らかである。
を加えうること明らかである。
例えば、トランジスタのソースおよびドレイン
区域３，４を拡散の代りにイオン注入によつて形
成することができ、この場合所望に応じイオンを
充分に大きなエネルギーで酸化物層１７を経て注
入することができ、従つてこの場合には表面部分
１８（第１１図参照）の位置で酸化物層１７を除
去する必要がない。
区域３，４を拡散の代りにイオン注入によつて形
成することができ、この場合所望に応じイオンを
充分に大きなエネルギーで酸化物層１７を経て注
入することができ、従つてこの場合には表面部分
１８（第１１図参照）の位置で酸化物層１７を除
去する必要がない。
多結晶珪素層６，７には、トランジスタのソー
スおよびドレイン区域３，４と同時ではなく、多
結晶材料の堆積と同時にドーピングすることがで
き、或いはこの堆積層を設けた後でこの堆積層を
パターン化する前にドーピングすることができ
る。
スおよびドレイン区域３，４と同時ではなく、多
結晶材料の堆積と同時にドーピングすることがで
き、或いはこの堆積層を設けた後でこの堆積層を
パターン化する前にドーピングすることができ
る。
上述した方法の変形例では、約0.04μｍの厚さ
の酸化物層１１を用い、この上に約0.075μｍの
厚さの窒化物層１０を設ける。部分２５および２
６より成るマスクを形成し、局部的な表面層２１
に対するドーピングをイオン注入により（例えば
約25KeVのエネルギー、約3.1013原子／cm2のドー
ズ量で硼素イオンを注入することにより）行なつ
た後、第１酸化処理を約1000℃で行なう。この場
合も約2500Åの厚さの層２２が得られるまで酸化
を行なう。次に第２マスク層２３を設け、これに
孔２４をあける。この孔２４内の窒化珪素層部分
１０は除去し、一方、酸化珪素層部分１１は半導
体表面上に存在させたままにする。次にイオン注
入処理を行ない、Ａsイオンを酸化物層部分１１
のうち孔２４内で露出されている部分を経て半導
体本体中に約100KeVのエネルギーで設ける。半
導体本体中の砒素ドーピングの濃度分布のピーク
は半導体表面の下側にある。次に第２マスク層２
３を除去する。
の酸化物層１１を用い、この上に約0.075μｍの
厚さの窒化物層１０を設ける。部分２５および２
６より成るマスクを形成し、局部的な表面層２１
に対するドーピングをイオン注入により（例えば
約25KeVのエネルギー、約3.1013原子／cm2のドー
ズ量で硼素イオンを注入することにより）行なつ
た後、第１酸化処理を約1000℃で行なう。この場
合も約2500Åの厚さの層２２が得られるまで酸化
を行なう。次に第２マスク層２３を設け、これに
孔２４をあける。この孔２４内の窒化珪素層部分
１０は除去し、一方、酸化珪素層部分１１は半導
体表面上に存在させたままにする。次にイオン注
入処理を行ない、Ａsイオンを酸化物層部分１１
のうち孔２４内で露出されている部分を経て半導
体本体中に約100KeVのエネルギーで設ける。半
導体本体中の砒素ドーピングの濃度分布のピーク
は半導体表面の下側にある。次に第２マスク層２
３を除去する。
第２酸化処理も約1000℃で行なう。この処理は
少量のHClを含ませるのが好ましい酸化雰囲気中
で行なう。この処理は表面層２１上のフイールド
酸化物の厚さが約0.5μｍとなるまで続ける。驚
くべきことにこの場合アンダーパス８上のフイー
ルド酸化物の厚さは殆んど均一、すなわち0.5μ
ｍであることを確かめた。区域８′に存在するド
ーピング不純物によりこの区域で酸化物層を比較
的急速に成長せしめるものと思われる。第１酸化
物層２２は砒素イオン注入のマスク処理に必要な
厚さよりもわずかに厚くしたことに注意すべきで
ある。厚さと酸化処理との組合せを適当に選択す
ることにより、砒素イオン注入および第２酸化処
理後に最終的に形成されたフールド酸化物はあら
ゆる個所でほぼ同じ厚さとなる。特に、１μｍよ
りも肉薄とするのが好ましい比較的肉薄のフイー
ルド酸化物を有する比較的小さな電界効果トラン
ジスタを製造する場合には、酸化処理を調整する
ことによりほぼ均一の厚さのフイールド酸化物を
得るようにするのが有利である。
少量のHClを含ませるのが好ましい酸化雰囲気中
で行なう。この処理は表面層２１上のフイールド
酸化物の厚さが約0.5μｍとなるまで続ける。驚
くべきことにこの場合アンダーパス８上のフイー
ルド酸化物の厚さは殆んど均一、すなわち0.5μ
ｍであることを確かめた。区域８′に存在するド
ーピング不純物によりこの区域で酸化物層を比較
的急速に成長せしめるものと思われる。第１酸化
物層２２は砒素イオン注入のマスク処理に必要な
厚さよりもわずかに厚くしたことに注意すべきで
ある。厚さと酸化処理との組合せを適当に選択す
ることにより、砒素イオン注入および第２酸化処
理後に最終的に形成されたフールド酸化物はあら
ゆる個所でほぼ同じ厚さとなる。特に、１μｍよ
りも肉薄とするのが好ましい比較的肉薄のフイー
ルド酸化物を有する比較的小さな電界効果トラン
ジスタを製造する場合には、酸化処理を調整する
ことによりほぼ均一の厚さのフイールド酸化物を
得るようにするのが有利である。
厚さの少くとも一部分を半導体本体内に埋設し
た酸化物層を有し、これらの酸化物層を比較的肉
薄とし、これらの酸化物層を２つ以上の酸化処理
によつて得た他の集積回路においても、局部的に
行なう適当なドーピング処理と相俟つて種々の酸
化物処理の条件および時間を適当に選択すること
により酸化物層の厚さの相違を無くすか或いは減
少させるのが有利である。
た酸化物層を有し、これらの酸化物層を比較的肉
薄とし、これらの酸化物層を２つ以上の酸化処理
によつて得た他の集積回路においても、局部的に
行なう適当なドーピング処理と相俟つて種々の酸
化物処理の条件および時間を適当に選択すること
により酸化物層の厚さの相違を無くすか或いは減
少させるのが有利である。
本発明による方法の変形例においては、部分２
５より成る酸化マスクを第２酸化処理後に完全に
除去する。次に新たな酸化物層５を約0.05μｍの
厚さで設ける。次に、例えば低圧力および約650
℃の温度における気相からの堆積により上記の酸
化物層５上に約0.35μｍの多結晶珪素層を堆積す
る。この堆積された珪素層には例えばその堆積後
に約950℃で気相から燐をドーピングしうる。燐
ガラスを除去した後、珪素層をパターン化してゲ
ート電極６と導体細条７とを形成する。電極区域
３，４は、150KeVのエネルギーおよび約4.1015
原子／cm2のドーズ量で砒素を酸化物層５を経てイ
オン注入することにより得る。多結晶導体６およ
び７には酸化により約0.07μｍの厚さの酸化物を
設ける。次に所望に応じ他の酸化物層を気相から
堆積することができる。この堆積された酸化物層
は約0.4μｍの厚さとすることができる。この酸
化物層には半導体区域３，４および多結晶導体細
条６，７の双方またはいずれか一方に接点を形成
する為の孔を通常のようにしてあけることができ
る。特に、表面安定化を改善し、且つ酸化物層中
の孔内での接点問題が生じるおそれを無くす為
に、燐によるイオン注入処理を例えば25KeVのエ
ネルギーおよび約5.1015原子／cm2のドーズ量で行
なうことができる。例えば約950℃での約20分間
の熱処理後に、例えばアルミニウム或いは他の適
当な材料より成る他の導体細条を設けることがで
きる。
５より成る酸化マスクを第２酸化処理後に完全に
除去する。次に新たな酸化物層５を約0.05μｍの
厚さで設ける。次に、例えば低圧力および約650
℃の温度における気相からの堆積により上記の酸
化物層５上に約0.35μｍの多結晶珪素層を堆積す
る。この堆積された珪素層には例えばその堆積後
に約950℃で気相から燐をドーピングしうる。燐
ガラスを除去した後、珪素層をパターン化してゲ
ート電極６と導体細条７とを形成する。電極区域
３，４は、150KeVのエネルギーおよび約4.1015
原子／cm2のドーズ量で砒素を酸化物層５を経てイ
オン注入することにより得る。多結晶導体６およ
び７には酸化により約0.07μｍの厚さの酸化物を
設ける。次に所望に応じ他の酸化物層を気相から
堆積することができる。この堆積された酸化物層
は約0.4μｍの厚さとすることができる。この酸
化物層には半導体区域３，４および多結晶導体細
条６，７の双方またはいずれか一方に接点を形成
する為の孔を通常のようにしてあけることができ
る。特に、表面安定化を改善し、且つ酸化物層中
の孔内での接点問題が生じるおそれを無くす為
に、燐によるイオン注入処理を例えば25KeVのエ
ネルギーおよび約5.1015原子／cm2のドーズ量で行
なうことができる。例えば約950℃での約20分間
の熱処理後に、例えばアルミニウム或いは他の適
当な材料より成る他の導体細条を設けることがで
きる。
上述した処理はすべて当業者が周知の通常の種
類のものである。従つて半導体装置を実際に製造
する上での更に詳細な説明は省略する。
類のものである。従つて半導体装置を実際に製造
する上での更に詳細な説明は省略する。
上述したアンダーパスに加えてキヤパシタンス
（コンデンサ）をも上述た方法で得ることができ
る。その一例を第１２および１３図に示す。第１
２図は酸化物層２２を得る第１酸化処理後の半導
体本体３１を示す（第１２および１３図において
は第１および３〜１１図と対応する素子に同一符
号を付した）。多量にドーピングした表面層２１
のドーピング不純物は酸化物層２２の下側に存在
させる。部分２５および２６′を有するマスクは
表面上に存在させ、図示の部分２６′は最初の部
分２６のうちの残りの酸化物層部分より成る。更
に第２マスク層２３には図示のように孔２４をあ
ける。層２８′はフオトラツカー層２３、部分２
５および酸化物層２２を有するドーピングマスク
を用いたドーピングにより局部的に得る。第２酸
化処理後電界効果トランジスタを通常のようにし
て設けることができる。第１３図は、フイールド
酸化物２９の下側にありこのフイールド酸化物の
下側で終端する区域２８に隣接する電極区域４を
左側のトランジスタが有するということを示す。
これにより半導体基板に対する電極区域４のキヤ
パシタンスが増大せしめられる。区域２８は多量
にドーピングした表面部分２１により右側のトラ
ンジスタの電極区域３から分離させる。
（コンデンサ）をも上述た方法で得ることができ
る。その一例を第１２および１３図に示す。第１
２図は酸化物層２２を得る第１酸化処理後の半導
体本体３１を示す（第１２および１３図において
は第１および３〜１１図と対応する素子に同一符
号を付した）。多量にドーピングした表面層２１
のドーピング不純物は酸化物層２２の下側に存在
させる。部分２５および２６′を有するマスクは
表面上に存在させ、図示の部分２６′は最初の部
分２６のうちの残りの酸化物層部分より成る。更
に第２マスク層２３には図示のように孔２４をあ
ける。層２８′はフオトラツカー層２３、部分２
５および酸化物層２２を有するドーピングマスク
を用いたドーピングにより局部的に得る。第２酸
化処理後電界効果トランジスタを通常のようにし
て設けることができる。第１３図は、フイールド
酸化物２９の下側にありこのフイールド酸化物の
下側で終端する区域２８に隣接する電極区域４を
左側のトランジスタが有するということを示す。
これにより半導体基板に対する電極区域４のキヤ
パシタンスが増大せしめられる。区域２８は多量
にドーピングした表面部分２１により右側のトラ
ンジスタの電極区域３から分離させる。
区域２８に隣接する電極区域４は必ずしもトラ
ンジスタ或いは他の回路素子の一部を構成するよ
うにする必要はない。この区域４は得られたキヤ
パシタンスに対する接点区域としてのみ作用する
ようにすることもできる。更に、キヤパシタンス
を更に増大せしめる為には、孔２４を経て例えば
硼素イオンを注入することもできる。同様に、酸
化物パターン９の下側に完全に位置し、第３図の
図面の面に対し垂直な方向でアンダーパス８に隣
接する区域２８を得ることもできる。
ンジスタ或いは他の回路素子の一部を構成するよ
うにする必要はない。この区域４は得られたキヤ
パシタンスに対する接点区域としてのみ作用する
ようにすることもできる。更に、キヤパシタンス
を更に増大せしめる為には、孔２４を経て例えば
硼素イオンを注入することもできる。同様に、酸
化物パターン９の下側に完全に位置し、第３図の
図面の面に対し垂直な方向でアンダーパス８に隣
接する区域２８を得ることもできる。
上述したところから明らかなように、本発明を
用いることにより、１つ以上のアンダーパスを有
し、回路素子によつて占められる半導体表面の領
域を定めるマスクを用いて前記のアンダーパスの
境界を、アンダーパス中を流れる電流の方向に交
差する方向において自己位置合せ法で得た集積回
路が形成される。アンダーパスおよびこのアンダ
ーパスを経て互いに接続した半導体表面区域は、
電流の流れる方向に交差する方向においてほぼ同
じ寸法にすることができる。このことは特に、第
１図に示すトランジスタT1，T2，T3の列に加え
て同様なトランジスタの列を比較的短かい距離で
設けることができるということを意味する。従つ
て集積回路の実装密度が比較的高くなり、しばし
ばスイツチング速度も速くなる。フイールド酸化
物は１回の処理ではなく、２回の処理で得る。上
述したように、アンダーパスに対するドーピング
不純物或いは一般にフイールド酸化物の下側にほ
ぼ完全に位置するドーピング区域はこれらの２つ
の処理間で設けることができる。第１酸化処理中
に得られた酸化物は所望に応じそのまま残すか、
或いは第２酸化処理の前に完全に或いは部分的に
除去することができる。
用いることにより、１つ以上のアンダーパスを有
し、回路素子によつて占められる半導体表面の領
域を定めるマスクを用いて前記のアンダーパスの
境界を、アンダーパス中を流れる電流の方向に交
差する方向において自己位置合せ法で得た集積回
路が形成される。アンダーパスおよびこのアンダ
ーパスを経て互いに接続した半導体表面区域は、
電流の流れる方向に交差する方向においてほぼ同
じ寸法にすることができる。このことは特に、第
１図に示すトランジスタT1，T2，T3の列に加え
て同様なトランジスタの列を比較的短かい距離で
設けることができるということを意味する。従つ
て集積回路の実装密度が比較的高くなり、しばし
ばスイツチング速度も速くなる。フイールド酸化
物は１回の処理ではなく、２回の処理で得る。上
述したように、アンダーパスに対するドーピング
不純物或いは一般にフイールド酸化物の下側にほ
ぼ完全に位置するドーピング区域はこれらの２つ
の処理間で設けることができる。第１酸化処理中
に得られた酸化物は所望に応じそのまま残すか、
或いは第２酸化処理の前に完全に或いは部分的に
除去することができる。
第１図は本発明による方法を用いて製造した半
導体装置の一部分を示す平面図、第２図は集積回
路の形態で第１図に示す構造にしうる回路配置を
示す回路図、第３図は第１図の−線上を断面
とし矢の方向に見た断面図、第４図は第１図の
−線上を断面とし矢の方向に見た断面図、第
５，８，１０および１１図は半導体装置の数個の
製造工程における第１図の−線上を断面とし
矢の方向に見た断面図、第６，７および９図は半
導体装置の数個の製造工程における第１図の−
線上を断面とし矢の方向に見た断面図、第１２
および１３図は本発明による方法を用いて得るこ
とのできる半導体装置の一部を互いに異なる製造
工程で示す断面図である。 １，３１……半導体本体、２……表面、３……
ソース区域、４……ドレイン区域、５……誘電体
層、６……絶縁ゲート電極、７……導体、８……
表面区域（アンダーパス）、８′……ドーピング領
域、９……絶縁層（フイールド酸化物）、１０…
…窒化珪素層部分、１１……酸化珪素層部分、１
７……絶縁層、１８……表面部分、１９……酸化
物層、２０……フオトラツカー層、２１……表面
層、２２……酸化物層、２３……第２マスク層、
２４……孔、２５……第１マスク層（１０，１
１）の第１部分、２６……第１マスク層の第２部
分、２７……２２の一部分、２９……フイールド
酸化物。
導体装置の一部分を示す平面図、第２図は集積回
路の形態で第１図に示す構造にしうる回路配置を
示す回路図、第３図は第１図の−線上を断面
とし矢の方向に見た断面図、第４図は第１図の
−線上を断面とし矢の方向に見た断面図、第
５，８，１０および１１図は半導体装置の数個の
製造工程における第１図の−線上を断面とし
矢の方向に見た断面図、第６，７および９図は半
導体装置の数個の製造工程における第１図の−
線上を断面とし矢の方向に見た断面図、第１２
および１３図は本発明による方法を用いて得るこ
とのできる半導体装置の一部を互いに異なる製造
工程で示す断面図である。 １，３１……半導体本体、２……表面、３……
ソース区域、４……ドレイン区域、５……誘電体
層、６……絶縁ゲート電極、７……導体、８……
表面区域（アンダーパス）、８′……ドーピング領
域、９……絶縁層（フイールド酸化物）、１０…
…窒化珪素層部分、１１……酸化珪素層部分、１
７……絶縁層、１８……表面部分、１９……酸化
物層、２０……フオトラツカー層、２１……表面
層、２２……酸化物層、２３……第２マスク層、
２４……孔、２５……第１マスク層（１０，１
１）の第１部分、２６……第１マスク層の第２部
分、２７……２２の一部分、２９……フイールド
酸化物。
Claims (1)
- 【特許請求の範囲】 １ 実質的に第１導電型の表面隣接領域を有する
半導体本体を具える半導体装置であつて、前記の
表面隣接領域内で少くとも２つの絶縁ゲート電界
効果トランジスタのソースおよびドレイン区域を
第２導電型の表面隣接区域を以つて構成し、第１
導電型の表面隣接領域内に第２導電型の少くとも
１個の他の表面区域を形成し、該表面区域を以つ
て前記の２つの電界効果トランジスタのうちの一
方の電界効果トランジスタのソースおよびドレイ
ン区域の１つと、前記の２つの電界効果トランジ
スタのうちの他方の電界効果トランジスタのソー
スおよびドレイン区域の１つとの間の導電接続部
を構成した半導体装置を製造するに当り、少くと
も表面隣接領域をＰ型珪素とした半導体本体の表
面にドーピングマスクを設け、該マスクに、表面
区域を設けるべき位置で孔をあけ、半導体本体を
耐酸化マスクする材料の層部分を、電界効果トラ
ンジスタを設けるべき位置に存在させ、前記のド
ーピングマスクにあけた前記の孔を経て、ASお
よびSbの群から選択した原子を半導体本体内に
導入し、その後に前記の層部分を有する酸化マス
クを上部に有する半導体本体を酸化処理すること
により半導体本体中に少くとも部分的に埋設さ
れ、耐酸化マスクを行なう前記の層部分の側方お
よび前記の表面区域の上に延在する酸化物パター
ンを形成し、この酸化処理中、表面区域の位置で
半導体本体中に導入されたAs或いはSb原子が半
導体本体中に一層深く拡散して埋設酸化物パター
ンの下側に且つこの埋設酸化物パターンに隣接し
て半導体本体内にｎ型表面区域を形成するように
し、その後に電界効果トランジスタを形成すべき
位置に絶縁ゲート電極を設け、これら絶縁ゲート
電極を表面上で見て表面区域の両側に且つこの表
面区域から横方向に離間させて位置させ、互いに
接続すべき電界効果トランジスタのソースおよび
ドレイン区域が埋設酸化物パターンの下側に存在
する表面区域に隣接する深さまでＰ，Asおよび
Sbの群から選択した不純物を自己位置合せ法で
ドーピングすることにより埋設酸化物パターンに
隣接する電界効果トランジスタのソースおよびド
レイン区域を形成するようにする半導体装置の製
造方法において、 以後第２酸化処理と称する酸化処理の前に、以
後第１酸化処理と称する少くとも１回の他の酸化
処理を行ない、前記の第１酸化処理は前記の他の
表面区域および電界効果トランジスタを設けるべ
き位置に第１マスク層を設けた後に行ない、該第
１マスク層はその厚さの少くとも一部分に亘つて
酸化珪素とは異なり耐酸化マスクをする材料を以
つて構成し、前記の第１酸化処理により、半導体
本体内に少くとも部分的に埋設された酸化物パタ
ーンを、ドーピングマスクの一部分を形成するの
に適したものとなる厚さで設け、前記のドーピン
グマスクは、前記の第１マスク層上に且つ前記の
酸化物パターン上に設けられた第２マスク層によ
り形成し、該第２マスク層は電界効果トランジス
タを設けるべき位置に位置する第１マスク層の少
くとも２つの第１部分を被覆し、且つ第１マスク
層の第２部分と酸化物パターンの第３部分とを被
覆しないようにし、ドーピングマスクの孔は第１
マスク層の第２部分の位置と殆んど一致させ、第
１マスク層の第１部分は前記の層部分を有する酸
化マスクに属するようにし、少くとも第１マスク
層の第２部分の材料であつて耐酸化マスクする材
料を除去した後に第２酸化処理を行なうことを特
徴とする半導体装置の製造方法。
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|---|---|---|---|
| NL8003612A NL8003612A (nl) | 1980-06-23 | 1980-06-23 | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. |
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|---|---|
| JPS5731180A JPS5731180A (en) | 1982-02-19 |
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