KR930014989A - 셀 사이즈가 감소된 플래시 이-피롬 제조공정 - Google Patents

셀 사이즈가 감소된 플래시 이-피롬 제조공정 Download PDF

Info

Publication number
KR930014989A
KR930014989A KR1019920021206A KR920021206A KR930014989A KR 930014989 A KR930014989 A KR 930014989A KR 1019920021206 A KR1019920021206 A KR 1019920021206A KR 920021206 A KR920021206 A KR 920021206A KR 930014989 A KR930014989 A KR 930014989A
Authority
KR
South Korea
Prior art keywords
substrate
metal layer
layer
forming
source
Prior art date
Application number
KR1019920021206A
Other languages
English (en)
Other versions
KR100279895B1 (ko
Inventor
케이. 우 빈-존
앳우드 그레고리
케이-씨 레이 스테판
씨. 옹 티.
Original Assignee
카알 실버맨
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 카알 실버맨, 인텔 코오퍼레이션 filed Critical 카알 실버맨
Publication of KR930014989A publication Critical patent/KR930014989A/ko
Application granted granted Critical
Publication of KR100279895B1 publication Critical patent/KR100279895B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

집적도가 증가된 전기적으로 프로그램 가능한 판독-전용 메모리 어레이를 제조하는 공정은 실리콘기판에 후퇴된 전계 산화물 영역을 형성하는 단계를 포함한다. 연장되고 평행한 워드라인 스택이 그후 기판의 표면위로 형성된다.
소스 및 드레인 영역은 이 수직 스택들 사이의 개구에서 이온 주입에 의하여 형성된다. 이러한 개구는 웨이퍼가 평탄해질 때가지 금속층으로 채워진다.
이 금속층은 그후 패턴되어 드레인 콘택트 패트와 Vss 상호접속 스트립을 형성한다. Vss상호접속 스트립은 인접한 메모리 셀을 절연시키는 전계 산화물영역을 가로질러 인접한 소스영역들을 접촉시킨다.

Description

셀 사이즈가 감소된 플래시 이-피롬 제조공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 제조된 어레이의 부분 평면도,
제3도는 잇따라 형성된 층의 스택이 표면상에 증착된 후의 기판의 절단면도, 여기서 상기 층은 폴리 실리콘의 제1층, 공중합 절연체, 제2폴리실리콘층, 텅스텐 실리사이드층, 및 이산화 실리콘 또는 선택적으로 질화실리콘 층을 포함하고 있다. 제조공정은 본 발명의 현재 바람직한 실시예에 따른다,
제4도는 소스 및 드레인 영역을 형성하는 이온주입 단계 및 쌓여진 층의 선택적 에칭을 수반하는 제3도의 기판을 도시,
제5도는 소스영역내로의 추가적인 이온주입 단계를 수반하는 제4도의 기판을 도시,
제6도는 측벽산화물 영역의 형성 및 티타늄 실리사이드 소스/드레인 콘택트를 수반하는 제5도으 기판을 도시,
제7도는 질화 티타늄 패드 및 스트랩의 형성을 수반하는 제6도의 기판을 도시, 제1금속층도 또한 도시된다,
제8도는 전계 산화물 영역의 상대적 위치를 도시하는 제7도의 지판의 투시도,
제9도는 라인 A-A'에 따라 취해진 제2도의 기판의 절단면도,
제10도는 라인 C-C'에 따라 취해진 제2도의 기판의 절단면도,
제11도는 라인 D-D'에 따라 취해진 제2도의 기판의 절단면도.

Claims (17)

  1. 실리콘 기판에서 메모리 셀의 어레이로 구성되는 전기적으로 프로그램 가능한 판독전용 메모리 장치를 제조하는 방법에 있어서, 상기 방법은; a)상기 기판위에 게이트 산화물을 형성하는 단계; b)상기 게이트 산화물위에 각각의 셀을 위한 부동 게이트 부재를 형성하는 단계; c)상기 부동게이트 부재위에 다수의 연장되고 평행하고, 간격이 떨어진 수직스택을 형성하는 단계; d)서로 간격이 떨어진 상기 스택에서 상기 기판내로 제1도우펀트를 주입하여 상기 기판내로 소스와 드레인 영역을 형성하는 단계; e)상기 스택에 측벽 절연층을 형성하는 단계; f)상기 간격을 금속층으로 채우는 단계; g)상기 금속층을 패턴하여 상기 소스와 드레인 영역에 자가-정렬된 콘택트를 형성하는 단계로 구성되며, 각각의 상기 스택은 상기 어레이내에서 상기 메모리 셀의 행의 제어 게이트로 기능하는 폴리실리콘 워드라인을 포함하고, 상기 폴리실리콘 워드라인은 절연층에 의해 상기부동게이트 부재로부터 절연되고, 상기 패턴 단계는 또한 인접한 공통 소스영역 사이에서 전기적 상호접속을 형성하고, 상기 상호접속은 인접한 메모리셀 사이에 연장되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 방법은 또한 : 저(低) 저항 실리사이드층을 상기 폴리실리콘 워드라인 위에 형성하는 단계 및 상기 실리사이드층 위에 절연층을 증착하는 단계로 구성되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 방법은 또한 : 트랜치를 상기 기판내로 에칭하고, 상기 트렌치에 전계 산화물 영역을 성장시키는 초기 단계로 구성되며, 상기 전계 산화물영역은 상기 기판표면 아래로 후되되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 방법은 상기 주입단계 후 : 상기 소스영역에 제2도우펀트를 추가적으로 주입하여 상기 드레인 영역과 비교하여 좀 더 깊고, 완만한 경사의 접합을 형성하는 단계를 또한 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 제1도우펀트는 비소로 구성되고, 상기 제2도우펀트는 인으로 구성되는 것을 특징으로 하는 방법.
  6. 제3항에 있어서, 상기 금속층은 본질적으로 티타늄, 질화티타늄 및 텅스텐으로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 상호접속은 상기 수직 스택에 대하여 수직으로 배치된 연장되고, 평행하고, 간격이 떨어진 스트립으로 형성되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 간격들은 일치하여 채워져서 상기 금속층의 상단이 상기 수직 스택의 상단과 동등하게 평탄한 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 저저항 실리사이드층은 텅스텐 실리사이드로 구성되는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 상호접속은 상기 전계 산화물영역을 가로질러 연장하는 것을 특징으로 하는 방법.
  11. 실리콘 기판내의 전기적으로 프로그램 가능한 판독-전용 메모리 장치를 제조하는 방법에 있어서, 상기 방법은; 상기 기판의 포면내로 트렌치를 에칭하는 단계; 상기 기판을 선택적으로 산화시켜 상기 기판표면 아래에 배치되는 절연영역을 상기 트렌치내에 형성하는 단계; 상기 기판위에 게이트 산화물을 형성하는 간계; 상기 게이트산화물을 제1폴리실리콘층, 공중합절연, 제2폴리실리콘층으로 연속적으로 덮는 단계; 제1금속층을 상기 제2폴리실리콘층위에 증착시키는 단계; 상기 제1금속층위에 절연층을 증착시키는 단계; 매스킹층을 패턴하여 연장되고, 평행하고, 간격이 떨어진 개구를 형성하는 단계; 상기 개구를 통하여 상기 기판 아래로 수직으로 에칭하고, 그것에 의하여 연장되고, 평행하고, 간격이 떨어진 워드라인 스택을 형성하는 단계; 도우펀트를 상기 개구를 통하여 상기 기판내로 도입하여 소스 및 드레인 영역을 형성하는 단계; 상기 워드라인 스택을 따라 측벽 절연영역을 형성하는 단계; 상기 기판위로 상기 개구를 채우는 제2금속층을 증착시키는 단계; 상기 제2금속층을 패턴하여 상기 소스 및 드레인 영역의 자가 정렬된 콘택트를 형성하는 단계로 구성되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 패턴단계는 또한 인접한 공통 소스영역 사이에 전기적 상호접속을 형성하고, 상기 상호접속은 상기 절연영역을 가로질로 연장하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 상호접속은 상기 워드라인 스택에 대하여 수직으로 배치된 연장되고, 평행하고, 간격이 떨어진 스트립으로 형성되는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 제1폴리실리콘층으로 상기 게이트산화물을 덮은 후, 상기 제1폴리실리콘층은 에칭되어 상기 디바이스의 다수의 부동게이트 부재를 형성하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 개구는 일치하여 채워져서 상기 제2금속층의 상단이 상기 워드라인 스택의 상단과 동등하게 평탄한 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 제2금속층을 증착시키는 단계는 : 티타늄을 상기 개구내로 스퍼터링하는 단계; 상기 기판을 가열냉각하여 상기 소스 및 드레인 영역에 티타늄 실리사이드를 형성하는 단계; 및 상기 개구를 상기 제2금속층으로 채우는 단계로 구성되는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 제2금속층은 본질적으로 티타늄, 질화티타늄 및 텅스텐으로 구성되는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920021206A 1991-12-12 1992-11-12 셀 사이즈가 감소된 플래시 이-피롬 제조공정 KR100279895B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US809,282 1991-12-12
US07/809,282 US5210047A (en) 1991-12-12 1991-12-12 Process for fabricating a flash EPROM having reduced cell size

Publications (2)

Publication Number Publication Date
KR930014989A true KR930014989A (ko) 1993-07-23
KR100279895B1 KR100279895B1 (ko) 2001-02-01

Family

ID=25200955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920021206A KR100279895B1 (ko) 1991-12-12 1992-11-12 셀 사이즈가 감소된 플래시 이-피롬 제조공정

Country Status (3)

Country Link
US (1) US5210047A (ko)
JP (1) JPH05259475A (ko)
KR (1) KR100279895B1 (ko)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure
JPH04217373A (ja) * 1990-12-18 1992-08-07 Sharp Corp 不揮発性記憶装置およびその製造方法
JP2861582B2 (ja) * 1992-01-16 1999-02-24 日本電気株式会社 不揮発性半導体記憶装置の製造方法
KR100277267B1 (ko) * 1992-11-25 2001-02-01 사와무라 시코 반도체 불휘발성 메모리 및 그 제조방법
FR2711275B1 (fr) * 1993-10-15 1996-10-31 Intel Corp Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits.
US5397725A (en) * 1993-10-28 1995-03-14 National Semiconductor Corporation Method of controlling oxide thinning in an EPROM or flash memory array
US5952246A (en) * 1993-11-03 1999-09-14 Advanced Micro Devices, Inc. Nitride selective, anisotropic Cl2 /He etch process
US5589412A (en) * 1993-12-16 1996-12-31 National Semiconductor Corporation Method of making increased-density flash EPROM that utilizes a series of planarized, self-aligned, intermediate strips of conductive material to contact the drain regions
US5416349A (en) * 1993-12-16 1995-05-16 National Semiconductor Corporation Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts
US5409854A (en) * 1994-03-15 1995-04-25 National Semiconductor Corporation Method for forming a virtual-ground flash EPROM array with floating gates that are self aligned to the field oxide regions of the array
US5604141A (en) * 1994-03-15 1997-02-18 National Semiconductor Corporation Method for forming virtual-ground flash EPROM array with reduced cell pitch in the X direction
US5635415A (en) * 1994-11-30 1997-06-03 United Microelectronics Corporation Method of manufacturing buried bit line flash EEPROM memory cell
US5596531A (en) * 1995-05-25 1997-01-21 Advanced Micro Devices, Inc. Method for decreasing the discharge time of a flash EPROM cell
US5830794A (en) * 1996-03-11 1998-11-03 Ricoh Company, Ltd. Method of fabricating semiconductor memory
TW428319B (en) * 1996-05-31 2001-04-01 United Microelectronics Corp High-density contactless flash memory on silicon above an insulator and its manufacturing method
KR19980014258A (ko) * 1996-08-09 1998-05-25 김주용 메모리 셀 어레이
US5840607A (en) * 1996-10-11 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application
US6849557B1 (en) * 1997-04-30 2005-02-01 Micron Technology, Inc. Undoped silicon dioxide as etch stop for selective etch of doped silicon dioxide
JPH1154731A (ja) 1997-07-31 1999-02-26 Nec Corp 半導体装置
US5972804A (en) * 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
US5969382A (en) 1997-11-03 1999-10-19 Delco Electronics Corporation EPROM in high density CMOS having added substrate diffusion
US6150214A (en) * 1997-11-21 2000-11-21 Texas Instruments Incorporated Titanium nitride metal interconnection system and method of forming the same
US6027998A (en) * 1997-12-17 2000-02-22 Advanced Micro Devices, Inc. Method for fully planarized conductive line for a stack gate
US6071779A (en) * 1998-01-13 2000-06-06 Texas Instruments Incorporated Source line fabrication process for flash memory
US6040241A (en) * 1998-02-11 2000-03-21 United Microelectronics Corp. Method of avoiding sidewall residue in forming connections
US6093606A (en) * 1998-03-05 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical stacked gate flash memory device
US5907781A (en) * 1998-03-27 1999-05-25 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
JP3097657B2 (ja) * 1998-05-13 2000-10-10 日本電気株式会社 半導体記憶装置とその製造方法
JP3059150B1 (ja) * 1999-02-02 2000-07-04 沖電気工業株式会社 ゲ―ト電極構造及びその製造方法
US6444530B1 (en) 1999-05-25 2002-09-03 Advanced Micro Devices, Inc. Process for fabricating an integrated circuit with a self-aligned contact
US6419554B2 (en) * 1999-06-24 2002-07-16 Micron Technology, Inc. Fixed abrasive chemical-mechanical planarization of titanium nitride
KR20010004263A (ko) 1999-06-28 2001-01-15 김영환 스택게이트 플래쉬 이이피롬 셀의 게이트 형성 방법
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
KR20010015269A (ko) * 1999-07-12 2001-02-26 윌리엄 비. 켐플러 Ｓａｓ 공정을 포함하지 않는 플래시 메모리의 레이아웃및 방법
US6265292B1 (en) * 1999-07-12 2001-07-24 Intel Corporation Method of fabrication of a novel flash integrated circuit
US6429093B1 (en) * 1999-07-28 2002-08-06 Texas Instruments Incorporated Sidewall process for forming a low resistance source line
US6448608B1 (en) * 1999-09-27 2002-09-10 Advanced Micro Devices, Inc. Capping layer
US6180454B1 (en) * 1999-10-29 2001-01-30 Advanced Micro Devices, Inc. Method for forming flash memory devices
US6441418B1 (en) 1999-11-01 2002-08-27 Advanced Micro Devices, Inc. Spacer narrowed, dual width contact for charge gain reduction
US6551923B1 (en) 1999-11-01 2003-04-22 Advanced Micro Devices, Inc. Dual width contact for charge gain reduction
US6596584B1 (en) * 1999-12-15 2003-07-22 Texas Instruments Incorporated Method for fabricating a self-aligned source line flash memory device
JP4683685B2 (ja) * 2000-01-17 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法
JP2001210730A (ja) * 2000-01-25 2001-08-03 Oki Electric Ind Co Ltd 不揮発性半導体記憶装置の製造方法
US6380063B1 (en) 2000-03-01 2002-04-30 International Business Machines Corporation Raised wall isolation device with spacer isolated contacts and the method of so forming
US6455441B1 (en) * 2000-08-31 2002-09-24 Micron Technology, Inc. Sputtered insulating layer for wordline stacks
US6512263B1 (en) 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
DE10058948A1 (de) * 2000-11-28 2002-06-06 Infineon Technologies Ag Halbleiterschaltungsanordnung sowie dazugehöriges Herstellungsverfahren
DE10062245A1 (de) * 2000-12-14 2002-07-04 Infineon Technologies Ag Nichtflüchtige Halbleiterspeicherzelle sowie dazugehörige Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US20020096707A1 (en) * 2001-01-24 2002-07-25 Rudeck Paul J. Modified source/drain re-oxidation method and system
JP2002313961A (ja) * 2001-04-11 2002-10-25 Sanyo Electric Co Ltd 半導体装置の製造方法
US20020130357A1 (en) * 2001-03-14 2002-09-19 Hurley Kelly T. Self-aligned floating gate flash cell system and method
KR100414562B1 (ko) * 2001-06-29 2004-01-07 주식회사 하이닉스반도체 비휘발성 메모리 셀의 제조 방법
US6790721B2 (en) 2001-07-13 2004-09-14 Micron Technology, Inc. Metal local interconnect self-aligned source flash cell
US20030011018A1 (en) * 2001-07-13 2003-01-16 Hurley Kelly T. Flash floating gate using epitaxial overgrowth
US6706594B2 (en) 2001-07-13 2004-03-16 Micron Technology, Inc. Optimized flash memory cell
US6989108B2 (en) * 2001-08-30 2006-01-24 Micron Technology, Inc. Etchant gas composition
KR100432889B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
US7064034B2 (en) * 2002-07-02 2006-06-20 Sandisk Corporation Technique for fabricating logic elements using multiple gate layers
KR100976451B1 (ko) * 2002-07-02 2010-08-18 샌디스크 코포레이션 다수의 게이트 층을 이용한 논리 소자 제작 기술
TW564552B (en) * 2002-10-21 2003-12-01 Nanya Technology Corp A trench type stacked gate flash memory and the method to fabricate the same
TW575945B (en) * 2002-12-17 2004-02-11 Nanya Technology Corp Method for fabricating a vertical NROM cell
TWI259552B (en) * 2003-06-30 2006-08-01 Macronix Int Co Ltd Self-aligned process for flash memory
JP2005044844A (ja) * 2003-07-23 2005-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20070099386A1 (en) * 2005-10-31 2007-05-03 International Business Machines Corporation Integration scheme for high gain fet in standard cmos process
US7183162B1 (en) * 2005-11-21 2007-02-27 Intel Corporation Method of forming non-volatile memory cell using sacrificial pillar spacers and non-volatile memory cell formed according to the method
US7651915B2 (en) * 2006-10-12 2010-01-26 Infineon Technologies Ag Strained semiconductor device and method of making same
KR101024764B1 (ko) * 2007-12-03 2011-03-24 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US9275986B2 (en) * 2013-11-14 2016-03-01 Infineon Technologies Ag Transistor and tunable inductance
US11785869B2 (en) 2021-06-11 2023-10-10 Winbond Electronics Corp. Memory device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
US5110753A (en) * 1988-11-10 1992-05-05 Texas Instruments Incorporated Cross-point contact-free floating-gate memory array with silicided buried bitlines
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100279895B1 (ko) 2001-02-01
JPH05259475A (ja) 1993-10-08
US5210047A (en) 1993-05-11

Similar Documents

Publication Publication Date Title
KR930014989A (ko) 셀 사이즈가 감소된 플래시 이-피롬 제조공정
US7091087B2 (en) Optimized flash memory cell
JP3072565B2 (ja) 無接点フローティングゲートメモリアレイを製造する方法
US5306935A (en) Method of forming a nonvolatile stacked memory
US4763177A (en) Read only memory with improved channel length isolation and method of forming
KR100500448B1 (ko) 선택적 디스포저블 스페이서 기술을 사용하는 반도체집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로
JP2509610B2 (ja) 非揮発性メモリ
US6720579B2 (en) Semiconductor device and method of manufacturing the same
US4750024A (en) Offset floating gate EPROM memory cell
US7262456B2 (en) Bit line structure and production method thereof
US5017515A (en) Process for minimizing lateral distance between elements in an integrated circuit by using sidewall spacers
KR910005296A (ko) 불휘발성 반도체 기억장치 및 그 제조방법
US6312982B1 (en) Method of fabricating a trench capacitor
US6211012B1 (en) Method of fabricating an ETOX flash memory
US5723350A (en) Process for fabricating a contactless electrical erasable EPROM memory device
KR20050085511A (ko) 메모리 어레이 구조 및 반도체 메모리 제조 방법
US8193059B2 (en) Bit line structure and method for the production thereof
JPH10107230A (ja) 半導体装置およびその製造方法
US20080146014A1 (en) Self aligned contact
KR100365567B1 (ko) 판독전용메모리셀어레이및그의제조방법
US20040079984A1 (en) Polysilicon self-aligned contact and a polysilicon common source line and method of forming the same
US6969645B2 (en) Method of manufacturing a semiconductor device comprising a non-volatile memory with memory cells
US5357133A (en) Semiconductor memory device having improved write characteristic
US7276761B2 (en) Semiconductor memory device having insulating film of varying thickness over bit lines
JP2833030B2 (ja) 不揮発性半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091028

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee