JPH04217373A - 不揮発性記憶装置およびその製造方法 - Google Patents
不揮発性記憶装置およびその製造方法Info
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- JPH04217373A JPH04217373A JP2417966A JP41796690A JPH04217373A JP H04217373 A JPH04217373 A JP H04217373A JP 2417966 A JP2417966 A JP 2417966A JP 41796690 A JP41796690 A JP 41796690A JP H04217373 A JPH04217373 A JP H04217373A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板上にトン
ネル酸化膜を介してフローティングゲートを備えたＦＬ
ＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｏｘｉｄ
ｅ）型電界効果トランジスタを有する不揮発性記憶装置
およびその製造方法に関し、更に詳しくはトンネル酸化
膜を通して電荷をフローティングゲートに注入してデー
タのプログラムを行うためのトンネル窓部の改良に関す
るものである。
ネル酸化膜を介してフローティングゲートを備えたＦＬ
ＯＴＯＸ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｏｘｉｄ
ｅ）型電界効果トランジスタを有する不揮発性記憶装置
およびその製造方法に関し、更に詳しくはトンネル酸化
膜を通して電荷をフローティングゲートに注入してデー
タのプログラムを行うためのトンネル窓部の改良に関す
るものである。
【０００２】
【従来の技術】従来の不揮発性記憶装置の一つとして、
トンネル酸化膜を通して電荷をフローティングゲートに
注入して蓄積し、ＦＬＯＴＯＸ型ＦＥＴ（電界効果トラ
ンジスタ）のしきい値を変化させて情報を記憶させるも
のがあり、その例を図１６に示す。
トンネル酸化膜を通して電荷をフローティングゲートに
注入して蓄積し、ＦＬＯＴＯＸ型ＦＥＴ（電界効果トラ
ンジスタ）のしきい値を変化させて情報を記憶させるも
のがあり、その例を図１６に示す。
【０００３】図１６において、不揮発性記憶装置は、Ａ
ｓイオンを含むソース・ドレインのＮ＋拡散層３０を有
するＰ型Ｓｉ基板２１上にトンネル酸化膜２４ａを備え
たＦＬＯＴＯＸ型ＦＥＴ４０と、これを選択するための
選択用ＦＥＴ４１とを有して構成されている。更に、Ｆ
ＥＴ４０は、Ｓｉ基板２１上にトンネル酸化膜２４ａを
介して配設されたフローティングゲート２８と、そのゲ
ート２８上に熱酸化膜３１を介して配設されたコントロ
ールゲート３２とからなり、一方、選択用ＦＥＴ４１は
、Ｓｉ基板２１上にゲート酸化膜２２ｃを介して配設さ
れたゲート２７とこれを被覆する熱酸化膜３１とからな
る。
ｓイオンを含むソース・ドレインのＮ＋拡散層３０を有
するＰ型Ｓｉ基板２１上にトンネル酸化膜２４ａを備え
たＦＬＯＴＯＸ型ＦＥＴ４０と、これを選択するための
選択用ＦＥＴ４１とを有して構成されている。更に、Ｆ
ＥＴ４０は、Ｓｉ基板２１上にトンネル酸化膜２４ａを
介して配設されたフローティングゲート２８と、そのゲ
ート２８上に熱酸化膜３１を介して配設されたコントロ
ールゲート３２とからなり、一方、選択用ＦＥＴ４１は
、Ｓｉ基板２１上にゲート酸化膜２２ｃを介して配設さ
れたゲート２７とこれを被覆する熱酸化膜３１とからな
る。
【０００４】また、書込・消去用の窓５０はトンネル酸
化膜２４ａにおけるＦＥＴ４１の側のフローティングゲ
ート端に形成されている。
化膜２４ａにおけるＦＥＴ４１の側のフローティングゲ
ート端に形成されている。
【０００５】以下製造方法について説明する。まず、Ｐ
型Ｓｉ基板２１上の全面に選択用ＦＥＴ４１のゲート酸
化膜２２ｃ［図１６参照］に意図されるＳｉＯ２酸化膜
２２を熱酸化法にて３００Å厚に形成する［図１０参照
］。
型Ｓｉ基板２１上の全面に選択用ＦＥＴ４１のゲート酸
化膜２２ｃ［図１６参照］に意図されるＳｉＯ２酸化膜
２２を熱酸化法にて３００Å厚に形成する［図１０参照
］。
【０００６】次に、フォトエッチング技術を用いて、レ
ジストパターン２０をマスクにして以後に形成されるフ
ローティングゲートのチャネル領域２３のＳｉＯ２膜２
２を除去する［図１１参照］。
ジストパターン２０をマスクにして以後に形成されるフ
ローティングゲートのチャネル領域２３のＳｉＯ２膜２
２を除去する［図１１参照］。
【０００７】この際、選択用ＦＥＴ４１の形成領域Ｓに
ＳｉＯ２膜２２ｂが残存する。またＳｉＯ２膜２２ａも
残存する。その後レジストパターン２０を除去する。
ＳｉＯ２膜２２ｂが残存する。またＳｉＯ２膜２２ａも
残存する。その後レジストパターン２０を除去する。
【０００８】続いて、チャネル領域２３に８０Å厚の薄
いトンネル酸化膜（ＳｉＯ２膜）２４を熱酸化法で形成
する［図１２参照］。そしてＳｉＯ２膜２２ａ，２２ｂ
および２４上に２０００Å厚のポリシリコン層２５を積
層し、その上面にフローティングゲート形成用および選
択用ゲート電極形成用のレジストパターン２６および２
６を形成する［図１３参照］。
いトンネル酸化膜（ＳｉＯ２膜）２４を熱酸化法で形成
する［図１２参照］。そしてＳｉＯ２膜２２ａ，２２ｂ
および２４上に２０００Å厚のポリシリコン層２５を積
層し、その上面にフローティングゲート形成用および選
択用ゲート電極形成用のレジストパターン２６および２
６を形成する［図１３参照］。
【０００９】次に、フォトエッチング技術を用いて、レ
ジストパターン２６，２６をマスクにしてポリシリコン
層２５を除去し、フローティングゲート２８および選択
用ゲート２７を形成する。続いて、Ａｓイオン２９を注
入し、９００℃、３０分の高温アニールを施してＮ＋拡
散層３０，３０を形成する［図１４参照］。この際、ト
ンネル窓部５０がフローティングゲート２８端の直下で
、選択用ゲート電極２７の側のトンネル酸化膜２４にセ
ルフアライン的に形成される。
ジストパターン２６，２６をマスクにしてポリシリコン
層２５を除去し、フローティングゲート２８および選択
用ゲート２７を形成する。続いて、Ａｓイオン２９を注
入し、９００℃、３０分の高温アニールを施してＮ＋拡
散層３０，３０を形成する［図１４参照］。この際、ト
ンネル窓部５０がフローティングゲート２８端の直下で
、選択用ゲート電極２７の側のトンネル酸化膜２４にセ
ルフアライン的に形成される。
【００１０】続いて、ＳｉＯ２膜２４，２２ａ，２２ｂ
を、選択用ゲート電極２７、フローティングゲート２８
をマスクにして除去する［図１５参照］。各ゲート２７
，２８直下に残存したＳｉＯ２膜２２ｃおよび２４ａを
それぞれ選択用ゲート電極２７のゲート酸化膜２２ｃお
よびフローティングゲート２８のトンネル酸化膜２４ａ
とする。上述した様にこのトンネル酸化膜は選択用ゲー
ト電極の側の端部直下に書込・消去用の窓５０を有する
。
を、選択用ゲート電極２７、フローティングゲート２８
をマスクにして除去する［図１５参照］。各ゲート２７
，２８直下に残存したＳｉＯ２膜２２ｃおよび２４ａを
それぞれ選択用ゲート電極２７のゲート酸化膜２２ｃお
よびフローティングゲート２８のトンネル酸化膜２４ａ
とする。上述した様にこのトンネル酸化膜は選択用ゲー
ト電極の側の端部直下に書込・消去用の窓５０を有する
。
【００１１】最後に、両ゲート２７および２８を含むＳ
ｉ基板２１上の全面を熱酸化して新たにコントロールゲ
ート用のゲート酸化膜となるＳｉＯ２膜３１を形成する
。すなわち、この熱酸化ＳｉＯ２膜３１は、Ｎ＋拡散層
３０，３０上はもとより選択用ゲート電極２７およびフ
ローティングゲート２８の全面を覆って形成される。 その後、全面にポリシリコン層を２０００Å厚に積層し
た後コントロールゲート３２をパターン形成し、メモリ
を作成する［図１６参照］。
ｉ基板２１上の全面を熱酸化して新たにコントロールゲ
ート用のゲート酸化膜となるＳｉＯ２膜３１を形成する
。すなわち、この熱酸化ＳｉＯ２膜３１は、Ｎ＋拡散層
３０，３０上はもとより選択用ゲート電極２７およびフ
ローティングゲート２８の全面を覆って形成される。 その後、全面にポリシリコン層を２０００Å厚に積層し
た後コントロールゲート３２をパターン形成し、メモリ
を作成する［図１６参照］。
【００１２】
【発明が解決しようとする課題】しかし、コントロール
ゲート３２のゲート酸化膜３１は熱酸化法で形成される
訳であるが、従来法では図１５で描画されるように、膜
厚の異なるＳｉＯ２膜２２ｃと、トンネル窓部５０を有
するＳｉＯ２膜２４ａを含んだ状態で全面を熱酸化して
いるから、フローティングゲート２８の両端部、ことに
選択用ゲート電極２７の側の端部２８ａが上方に持ち上
がる。そのため、書込み・消去用窓としてのトンネル酸
化膜２４ａの膜厚が熱酸化前よりも厚くなる。特に、ト
ンネル窓部５０ではその傾向が著しく、書込み・消去特
性が劣化するおそれがある。
ゲート３２のゲート酸化膜３１は熱酸化法で形成される
訳であるが、従来法では図１５で描画されるように、膜
厚の異なるＳｉＯ２膜２２ｃと、トンネル窓部５０を有
するＳｉＯ２膜２４ａを含んだ状態で全面を熱酸化して
いるから、フローティングゲート２８の両端部、ことに
選択用ゲート電極２７の側の端部２８ａが上方に持ち上
がる。そのため、書込み・消去用窓としてのトンネル酸
化膜２４ａの膜厚が熱酸化前よりも厚くなる。特に、ト
ンネル窓部５０ではその傾向が著しく、書込み・消去特
性が劣化するおそれがある。
【００１３】
【課題を解決するための手段及びその作用】この発明は
、トンネル酸化膜を備えた浮遊ゲート酸化膜型電界効果
トランジスタを有する不揮発性記憶装置の製造方法にお
いて、半導体基板上にトンネル絶縁膜を介してフローテ
ィングゲートを形成し、そのフローティングゲートをマ
スクとしてイオン注入を行うことにより不純物拡散層を
形成する工程、その上に熱酸化阻止用ＳｉＮ膜を全面に
形成してエッチバックすることにより、フローティング
ゲートの側壁にＳｉＮ膜を形成する工程、コントロール
ゲート用の絶縁膜を熱酸化により形成した後、コントロ
ールゲートを形成する工程、からなる不揮発性記憶装置
の製造方法を提供するものである。
、トンネル酸化膜を備えた浮遊ゲート酸化膜型電界効果
トランジスタを有する不揮発性記憶装置の製造方法にお
いて、半導体基板上にトンネル絶縁膜を介してフローテ
ィングゲートを形成し、そのフローティングゲートをマ
スクとしてイオン注入を行うことにより不純物拡散層を
形成する工程、その上に熱酸化阻止用ＳｉＮ膜を全面に
形成してエッチバックすることにより、フローティング
ゲートの側壁にＳｉＮ膜を形成する工程、コントロール
ゲート用の絶縁膜を熱酸化により形成した後、コントロ
ールゲートを形成する工程、からなる不揮発性記憶装置
の製造方法を提供するものである。
【００１４】すなわち、この発明は、コントロールゲー
ト用のゲート酸化膜を熱酸化して形成する前に予め少な
くともフローティングゲートにトンネル酸化膜を酸化す
る酸化阻止膜としてのＳｉＮ膜のサイドウォールを形成
するようにし、それによってフローティングゲート直下
のトンネル酸化膜の両端部が上記熱酸化によって持ち上
がって膜厚が厚くなるのを防止でき、トンネル酸化膜の
端部に形成されるトンネル窓部の膜厚変動も防止できて
書込み・消去特性が劣化するのを回避できる。
ト用のゲート酸化膜を熱酸化して形成する前に予め少な
くともフローティングゲートにトンネル酸化膜を酸化す
る酸化阻止膜としてのＳｉＮ膜のサイドウォールを形成
するようにし、それによってフローティングゲート直下
のトンネル酸化膜の両端部が上記熱酸化によって持ち上
がって膜厚が厚くなるのを防止でき、トンネル酸化膜の
端部に形成されるトンネル窓部の膜厚変動も防止できて
書込み・消去特性が劣化するのを回避できる。
【００１５】また、この発明は別の観点から、半導体基
板上のトンネル酸化膜を介してフローティングゲートを
備えた浮遊ゲート酸化膜型電界効果トランジスタを有す
る不揮発性記憶装置において、フローティングゲートの
側壁に熱酸化によりトンネル絶縁膜の熱酸化を防止する
ＳｉＮ膜を有する不揮発性記憶装置が提供される。
板上のトンネル酸化膜を介してフローティングゲートを
備えた浮遊ゲート酸化膜型電界効果トランジスタを有す
る不揮発性記憶装置において、フローティングゲートの
側壁に熱酸化によりトンネル絶縁膜の熱酸化を防止する
ＳｉＮ膜を有する不揮発性記憶装置が提供される。
【００１６】
【実施例】以下図に示す実施例にもとづいてこの発明を
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
詳述する。なお、これによってこの発明は限定を受ける
ものではない。
【００１７】不揮発性記憶装置の一つとしてトンネル酸
化膜を通して電荷をフローティングゲートに注入して蓄
積し、ＦＥＴのしきい値を変化させて情報を記憶させた
本発明の一実施例を図９に示す。
化膜を通して電荷をフローティングゲートに注入して蓄
積し、ＦＥＴのしきい値を変化させて情報を記憶させた
本発明の一実施例を図９に示す。
【００１８】図９において、不揮発性記憶装置は、Ａｓ
イオンを含むソース・ドレインのＮ＋拡散層１０を有す
るＰ型Ｓｉ基板１上にトンネル酸化膜４ａを備えたＦＬ
ＯＴＯＸ型ＦＥＴ１６と、これを選択するための選択用
ＦＥＴ１９とを有して構成されている。更に、ＦＥＴ１
６は、Ｓｉ基板１上にトンネル酸化膜４ａを介して配設
されたフローティングゲート８と、そのゲート８上にＯ
Ｎ膜１８ａ、ＳｉＯ２の酸化膜１７ａ及びＳｉＯ２の熱
酸化膜９を介して配設されたコントロールゲート１０と
からなり、一方、選択用ＦＥＴ１９は、Ｓｉ基板１上に
ゲート酸化膜２ｃを介して配設されたゲート７と、これ
を被覆するＳｉＯ２の熱酸化膜９およびＳｉＯ２の酸化
膜１７ｂ並びにＯＮ膜１８ｂとからなる。
イオンを含むソース・ドレインのＮ＋拡散層１０を有す
るＰ型Ｓｉ基板１上にトンネル酸化膜４ａを備えたＦＬ
ＯＴＯＸ型ＦＥＴ１６と、これを選択するための選択用
ＦＥＴ１９とを有して構成されている。更に、ＦＥＴ１
６は、Ｓｉ基板１上にトンネル酸化膜４ａを介して配設
されたフローティングゲート８と、そのゲート８上にＯ
Ｎ膜１８ａ、ＳｉＯ２の酸化膜１７ａ及びＳｉＯ２の熱
酸化膜９を介して配設されたコントロールゲート１０と
からなり、一方、選択用ＦＥＴ１９は、Ｓｉ基板１上に
ゲート酸化膜２ｃを介して配設されたゲート７と、これ
を被覆するＳｉＯ２の熱酸化膜９およびＳｉＯ２の酸化
膜１７ｂ並びにＯＮ膜１８ｂとからなる。
【００１９】また、書込・消去用の窓１００はトンネル
酸化膜４ａにおけるＦＥＴ１９の側のフローティングゲ
ート端に形成されている。
酸化膜４ａにおけるＦＥＴ１９の側のフローティングゲ
ート端に形成されている。
【００２０】この窓は後述するようにフローティングゲ
ート８のＳｉＮのサイドウォール１０１ａによってコン
トロールゲート用のゲート酸化膜９を熱酸化法で形成す
るときに膜厚が厚くならないように制御され得る。
ート８のＳｉＮのサイドウォール１０１ａによってコン
トロールゲート用のゲート酸化膜９を熱酸化法で形成す
るときに膜厚が厚くならないように制御され得る。
【００２１】以下製造方法について説明する。まず、Ｐ
型Ｓｉ基板１上の全面に選択用ＦＥＴ１９のゲート酸化
膜２ｃ［図８参照］に意図されるＳｉＯ２の酸化膜２を
熱酸化法にて３００Å厚に形成する［図１参照］。
型Ｓｉ基板１上の全面に選択用ＦＥＴ１９のゲート酸化
膜２ｃ［図８参照］に意図されるＳｉＯ２の酸化膜２を
熱酸化法にて３００Å厚に形成する［図１参照］。
【００２２】次に、フォトエッチング技術を用いて、レ
ジストパターン１０をマスクにして以後に形成されるフ
ローティングゲートのチャネル領域３のＳｉＯ２膜２を
除去する［図２参照］。
ジストパターン１０をマスクにして以後に形成されるフ
ローティングゲートのチャネル領域３のＳｉＯ２膜２を
除去する［図２参照］。
【００２３】この際、選択用ＦＥＴ１９の形成領域Ｓに
ＳｉＯ２膜２ｂが残存する。また、ＳｉＯ２膜２ａも残
存する。その後レジストパターン１０を除去する。
ＳｉＯ２膜２ｂが残存する。また、ＳｉＯ２膜２ａも残
存する。その後レジストパターン１０を除去する。
【００２４】続いて、チャネル領域３に１４０Å厚の薄
いトンネル酸化膜（ＳｉＯ２膜）４を熱酸化法で形成す
る［図３参照］。
いトンネル酸化膜（ＳｉＯ２膜）４を熱酸化法で形成す
る［図３参照］。
【００２５】そしてＳｉＯ２膜２ａ，２ｂおよび４上に
２０００Å厚のポリシリコン層５を積層し、その全面に
、１００Å厚の薄いＳｉＯ２膜及び１００Å厚のＳｉＮ
膜を順次積層してなるＯＮ膜１８を絶縁膜として形成す
る。さらに、ＯＮ膜１８上の全面３０Å厚のＳｉＯ２の
酸化膜１７を積層する［図４参照］。続いて、ＳｉＯ２
膜１７の上面にフローティングゲート形成用および選択
用ゲート電極形成用のレジストパターン６および６を形
成する［図４参照］。
２０００Å厚のポリシリコン層５を積層し、その全面に
、１００Å厚の薄いＳｉＯ２膜及び１００Å厚のＳｉＮ
膜を順次積層してなるＯＮ膜１８を絶縁膜として形成す
る。さらに、ＯＮ膜１８上の全面３０Å厚のＳｉＯ２の
酸化膜１７を積層する［図４参照］。続いて、ＳｉＯ２
膜１７の上面にフローティングゲート形成用および選択
用ゲート電極形成用のレジストパターン６および６を形
成する［図４参照］。
【００２６】次に、フォトエッチング技術を用いて、レ
ジストパターン６，６をマスクにしてＳｉＯ２膜１７、
ＯＮ膜１８およびポリシリコン層５を順次除去し、フロ
ーティングゲート８および選択用ゲート７をそれぞれの
上面にＳｉＯ２膜１７ａ，１７ｂ、ＯＮ膜１８ａ，１８
ｂを残存させた状態で形成する。続いて、Ａｓイオン９
を注入し、９００℃、３０分の高温アニールを施してＮ
＋拡散層１０，１０を形成する［図５参照］。この際、
トンネル窓部１００がフローティングゲート８端の直下
で、選択用ゲート電極７の側のトンネル酸化膜４にセル
フアライン的に形成される。図５において、符号１００
はトンネル酸化膜４に形成されたトンネル窓部を示し、
領域Ｒはトンネル窓部の領域を示す。
ジストパターン６，６をマスクにしてＳｉＯ２膜１７、
ＯＮ膜１８およびポリシリコン層５を順次除去し、フロ
ーティングゲート８および選択用ゲート７をそれぞれの
上面にＳｉＯ２膜１７ａ，１７ｂ、ＯＮ膜１８ａ，１８
ｂを残存させた状態で形成する。続いて、Ａｓイオン９
を注入し、９００℃、３０分の高温アニールを施してＮ
＋拡散層１０，１０を形成する［図５参照］。この際、
トンネル窓部１００がフローティングゲート８端の直下
で、選択用ゲート電極７の側のトンネル酸化膜４にセル
フアライン的に形成される。図５において、符号１００
はトンネル酸化膜４に形成されたトンネル窓部を示し、
領域Ｒはトンネル窓部の領域を示す。
【００２７】続いて、フローティングゲート８及び選択
用ゲート７を含むＳｉ基板上の全面に１００Å厚のＳｉ
Ｎ膜１０１をＣＶＤ法により積層する［図６参照］。
用ゲート７を含むＳｉ基板上の全面に１００Å厚のＳｉ
Ｎ膜１０１をＣＶＤ法により積層する［図６参照］。
【００２８】次に、ＳｉＮ膜１０１のエッチバックを行
うことで両ゲート８および７にＳｉＮのサイドウォール
１０１ａおよび１０１ｂを形成する［図７参照］。この
際、ＳｉＮ膜１０１をエッチバックによってＳｉＯ２膜
４，２ａおよび２ｂの表面が露出するまで除去すること
が好ましい。また、ＳｉＮ膜１０１は、一例として公知
のリン酸ボイルによって除去される。
うことで両ゲート８および７にＳｉＮのサイドウォール
１０１ａおよび１０１ｂを形成する［図７参照］。この
際、ＳｉＮ膜１０１をエッチバックによってＳｉＯ２膜
４，２ａおよび２ｂの表面が露出するまで除去すること
が好ましい。また、ＳｉＮ膜１０１は、一例として公知
のリン酸ボイルによって除去される。
【００２９】続いて、ＳｉＯ２膜４，２ａ，２ｂを、選
択用ゲート電極７、フローティングゲート８をマスクに
して除去する［図８参照］。各ゲート７および８直下に
残存したＳｉＯ２膜２ｃおよび４ａをそれぞれ選択用ゲ
ート電極７のゲート酸化膜２ｃおよびフローティングゲ
ート８のトンネル酸化膜４ａとする。上述した様に、こ
のトンネル酸化膜は選択用ゲート電極の側の端部直下に
書込・消去用の窓１００を有する。
択用ゲート電極７、フローティングゲート８をマスクに
して除去する［図８参照］。各ゲート７および８直下に
残存したＳｉＯ２膜２ｃおよび４ａをそれぞれ選択用ゲ
ート電極７のゲート酸化膜２ｃおよびフローティングゲ
ート８のトンネル酸化膜４ａとする。上述した様に、こ
のトンネル酸化膜は選択用ゲート電極の側の端部直下に
書込・消去用の窓１００を有する。
【００３０】最後に、両ゲート７，８を含むＳｉ基板１
上の全面を熱酸化して新たにコントロールゲート用のゲ
ート酸化膜となるＳｉＯ２膜９を形成する［図９参照］
。すなわち、この熱酸化ＳｉＯ２膜９はＮ＋拡散層１０
，１０上を被うとともに、選択用ゲート電極７上の最上
層を構成する。その後、図９に示すように全面にポリシ
リコン層を２０００Å厚に積層した後コントロールゲー
ト１０をパターン形成し、メモリが作成される。
上の全面を熱酸化して新たにコントロールゲート用のゲ
ート酸化膜となるＳｉＯ２膜９を形成する［図９参照］
。すなわち、この熱酸化ＳｉＯ２膜９はＮ＋拡散層１０
，１０上を被うとともに、選択用ゲート電極７上の最上
層を構成する。その後、図９に示すように全面にポリシ
リコン層を２０００Å厚に積層した後コントロールゲー
ト１０をパターン形成し、メモリが作成される。
【００３１】
【発明の効果】以上のようにこの発明によれば、トンネ
ル酸化膜を備えたＦＬＯＴＯＸ型電界効果トランジスタ
を有する不揮発性記憶装置において、フローティングゲ
ートの側壁にＳｉＮの酸化阻止膜を形成した後、熱酸化
してコントロールゲートのゲート酸化膜を形成したもの
であり、フローティングゲートの側壁にＳｉＮの酸化阻
止膜を形成することにより、コントロールゲートのゲー
ト酸化膜形成時にフローティングゲートの持ち上がりを
防止したため、その直下のトンネル絶縁膜が厚くなるこ
とがなく、書き込み／消去特性の劣化を防止できる効果
がある
ル酸化膜を備えたＦＬＯＴＯＸ型電界効果トランジスタ
を有する不揮発性記憶装置において、フローティングゲ
ートの側壁にＳｉＮの酸化阻止膜を形成した後、熱酸化
してコントロールゲートのゲート酸化膜を形成したもの
であり、フローティングゲートの側壁にＳｉＮの酸化阻
止膜を形成することにより、コントロールゲートのゲー
ト酸化膜形成時にフローティングゲートの持ち上がりを
防止したため、その直下のトンネル絶縁膜が厚くなるこ
とがなく、書き込み／消去特性の劣化を防止できる効果
がある
【図１】図１はこの発明の一実施例における製造工程の
第１ステップを示す製造工程説明図である。
第１ステップを示す製造工程説明図である。
【図２】図２は上記実施例における第２ステップを示す
製造工程説明図である。
製造工程説明図である。
【図３】図３は上記実施例における第３ステップを示す
製造工程説明図である。
製造工程説明図である。
【図４】図４は上記実施例における第４ステップを示す
製造工程説明図である。
製造工程説明図である。
【図５】図５は上記実施例における第５ステップを示す
製造工程説明図である。
製造工程説明図である。
【図６】図６は上記実施例における第６ステップを示す
製造工程説明図である。
製造工程説明図である。
【図７】図７は上記実施例における第７ステップを示す
製造工程説明図である。
製造工程説明図である。
【図８】図８は上記実施例における第８ステップを示す
製造工程説明図である。
製造工程説明図である。
【図９】図９は上記実施例における第９ステップを示す
製造工程説明図である。
製造工程説明図である。
【図１０】図１０は従来法における製造工程の第１ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図１１】図１１は従来法における製造工程の第２ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図１２】図１２は従来法における製造工程の第３ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図１３】図１３は従来法における製造工程の第４ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図１４】図１４は従来法における製造工程の第５ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図１５】図１５は従来法における製造工程の第６ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
【図１６】図１６は従来法における製造工程の第７ステ
ップを示す製造工程説明図である。
ップを示す製造工程説明図である。
１ Ｐ型Ｓｉ基板
４ａ ＳｉＯ２のトンネル酸化膜
７ 選択用ゲート電極
８ フローティングゲート
９ コントロールゲート用ゲート酸化膜１０ コン
トロールゲート １６ ＦＬＯＴＯＸ型ＦＥＴ １９ 選択用ＦＥＴ １００ トンネル窓部
トロールゲート １６ ＦＬＯＴＯＸ型ＦＥＴ １９ 選択用ＦＥＴ １００ トンネル窓部
Claims (2)
- 【請求項１】 半導体基板上のトンネル酸化膜を介し
てフローティングゲートを備えた浮遊ゲート酸化膜型電
界効果トランジスタを有する不揮発性記憶装置において
、フローティングゲートの側壁に熱酸化によりトンネル
絶縁膜の熱酸化を防止するＳｉＮ膜を有する不揮発性記
憶装置。 - 【請求項２】 トンネル酸化膜を備えた浮遊ゲート酸
化膜型電界効果トランジスタを有する不揮発性記憶装置
の製造方法において、半導体基板上にトンネル絶縁膜を
介してフローティングゲートを形成し、そのフローティ
ングゲートをマスクとしてイオン注入を行うことにより
不純物拡散層を形成する工程、その上に熱酸化阻止用Ｓ
ｉＮ膜を全面に形成してエッチバックすることにより、
フローティングゲートの側壁にＳｉＮ膜を形成する工程
、コントロールゲート用の絶縁膜を熱酸化により形成し
た後、コントロールゲートを形成する工程、からなる不
揮発性記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417966A JPH04217373A (ja) | 1990-12-18 | 1990-12-18 | 不揮発性記憶装置およびその製造方法 |
| US07/806,296 US5424232A (en) | 1990-12-18 | 1991-12-13 | Method for manufacturing a non-volatile memory having a floating gate oxide type fet provided with a tunnel oxide film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2417966A JPH04217373A (ja) | 1990-12-18 | 1990-12-18 | 不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04217373A true JPH04217373A (ja) | 1992-08-07 |
Family
ID=18525956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2417966A Pending JPH04217373A (ja) | 1990-12-18 | 1990-12-18 | 不揮発性記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5424232A (ja) |
| JP (1) | JPH04217373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994020989A1 (en) * | 1993-03-11 | 1994-09-15 | National Semiconductor Corporation | A technique for making memory cells in a way which suppresses electrically conductive stringers |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172273B1 (ko) * | 1995-06-24 | 1999-02-01 | 김주용 | 플래쉬 메모리 셀의 제조방법 |
| JPH09307106A (ja) * | 1996-05-20 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
| IT1294312B1 (it) * | 1997-08-07 | 1999-03-24 | Sgs Thomson Microelectronics | Processo per la fabbricazione di un dispositivo di memoria non volatile programmabile elettricamente |
| US5891771A (en) * | 1997-12-22 | 1999-04-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessed structure for shallow trench isolation and salicide process |
| US6235586B1 (en) * | 1999-07-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Thin floating gate and conductive select gate in situ doped amorphous silicon material for NAND type flash memory device applications |
| US6268624B1 (en) * | 1999-07-31 | 2001-07-31 | Advanced Micro Devices, Inc. | Method for inhibiting tunnel oxide growth at the edges of a floating gate during semiconductor device processing |
| US6218689B1 (en) * | 1999-08-06 | 2001-04-17 | Advanced Micro Devices, Inc. | Method for providing a dopant level for polysilicon for flash memory devices |
| CN1328794C (zh) * | 2003-08-29 | 2007-07-25 | 中芯国际集成电路制造(上海)有限公司 | 一种电可擦除可编程只读存储器的制造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4804637A (en) * | 1985-09-27 | 1989-02-14 | Texas Instruments Incorporated | EEPROM memory cell and driving circuitry |
| FR2603128B1 (fr) * | 1986-08-21 | 1988-11-10 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
| US4806201A (en) * | 1986-12-04 | 1989-02-21 | Texas Instruments Incorporated | Use of sidewall oxide to reduce filaments |
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| JPS63257277A (ja) * | 1987-04-14 | 1988-10-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| NL8800222A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5229311A (en) * | 1989-03-22 | 1993-07-20 | Intel Corporation | Method of reducing hot-electron degradation in semiconductor devices |
| US5021848A (en) * | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
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| US5210047A (en) * | 1991-12-12 | 1993-05-11 | Woo Been Jon K | Process for fabricating a flash EPROM having reduced cell size |
-
1990
- 1990-12-18 JP JP2417966A patent/JPH04217373A/ja active Pending
-
1991
- 1991-12-13 US US07/806,296 patent/US5424232A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1994020989A1 (en) * | 1993-03-11 | 1994-09-15 | National Semiconductor Corporation | A technique for making memory cells in a way which suppresses electrically conductive stringers |
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| KR100297018B1 (ko) * | 1993-03-11 | 2001-10-24 | 클라크 3세 존 엠. | 전도성스트링거를억압하는방식으로메모리셀을제조하는방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5424232A (en) | 1995-06-13 |
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