JPH10189922A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法

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JPH10189922A
JPH10189922A JP9296556A JP29655697A JPH10189922A JP H10189922 A JPH10189922 A JP H10189922A JP 9296556 A JP9296556 A JP 9296556A JP 29655697 A JP29655697 A JP 29655697A JP H10189922 A JPH10189922 A JP H10189922A
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film
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memory cell
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鍾 五 金
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Abstract

(57)【要約】 【課題】 本発明はフラッシュメモリ素子の誘電体膜の
損傷を防止し、工程を単純化するためのものである。 【解決手段】 下部酸化膜−窒化膜−上部酸化膜とによ
りなるメモリセル領域の誘電体膜の上部酸化膜をトラン
ジスタのゲート酸化膜と同時に形成させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ素
子の製造方法に関し、特にメモリセルの誘電体膜がＯＮ
Ｏ（下部酸化膜−窒化膜−上部酸化膜）構造になるフラ
ッシュメモリ素子の製造方法に関するものである。
【０００２】
【従来の技術】一般にフラッシュメモリ素子は電気的プ
ログラム及び消去機能を有し、プログラムされたデータ
を永久的に保存することができる非揮発性メモリ素子の
一種類である。このようなメモリセル素子は最近その集
積度が非常に高くなる趨勢であり、集積度の向上により
応用分野も広くなりつつある実状である。
【０００３】一般的なフラッシュメモリ素子の製造方法
を図１（ａ）乃至図１（ｅ）を通じて説明すると次のと
おりである。
【０００４】図１（ａ）はシリコン基板１に形成された
素子分離膜４により区分されるメモリセル領域MC及び周
辺回路領域PHにトンネル酸化膜２、第１ポリシリコン層
５を順次に形成した後、第１ポリシリコン層５をパター
ニングした状態を図示した断面図である。この時、メモ
リセル領域MCにのみ第１ポリシリコン層５が残留する。
【０００５】図１（ｂ）は全体構造上部に下部酸化膜6
A、窒化膜6B及び上部酸化膜6Cを順次に形成してＯＮＯ
構造を有する誘電体膜６を形成した状態の断面図であ
り、下部酸化膜6Aは熱酸化方法又は蒸着方法により形成
される。
【０００６】図１（ｃ）は周辺回路領域PHに形成された
誘電体膜６及びトンネル酸化膜２を除去した状態を図示
した断面図であり、全体構造上部に感光膜８を形成した
後、周辺回路領域PHの上部酸化膜6Cが露出されるように
感光膜８をパターニングし、パターニングされた感光膜
８をマスクとして用い露出された周辺回路領域PHの上部
酸化膜6C、窒化膜6B、下部酸化膜6A及びトンネル酸化膜
３を順次に蝕刻する。
【０００７】図１（ｄ）を参照すると、感光膜８及び誘
電体膜６を除去した後、周辺回路領域PHのシリコン基板
１上にゲート酸化膜３を形成する。その後、メモリセル
領域MCの上部酸化膜6Cと周辺回路領域PHのゲート酸化膜
３上に第２ポリシリコン層９を形成する。
【０００８】図１（ｅ）においてメモリセル領域にはメ
モリセルのゲート電極が、周辺回路領域にはトランジス
タのゲート電極が各々形成された状態を図示している。
第２ポリシリコン層９、誘電体膜６及び第１ポリシリコ
ン層５を順次にパターニングすることによりメモリセル
領域MCにはトンネル酸化膜２、フローテイングゲート5
A、誘電体膜６及びコントロールゲート9Aが積層された
構造のメモリセルのゲート電極10が形成され、同時に周
辺回路領域PHにはトランジスタのゲート電極9Bが形成さ
れる。その後、各ゲート電極10，9B両側部のシリコン基
板１に不純物イオンを注入してメモリセルの接合領域11
A 及びトランジスタの接合領域11B を各々形成する。
【０００９】上記のように形成されたメモリセルのゲー
ト電極10を構成する誘電体膜６は下部酸化膜6A、窒化膜
6B及び上部酸化膜6Cによりなる。ここで、下部酸化膜6A
と上部酸化膜6Cの厚さ及び質は素子の信頼性を決定する
重要な要素の中のひとつである。
【００１０】従って、下部酸化膜6Aは熱酸化方法又は蒸
着方法を用いて形成することになる。このような方法は
酸化膜の厚さと質を容易に調節することができる長所を
有するが上部酸化膜6Cが窒化膜6B上部に形成されるため
高温において工程を実施しても所望する厚さに酸化膜を
成長させることが困難な問題がある。
【００１１】従って、通常の場合には上部酸化膜6Cを蒸
着方法により先ず形成し、後続するトランジスタのゲー
ト酸化膜３を形成する過程において上部酸化膜6Cの密度
を増加させる方法を用いる。
【００１２】
【発明が解決しようとする課題】しかしながら、前述の
従来例では、上部酸化膜6Cを設定した厚さに形成したと
してもゲート酸化膜３成長前に実施する洗浄過程におい
て上部酸化膜6Cの損失が発生するため厚さが減少して素
子の動作時に漏洩電流が発生し、このためデータ保存能
力が低下して素子の信頼性を低下させるという問題があ
る。
【００１３】従って、本発明はメモリセルのゲート電極
を構成する誘電体膜の上部酸化膜をトランジスタのゲー
ト酸化膜と同時に形成させることにより上述した短所を
解消することができるフラッシュメモリ素子の製造方法
を提供することにその目的がある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は素子分離膜によりメモリセル領域と周辺回
路領域に区分されたシリコン基板上にトンネル酸化膜及
び第１ポリシリコン層を順次に形成した後、第１ポリシ
リコン層をパターニングしてメモリセル領域にのみ第１
ポリシリコン層を残留させ、その後、全体構造上部に下
部酸化膜及び窒化膜を順次に形成した後、周辺回路領域
に形成された窒化膜、下部酸化膜及びトンネル酸化膜を
順次に蝕刻する。
【００１５】メモリセル領域の窒化膜上には上部酸化膜
を、周辺回路領域のシリコン基板上にはゲート酸化膜を
各々形成し、全体構造上部に第２ポリシリコン層を形成
した後、第２ポリシリコン層、上部酸化膜、窒化膜、下
部酸化膜及び第１ポリシリコン層を順次にパターニング
してメモリセル領域及び周辺回路領域にゲート電極を各
々形成する。ゲート電極を形成した後、各ゲート電極両
側部のシリコン基板に不純物イオンを注入して接合領域
を各々形成する。
【００１６】更に、本発明によるフラッシュメモリ素子
の製造方法においてメモリセル領域の上部窒化膜及び周
辺回路領域のゲート酸化膜を各々形成した後、熱酸化膜
工程を実施して上部酸化膜の密度を増加させると同時に
ゲート酸化膜の厚さを増加させることができる。更に周
辺回路領域に形成された窒化膜、下部酸化膜及びトンネ
ル酸化膜を除去した後にも熱酸化工程を実施することに
よりメモリセル領域に形成された窒化膜の質を向上する
ことができる。
【００１７】
【発明の実施の形態】以下に添付した図面を参照して本
発明を詳細に説明する。図２（ａ）乃至図２（ｅ）は本
発明によるフラッシュメモリ素子の製造方法を説明する
ための素子の断面図である。
【００１８】図２（ａ）を参照するとシリコン基板21に
形成された素子分離膜22により区分されるメモリセル領
域MC及び周辺領域PHにトンネル酸化膜23、第１ポリシリ
コン層24を順次に形成した後、第１ポリシリコン層24を
パターニングしてメモリセル領域MCにのみ第１ポリシリ
コン層24が残留するようにする。
【００１９】その後、図２（ｂ）に図示されたように全
体構造上部に下部酸化膜25、窒化膜26及び感光膜28を順
次に形成した後、周辺回路領域PHに形成された窒化膜26
が露出されるように感光膜28をパターニングする。
【００２０】図２（ｃ）を参照すると、パターニングさ
れた感光膜28をマスクとして用い露出された周辺回路領
域PHの窒化膜26、下部酸化膜25及びトンネル酸化膜23を
順次に蝕刻した後、感光膜28を除去する。メモリセル領
域MCの窒化膜26上に上部酸化膜27A を形成すると同時に
周辺回路領域PHのシリコン基板21上にゲート酸化膜27B
を形成する。
【００２１】その後、高温の酸素ガス雰囲気のもとで熱
酸化工程を実施してゲート酸化膜27B の厚さを増加させ
ると同時に周辺回路領域PHに蒸着されたゲート酸化膜27
B 及びメモリセル領域MCに形成された上部酸化膜27A の
密度を増加させるが、この時、上部酸化膜27A は窒化膜
26上部に形成されるため厚さはほとんど増加しない。
【００２２】図２（ｄ）はメモリセル領域MCの上部酸化
膜27A 及び周辺回路領域PHのゲート酸化膜27B 上に第２
ポリシリコン層29を形成した状態の断面図である。
【００２３】図２（ｅ）を参照するとメモリセル領域MC
に形成された第２ポリシリコン層29と上部酸化膜27A 、
窒化膜26及び下部酸化膜25とによりなる誘電体膜と第１
ポリシリコン層24を順次にパターニングすることにより
メモリセル領域MCにはトンネル酸化膜23、フローテイン
グゲート24A 、誘電体膜27A ，26，25及びコントロール
ゲート29A が積層されたメモリセルのゲート電極30が形
成され、同時に周辺回路領域PHにはトランジスタのゲー
ト電極29B が形成される。その後、各ゲート電極30，29
B 両側部のシリコン基板21に不純物イオンを注入してメ
モリセルの接合領域30A 及びトランジスタの接合領域30
B が各々形成される。
【００２４】ここで、メモリセル領域MCの上部酸化膜27
A 及び周辺領域PHのゲート酸化膜27B 蒸着工程後に実施
する熱酸化膜工程を酸化膜蒸着工程以前に実施して窒化
膜26の質を向上させることができ、更に第１ポリシリコ
ン層24を形成した後、パターニング工程を実施すること
なくゲート電極30，29B を形成する過程においてパター
ンを形成することもできる。
【００２５】
【発明の効果】上述したように本発明によれば下部酸化
膜−窒化膜−上部酸化膜とによりなる誘電体膜の内、上
部酸化膜をトランジスタのゲート酸化膜と同時に形成す
ることにより上部酸化膜の損失を防止することができる
と同時にその質を向上させてメモリ素子のデータ保存能
力を向上させる。従って、継続的なデータ書き込み及び
読み出しによって素子の信頼性の低下を効果的に防止す
ることができる効果がある。
【図面の簡単な説明】
【図１】（ａ）乃至（ｅ）は従来のフラッシュメモリ素
子の製造方法を説明するための素子の断面図である。
【図２】（ａ）乃至（ｅ）は本発明によるフラッシュメ
モリ素子の製造方法を説明するための素子の断面図であ
る。
【符号の説明】
１，21…シリコン基板 ２，23…トンネル酸化膜 ３，23…ゲート酸化膜 ４，22…フィールド酸化膜 ５，24…第１ポリシリコン層 5A，24A …フローテイングゲート 6A，25…下部酸化膜 6B，26…窒化膜 6C，27A …上部酸化膜 ９，29…第２ポリシリコン層 9A，29A …コントロールゲート 9B，29B …ゲート電極 ８，28…感光膜 11A ，11B ，30A ，30B …接合領域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュメモリ素子の製造方法におい
    て、 素子分離膜によりメモリセル領域と周辺回路領域に区分
    されたシリコン基板上にトンネル酸化膜及び第１ポリシ
    リコン層を順次に形成する段階と、 全体構造上部に下部酸化膜と窒化膜を順次に形成した
    後、周辺回路領域に形成された前記窒化膜、下部酸化膜
    及びトンネル酸化膜を順次に蝕刻する段階と、 前記メモリセル領域上には上部酸化膜を、前記周辺回路
    領域の前記シリコン基板上にはゲート酸化膜を各々形成
    する段階と、 全体構造上部に第２ポリシリコン層を形成した後、前記
    第２ポリシリコン層、上部酸化膜、窒化膜、下部酸化膜
    及び第１ポリシリコン層を順次にパターニングして前記
    メモリセル領域及び周辺回路領域にゲート電極を各々形
    成する段階と、 前記各ゲート電極両側のシリコン基板に不純物イオンを
    注入して接合領域を形成する段階とによりなることを特
    徴とするフラッシュメモリ素子の製造方法。
  2. 【請求項２】 請求項１において、 前記メモリセル領域の上部酸化膜及び前記周辺回路領域
    の前記ゲート酸化膜を各々形成した後、熱酸化工程を実
    施して前記ゲート酸化膜の厚さを増加させる段階を更に
    包含することを特徴とするフラッシュメモリ素子の製造
    方法。
  3. 【請求項３】 請求項１において、 前記周辺回路領域に形成された前記窒化膜、下部酸化膜
    及びトンネル酸化膜を除去した後、熱酸化工程を実施し
    て前記メモリセル領域に形成された窒化膜の質を向上さ
    せる段階を更に包含することを特徴とするフラッシュメ
    モリ素子の製造方法。
  4. 【請求項４】 請求項２において、 前記熱酸化工程は高温の酸素雰囲気のもとで実施するこ
    とを特徴とするフラッシュメモリ素子の製造方法。
  5. 【請求項５】 フラッシュメモリ素子の製造方法におい
    て、 素子分離膜によりメモリセル領域と周辺回路領域に区分
    されたシリコン基板上にトンネル酸化膜及び第１ポリシ
    リコン層を順次に形成した後、前記第１ポリシリコン層
    をパターニングして前記メモリセル領域にのみ前記第１
    ポリシリコン層を残留させる段階と、 全体構造上部に下部酸化膜及び窒化膜を順次に形成した
    後、周辺回路領域に形成された前記窒化膜、下部酸化膜
    及びトンネル酸化膜を順次に蝕刻する段階と、 前記メモリセル領域の窒化膜上には上部酸化膜を、前記
    周辺回路領域の前記シリコン基板上にはゲート酸化膜を
    各々形成する段階と、 前記ゲート酸化膜の厚さを増加させるため熱酸化膜工程
    を実施する段階と、 全体構造上部に第２ポリシリコン層を形成した後、前記
    第２ポリシリコン層、上部酸化膜、窒化膜、下部酸化膜
    及び第１ポリシリコン層を順次にパターニングして前記
    メモリセル領域及び周辺回路領域にゲート電極を各々形
    成する段階と、 前記各ゲート電極両側のシリコン基板に不純物イオンを
    注入して接合領域を各々形成する段階とによりなること
    を特徴とするフラッシュメモリ素子の製造方法。
  6. 【請求項６】 請求項５において、 前記熱酸化膜工程は高温の酸素雰囲気のもとで実施され
    ることを特徴とするフラッシュメモリ素子の製造方法。
JP9296556A 1996-12-26 1997-10-29 フラッシュメモリ素子の製造方法 Pending JPH10189922A (ja)

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