KR100650699B1 - 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법 - Google Patents
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Abstract
별개의 게이트 구조를 갖는 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 두 개 이상의 다른 게이트 구조를 갖는 반도체 장치의 게이트 형성방법에 있어서, 제1 영역과 제2 영역을 포함하는 반도체 기판 상에 게이트 산화막을 형성한다. 상기 제1 영역의 게이트 산화막 상에 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조를 포함한 결과물의 전면에 식각 보호층을 형성한다. 상기 식각 보호층으로 상기 제1 영역을 보호하면서 상기 제2 영역의 게이트 산화막 상에 제2 게이트 구조물을 형성한다. 하나의 칩 내에 다양한 구조의 제품을 병합하여 반도체 장치를 제조하는데 있어서, 게이트 산화막의 피팅을 유발하지 않으면서 양호한 게이트 프로파일을 구현할 수 있다.
Description
도 1a 내지 도 1c는 종래 방법에 의한 MFL 장치의 게이트 형성방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 종래의 다른 방법에 의한 MFL 장치의 게이트 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 의한 MFL 장치의 게이트 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102, 104 : 게이트 산화막
106 : 플로팅 게이트 108 : 유전막 패턴
115 : 컨트롤 게이트 116 : 제1 포토레지스트 마스크
117 : 게이트 114a, 114b : 하드 마스크
118 : 식각 보호층 119 : 제2 포토레지스트 마스크
120 : 제3 포토레지스트 마스크
200 : 제1 게이트 구조물
300 : 제2 게이트 구조물
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 별개의 게이트 구조를 갖는 반도체 장치에 있어서 게이트 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 영역과 로직 영역이 병합되어 있는 MDL(merged DRAM & Logic) 장치나 플래쉬 메모리 영역과 로직 영역이 병합되어 있는 MFL(merged flash & logic) 장치를 들 수 있다.
특히, 플래쉬 메모리 영역과 로직 영역이 병합되어 있는 MFL 장치의 경우, 플래쉬 메모리 셀의 게이트 구조와 로직 영역의 게이트 구조가 다르기 때문에 메모리 영역과 로직 영역을 동시에 오픈하여 게이트를 패터닝할 수 없으므로 게이트 패 터닝 공정을 따로따로 진행하여야 한다. 통상적으로, 플로팅 게이트와 컨트롤 게이트의 스택 게이트 구조를 갖는 플래쉬 메모리 셀은 셀프-얼라인 게이트 식각 공정에 의해 게이트 패터닝을 실시한다. 이 경우, 게이트 구조물의 높이 증가로 인해 게이트 산화막에 대한 포토레지스트의 선택비를 확보하기가 어렵기 때문에, 게이트 산화막에 대한 선택비를 확보하기 위하여 산화물이나 질화물로 이루어진 하드 마스크를 이용하여 셀프-얼라인 게이트 식각 공정을 수행하는 것이 일반적이다.
즉, 포토레지스트 마스크를 이용한 게이트 식각 공정은 40Å 이하의 얇은 게이트 산화막을 갖는 소자에는 적용하기가 어렵다. 또한, 게이트 산화막에 대한 포토레지스트의 선택비를 증가시키기 위해 식각 가스에 산소 가스를 첨가할 수도 있는데, 이 경우 산소에 의한 포토레지스트의 소모(consume)량이 증가할 뿐만 아니라 탄소(carbon) 소스의 증가로 인해 오히려 게이트 산화막에 대한 선택비가 낮아질 수 있다. 또한, 포토레지스트의 표면이 산화되는 등의 불량이 발생하여 후속하는 에싱 및 스트립 공정시 포토레지스트를 제거하기 어려워진다.
따라서, 이러한 문제들을 방지하면서 게이트 산화막에 대한 선택비를 효과적으로 증가시키기 위해서는 산화물로 이루어진 하드 마스크를 사용하는 것이 가장 바람직하며, 현재 적용하고 있는 공정 기술로 약 20Å의 게이트 산화막에 대해 선택비를 확보하면서 게이트 패터닝을 원활하게 수행할 수 있다.
도 1a 내지 도 1c는 종래 방법에 의한 MFL 장치의 게이트 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 플래쉬 메모리 영역 및 로직 영역 의 게이트 산화막(12, 14)을 형성한다. 구체적으로, 상기 반도체 기판(10) 상에 두꺼운 제1 산화막을 성장시킨 후, 상기 로직 영역의 제1 산화막을 습식 식각으로 제거한다. 이어서, 결과물의 전면에 제2 산화막을 얇게 성장시키면, 플래쉬 메모리 영역의 제1 게이트 산화막(12)과 로직 영역의 제2 게이트 산화막(14)을 서로 다른 두께로 형성할 수 있다.
이와 같이 제1 및 제2 게이트 산화막(12, 14)이 형성된 반도체 기판(10)의 전면에 제1 도전층(15)으로서, 예컨대 불순물이 도핑된 폴리실리콘막을 증착한다. 상기 제1 도전층(15) 상에 ONO와 같은 유전막(17)을 형성한 후, 사진식각 공정을 통해 로직 영역의 유전막(17) 및 제1 도전층(15)을 제거해낸다. 상기 결과물의 전면에 제2 도전층으로서, 예컨대 불순물이 도핑된 폴리실리콘막(19) 및 텅스텐 실리사이드막(21)을 차례로 증착한다. 계속해서, 상기 제2 도전층의 텡스텐 실리사이드막(21)상에 산화막을 약 2000Å 이상의 두께로 증착하여 하드 마스크층(23)을 형성한다.
사진 공정을 통해 상기 하드 마스크층(23) 상에 상기 로직 영역을 마스킹하면서 상기 플래쉬 메모리 영역의 게이트 영역을 오픈시키는 제1 포토레지스트 마스크(26)를 형성한다.
도 1b를 참조하면, 상기 제1 포토레지스트 마스크(26)를 이용하여 상기 플래쉬 메모리 영역의 하드 마스크층(23)을 게이트 패턴으로 패터닝함으로써 제1 하드 마스크(24a)를 형성한다. 이어서, 에싱 및 스트립 공정으로 상기 제1 포토레지스트 마스크(26)를 제거한 후, 노출된 상기 제1 하드 마스크(24a)를 이용한 셀프-얼라인 식각 공정으로 상기 플래쉬 메모리 영역의 제2 도전층(19, 21), 유전막(17) 및 제1 도전층(15)을 차례로 식각한다. 그러면, 상기 플래쉬 메모리 영역에 플로팅 게이트(16), 유전막 패턴(18) 및 컨트롤 게이트(25)를 구비하는 스택 게이트가 형성된다. 이때, 상기 컨트롤 게이트(25)는 제1 폴리실리콘막 패턴(20a) 및 제1 텅스텐 실리사이드막 패턴(22a)이 적층된 폴리사이드 구조로 형성된다.
상술한 셀프-얼라인 식각 공정시 제1 도전층(15) 하부의 제1 게이트 산화막(12)이 약 10∼20Å의 두께만큼 손실된다. 또한, 상술한 셀프-얼라인 식각 공정시 로직 영역의 하드 마스크층(23)이 전면 에치백(etch-back)되는데, 게이트 산화막에 대한 선택비가 높은 식각 조건으로 게이트 식각을 수행하기 때문에 상기 로직 영역의 제2 도전층(19, 21) 상에는 일정 두께의 하드 마스크층(23a)이 남아있게 된다.
이어서, 플래쉬 메모리 영역의 스택 게이트를 포함한 결과물 상에 사진 공정을 통해 상기 플래쉬 메모리 영역을 마스킹하고 상기 로직 영역의 게이트 영역을 오픈시키는 제2 포토레지스트 마스크(28)를 형성한다.
도 1c를 참조하면, 상기 제2 포토레지스트 마스크(28)를 이용하여 상기 로직 영역의 하드 마스크층(23a) 및 제2 도전층(19, 21)을 차례로 식각하여 로직 영역의 게이트(27) 및 하드 마스크층 패턴(24b)을 형성한다. 이때, 로직 영역의 게이트(27)는 제2 폴리실리콘막 패턴(20b) 및 제2 텅스텐 실리사이드막 패턴(22b)이 적층된 폴리사이드 구조로 형성된다.
상술한 종래 방법에 의하면, 플로팅 게이트와 컨트롤 게이트의 스택 게이트 구조를 갖는 플래쉬 메모리 영역에서는 게이트 구조물의 높이 증가로 인한 게이트 산화막에 대한 선택비 저하를 방지하기 위해 하드 마스크를 이용하여 게이트 패터닝을 실시하는 반면, 전기적으로 1층의 게이트 구조를 갖는 로직 영역에서는 포토레지스트 마스크를 이용하여 게이트 패터닝을 수행한다. 이때, 플래쉬 메모리 영역의 게이트 산화막은 50Å 이상으로 두껍기 때문에 하드 마스크를 적용하는 게이트 패터닝을 원활하게 진행할 수 있다.
그러나, 디자인-룰의 감소로 인한 게이트 사이즈의 축소 및 트랜지스터의 성능 향상을 위해 로직 영역에도 30Å 이하의 얇은 게이트 산화막을 적용함에 따라 상술한 바와 같이 포토레지스트 마스크를 이용하여 게이트를 패터닝하면, 식각 공정 중에 포토레지스트 마스크의 소모(consume)가 발생하고 상기 포토레지스트 마스크 내에 포함되어 있는 탄소 성분들이 게이트 산화막과 반응하여 상기 게이트 산화막에 대한 선택비를 저하시킨다. 이로 인해, 게이트의 엣지 부위에서 게이트 산화막의 피팅(pitting)이 발생하게 된다(도 1c의 “A” 참조).
도 2a 및 도 2b는 상술한 문제점을 해결할 수 있는 종래의 다른 방법에 의한 MFL 장치의 게이트 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 상술한 도 1a 및 도 1b의 공정들과 동일하게 반도체 기판(50)의 플래쉬 메모리 영역 상에 50Å 이상의 두께를 갖는 제1 게이트 산화막(52), 제1 도전층으로 이루어진 플로팅 게이트(56), 유전막(58), 제2 도전층, 즉 제1 폴리실리콘막 패턴(60a)과 제1 텅스텐 실리사이드막 패턴(62a)으로 이루어진 컨트롤 게이트(65) 및 하드 마스크층으로 이루어진 제1 하드 마스크(64a)를 형성한다. 이때, 반도체 기판(50)의 로직 영역 상에는 30Å 이하의 두께를 갖는 제2 게이트 산화막(54), 제2 도전층(59, 61) 및 상기 하드 마스크층이 적층되어 있는 상태이다. 여기서, 상기 제2 도전층은 불순물이 도핑된 폴리실리콘막(59) 및 그 위에 적층된 텅스텐 실리사이드막(59)으로 이루어진다.
이어서, 사진 공정을 통해 상기 플래쉬 메모리 영역을 마스킹하고 상기 로직 영역의 게이트 영역을 오픈시키는 포토레지스트 마스크(68)를 형성한다. 상기 포토레지스트 마스크(68)를 이용하여 상기 하드 마스크층을 식각하여 제2 하드 마스크(64b)를 형성한다.
도 2b를 참조하면, 에싱 및 스트립 공정으로 상기 포토레지스트 마스크(68)를 제거한다. 이어서, 상기 제2 하드 마스크(64b)를 이용하여 로직 영역의 제2 도전층(59, 61)을 식각함으로써 제2 폴리실리콘막 패턴(60b)과 제2 텅스텐 실리사이드막 패턴(62b)이 적층된 폴리사이드 구조의 게이트(67)를 형성한다.
이때, 상기 포토레지스트 마스크(68)를 제거함으로써 플래쉬 메모리 영역과 로직 영역이 모두 오픈되어 있는 상태이므로, 상기 제2 하드 마스크(64b)를 이용한 식각 공정 동안 플래쉬 메모리 영역의 제1 게이트 산화막(52)이 함께 식각된다. 그 결과, 도 1의 종래 방법과는 달리 플래쉬 메모리 영역의 게이트 엣지에서 제1 게이트 산화막(52)의 피팅(B)이 유발된다.
따라서, 본 발명의 일 목적은 두 개 이상의 다른 게이트 구조를 갖는 반도체 장치에 있어서 게이트 산화막의 피팅을 방지할 수 있는 반도체 장치의 게이트 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 플래쉬 메모리 영역과 로직 영역이 병합되어 있는 반도체 장치에 있어서, 플래쉬 메모리 영역과 로직 영역 모두에서 게이트 산화막의 피팅을 방지할 수 있는 반도체 장치의 게이트 형성방법을 제공하는데 있다.
상기한 일 목적을 달성하기 위하여 본 발명은, 두 개 이상의 다른 게이트 구조를 갖는 반도체 장치의 게이트 형성방법에 있어서, 제1 영역과 제2 영역을 포함하는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 제1 영역의 게이트 산화막 상에 제1 게이트 구조물을 형성하는 단계; 상기 제1 게이트 구조를 포함한 결과물의 전면에 식각 보호층을 형성하는 단계; 및 상기 식각 보호층으로 상기 제1 영역을 보호하면서 상기 제2 영역의 게이트 산화막 상에 제2 게이트 구조물을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법을 제공한다.
상기한 다른 목적을 달성하기 위하여 본 발명은, 플래쉬 메모리 영역과 로직 영역이 병합되어 있는 반도체 장치의 게이트 형성방법에 있어서, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 제1 도전층 및 유전막을 차례로 증착하는 단계; 상기 로직 영역의 상기 유전막 및 상기 제1 도전층을 제거하는 단계; 상기 결과물의 전면에 제2 도전층 및 하드 마스크층을 차례로 증착하는 단계; 상기 플래쉬 메모리 영역의 상기 하드 마스크층, 제2 도전층, 유전막 및 제1 도전층을 차례로 식각하여 제1 하드 마스크, 컨트롤 게이트, 유전막 패턴 및 플로 팅 게이트를 형성하는 단계; 상기 결과물의 전면에 상기 플래쉬 메모리 영역의 게이트 산화막을 보호하기 위한 식각 보호층을 형성하는 단계; 및 상기 로직 영역의 상기 하드 마스크층 및 제2 도전층을 차례로 식각하여 제2 하드 마스크 및 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법을 제공한다.
본 발명에 의하면, 두 개 이상의 다른 게이트 구조를 갖는 반도체 장치의 각각의 게이트 패터닝에 대해 하드 마스크를 적용하여 게이트 산화막에 대한 선택비를 증가시킨다. 또한, 제1 게이트 구조물을 패터닝한 후 제2 게이트 구조물을 패터닝할 때 상기 제1 게이트 구조물이 노출되어 게이트 산화막의 피팅이 유발되는 것을 방지하기 위하여, 기판 전면에 식각 보호층을 증착한 후 상기 제2 게이트 구조물의 패터닝을 실시한다. 따라서, 하나의 칩 내에 다양한 구조의 제품을 병합하여 제조하는 반도체 장치에 있어서, 게이트 산화막의 두께가 낮아지고 다양한 형태의 게이트들을 형성할 때 게이트 산화막의 피팅을 유발하지 않으면서 양호한 게이트 프로파일을 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3a 내지 도 3h는 본 발명의 바람직한 실시예에 의한 MFL 장치의 게이트 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 플래쉬 메모리 영역과 로직 영역을 구비하는 반도체 기판(100) 상에 열산화 공정을 통해 게이트 산화막을 형성한다. 즉, 상기 반도체 기판(100) 상에 두꺼운 제1 산화막을 성장시킨 후, 상기 로직 영역의 제1 산화막을 습식 식각으로 제거한다. 이어서, 결과물의 전면에 제2 산화막을 얇게 성장시키면, 플래쉬 메모리 영역의 제1 게이트 산화막(102)과 로직 영역의 제2 게이트 산화막(104)을 서로 다른 두께로 형성할 수 있다. 예를 들어, 상기 제1 게이트 산화막(102)은 저전압 트랜지스터의 경우 약 50∼150Å의 두께로 형성하고 고전압 트랜지스터의 경우에는 약 200∼400Å의 두께로 형성한다. 상기 제2 게이트 산화막(104)은 고속 구현을 위해 약 30∼70Å의 두께로 형성한다.
이와 같이 제1 및 제2 게이트 산화막(102, 104)이 형성된 반도체 기판(100)의 전면에 제1 도전층(105)으로서, 예컨대 불순물이 도핑된 폴리실리콘막을 약 1000∼1500Å의 두께로 증착한다. 상기 제1 도전층(105) 상에 산화막/질화막/산화막(ONO)의 복합막으로 이루어진 유전막(107)을 형성한 후, 사진식각 공정을 통해 상기 로직 영역의 유전막(107) 및 제1 도전층(105)을 제거해낸다.
도 3b를 참조하면, 상기 결과물의 전면에 제2 도전층으로서, 예컨대 불순물이 도핑된 폴리실리콘막(109)을 약 1000Å의 두께로 증착하고 그 위에 금속 실리사이드막(111)을 약 1000Å의 두께로 증착한다. 바람직하게는, 상기 금속 실리사이드막(111)으로 텅스텐 실리사이드막을 사용한다.
이어서, 상기 금속 실리사이드막(111) 상에 산화막을 플라즈마-증대 화학 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 방법에 의해 약 2000Å 이상의 두께로 증착하여 하드 마스크층(113)을 형성한다.
도 3c를 참조하면, 사진 공정을 통해 상기 하드 마스크층(113) 상에 상기 로 직 영역을 마스킹하면서 상기 플래쉬 메모리 영역의 게이트 영역을 오픈시키는 제1 포토레지스트 마스크(116)를 형성한다.
도 3d를 참조하면, 상기 제1 포토레지스트 마스크(116)를 이용하여 상기 플래쉬 메모리 영역의 하드 마스크층(113)을 게이트 패턴으로 패터닝함으로써 제1 하드 마스크(114a)를 형성한다. 이어서, 에싱 및 스트립 공정으로 상기 제1 포토레지스트 마스크(116)를 제거한 후, 사진 공정을 통해 상기 로직 영역을 마스킹하고 상기 플래쉬 메모리 영역을 전부 오픈시키는 제2 포토레지스트 마스크(119)를 형성한다.
도 3e를 참조하면, 노출된 상기 제1 하드 마스크(114a)를 이용한 셀프-얼라인 식각 공정으로 상기 플래쉬 메모리 영역의 제2 도전층(111, 109), 유전막(109) 및 제1 도전층(105)을 차례로 식각한다. 그러면, 상기 플래쉬 메모리 영역에 플로팅 게이트(106), 유전막 패턴(108) 및 컨트롤 게이트(115)를 구비하는 스택형 제1 게이트 구조물(200)이 형성된다. 이때, 상기 컨트롤 게이트(115)는 제1 폴리실리콘막 패턴(110a) 및 제1 금속 실리사이드막 패턴(112a)이 적층된 폴리사이드 구조로 형성된다. 상술한 셀프-얼라인 식각 공정시 플래쉬 메모리 영역의 제1 게이트 산화막(102)이 약 10∼20Å의 두께만큼 손실된다.
도 3f를 참조하면, 상술한 바와 같이 플래쉬 메모리 영역에 제1 게이트 구조물(200)을 형성한 후, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 마스크(119)를 제거한다.
이어서, 상기 결과물의 전면에 식각 보호층(118)을 약 200∼500Å의 두께로 형성한다. 즉, 상기 플래쉬 메모리 영역에서는 상기 식각 보호층(118)이 제1 게이트 산화막(102) 및 제1 게이트 구조물(200) 상에 형성되는 반면, 상기 로직 영역에서는 상기 식각 보호층(118)이 하드 마스크층(113) 상에 형성된다.
상기 식각 보호층(118)은 후속하는 로직 영역의 게이트 식각 공정시 플래쉬 메모리 영역의 제1 게이트 산화막(102)이 식각되는 것을 방지할 수 있을 정도의 두께로 형성한다. 상기 식각 보호층(118)은 상기 제2 도전층, 즉 폴리실리콘에 대해 식각 선택비를 갖는 물질, 바람직하게는 산화물 또는 질화물의 단일막이나 열산화 공정에 의해 형성하는 제1 산화막과 CVD 공정에 의해 형성하는 제2 산화막의 복합막으로 형성한다. 예를 들어, 상기 식각 보호층(118)은 CVD 방법으로 증착되는 고온 산화막(HTO)이나 중온 산화막(MTO), 또는 PECVD 방법으로 증착되는 PE-산화막이나 PE-TEOS, 또는 열적 산화막 등의 단일 막으로 형성할 수 있다. 또한, 상기 식각 보호층(118)은 열적 산화막과 CVD-산화막의 복합막으로 형성할 수도 있다.
도 3g를 참조하면, 상술한 바와 같이 식각 보호층(118)을 형성한 후, 사진 공정을 통해 상기 플래쉬 메모리 영역을 마스킹하고 상기 로직 영역의 게이트 영역을 오픈시키는 제3 포토레지스트 마스크(120)를 형성한다.
이어서, 상기 제3 포토레지스트 마스크(120)를 이용하여 상기 로직 영역의 하드 마스크층(113)을 식각하여 제2 하드 마스크(114b)를 형성한다.
도 3h를 참조하면, 에싱 및 스트립 공정으로 상기 제3 포토레지스트 마스크(120)를 제거한다. 이때, 플래쉬 메모리 영역이 로직 영역과 함께 모두 오픈되지만, 플래쉬 메모리 영역의 제1 게이트 산화막(102)은 그 위에 형성되어 있는 식각 보호층(118)에 의해 노출되지 않는다.
이어서, 상기 노출된 제2 하드 마스크(114b)를 이용하여 제2 도전층(1111, 119)을 식각함으로써 제2 폴리실리콘막 패턴(110b) 및 제2 금속 실리사이드막 패턴(112b)이 적층된 폴리사이드 구조를 갖는 로직 영역의 게이트(117)를 형성한다. 즉, 로직 영역에는 전기적으로 1층의 게이트를 갖는 제2 게이트 구조물(300)이 형성된다.
상기 로직 영역의 게이트를 패터닝하기 위한 식각 공정시 폴리실리콘에 대해 식각 선택비를 갖는 물질로 이루어진 상기 식각 보호층(118)도 어느 정도 식각되지만, 상기 식각 보호층(118)은 그 하부의 제1 게이트 산화막(102)이 식각되지 않게 충분히 버틸 수 있을 정도의 두께로 형성되었기 때문에 상기 제1 게이트 산화막(102)의 피팅이 발생하지 않는다.
상술한 바와 같이 본 발명에 의하면, 두 개 이상의 다른 게이트 구조를 갖는 반도체 장치의 각각의 게이트 패터닝에 대해 하드 마스크를 적용하여 게이트 산화막에 대한 선택비를 증가시킨다. 또한, 제1 게이트 구조물을 패터닝한 후 제2 게이트 구조물을 패터닝할 때 상기 제1 게이트 구조물이 노출되어 그 하부의 제1 게이트 산화막이 피팅되는 것을 방지하기 위하여, 기판 전면에 식각 보호층을 증착한 후 상기 제2 게이트 구조물의 패터닝을 실시한다. 그러면, 하드 마스크를 이용하여 제2 게이트 구조물을 패터닝할 때 상기 식각 보호층이 그 하부의 제1 게이트 산화막을 감싸고 있으므로 상기 제1 게이트 산화막의 피팅이 발생하지 않는다.
따라서, 하나의 칩 내에 다양한 구조의 제품을 병합하여 제조하는 반도체 장치에 있어서, 게이트 산화막의 두께가 낮아지고 다양한 형태의 게이트들을 형성할 때 게이트 산화막의 피팅을 유발하지 않으면서 양호한 게이트 프로파일을 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 두 개 이상의 다른 게이트 구조를 갖는 반도체 장치의 게이트 형성방법에 있어서,제1 영역과 제2 영역을 포함하는 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 제1 영역의 게이트 산화막 상에 제1 게이트 구조물을 형성하는 단계;상기 제1 게이트 구조를 포함한 결과물의 전면에 식각 보호층을 형성하는 단계; 및상기 식각 보호층으로 상기 제1 영역을 보호하면서 상기 제2 영역의 게이트 산화막 상에 제2 게이트 구조물을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 제1항에 있어서, 상기 게이트 산화막을 형성하는 단계에서 상기 제1 영역의 게이트 산화막 두께와 상기 제2 영역의 게이트 산화막 두께를 서로 다르게 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 제1항에 있어서, 상기 식각 보호층은 산화물 또는 질화물의 단일막이나 열산화 공정에 의해 형성하는 제1 산화막과 화학 기상 증착(CVD) 공정에 의해 형성하는 제2 산화막의 복합막으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성 방법.
- 제1항에 있어서, 상기 제1 및 제2 게이트 구조물은 산화물이나 질화물로 이루어진 하드 마스크를 이용한 식각 공정으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 플래쉬 메모리 영역과 로직 영역이 병합되어 있는 반도체 장치의 게이트 형성방법에 있어서,반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 제1 도전층 및 유전막을 차례로 증착하는 단계;상기 로직 영역의 상기 유전막 및 상기 제1 도전층을 제거하는 단계;상기 결과물의 전면에 제2 도전층 및 하드 마스크층을 차례로 증착하는 단계;상기 플래쉬 메모리 영역의 상기 하드 마스크층, 제2 도전층, 유전막 및 제1 도전층을 차례로 식각하여 제1 하드 마스크, 컨트롤 게이트, 유전막 패턴 및 플로팅 게이트를 형성하는 단계;상기 결과물의 전면에 상기 플래쉬 메모리 영역의 게이트 산화막을 보호하기 위한 식각 보호층을 형성하는 단계; 및상기 로직 영역의 상기 하드 마스크층 및 제2 도전층을 차례로 식각하여 제2 하드 마스크 및 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장 치의 게이트 형성방법.
- 제5항에 있어서, 상기 게이트 산화막을 형성하는 단계에서 상기 플래쉬 메모리 영역의 게이트 산화막 두께와 상기 로직 영역의 게이트 산화막 두께를 서로 다르게 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 제6항에 있어서, 상기 게이트 산화막을 형성하는 단계는,상기 반도체 기판 상에 두꺼운 제1 산화막을 형성하는 단계;상기 로직 영역의 제1 산화막을 제거하는 단계; 및상기 결과물의 전면에 얇은 제2 산화막을 형성하여 상기 플래쉬 메모리 영역에는 제1 두께의 제1 게이트 산화막을 형성하고 상기 로직 영역에는 제2 두께의 제2 게이트 산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 제5항에 있어서, 상기 식각 보호층은 산화물 또는 질화물의 단일막이나 열산화 공정에 의해 형성하는 제1 산화막과 화학 기상 증착(CVD) 공정에 의해 형성하는 제2 산화막의 복합막으로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 제5항에 있어서, 상기 플래쉬 메모리 영역의 제1 하드 마스크, 제1 게이트, 유전막 패턴 및 플로팅 게이트를 형성하는 단계는,상기 하드 마스크층 상에 상기 로직 영역을 마스킹하고 상기 플래쉬 메모리 영역의 게이트 영역을 오픈시키는 제1 포토레지스트 마스크를 형성하는 단계;상기 제1 포토레지스트 마스크를 이용하여 상기 플래쉬 메모리 영역의 하드 마스크층을 식각하여 제1 하드 마스크를 형성하는 단계;상기 제1 포토레지스트 마스크를 제거하는 단계;상기 로직 영역을 마스킹하는 제2 포토레지스트 마스크를 형성하는 단계;상기 제1 하드 마스크를 이용하여 상기 플래쉬 메모리 영역의 제2 도전층, 유전막 및 제1 도전층을 차례로 식각하여 제1 게이트, 유전막 패턴 및 플로팅 게이트를 형성하는 단계; 및상기 제2 포토레지스트 마스크를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
- 제5항에 있어서, 상기 로직 영역의 제2 하드 마스크 및 게이트를 형성하는 단계는,상기 식각 보호층 상에 상기 플래쉬 메모리 영역을 마스킹하고 상기 로직 영역의 게이트 영역을 오픈시키는 제3 포토레지스트 마스크를 형성하는 단계;상기 제3 포토레지스트 마스크를 이용하여 상기 로직 영역의 하드 마스크층을 식각하여 제2 하드 마스크를 형성하는 단계;상기 제3 포토레지스트 마스크를 제거하는 단계;상기 식각 보호층으로 상기 플래쉬 메모리 영역을 보호하면서, 상기 제2 하드 마스크를 이용하여 상기 로직 영역의 제2 도전층을 식각하여 게이트를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010035298A KR100650699B1 (ko) | 2001-06-21 | 2001-06-21 | 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010035298A KR100650699B1 (ko) | 2001-06-21 | 2001-06-21 | 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020096611A KR20020096611A (ko) | 2002-12-31 |
| KR100650699B1 true KR100650699B1 (ko) | 2006-11-27 |
Family
ID=27710285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010035298A KR100650699B1 (ko) | 2001-06-21 | 2001-06-21 | 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100650699B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347372A (zh) * | 2013-07-29 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| KR20020096611A (ko) | 2002-12-31 |
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