KR20010015288A - 폴리실리콘 마스크와 화학적 기계적 폴리싱(ｃｍｐ)평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트유전체를 제조하기 위한 방법 - Google Patents

폴리실리콘 마스크와 화학적 기계적 폴리싱(ｃｍｐ)평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트유전체를 제조하기 위한 방법 Download PDF

Info

Publication number
KR20010015288A
KR20010015288A KR1020000039760A KR20000039760A KR20010015288A KR 20010015288 A KR20010015288 A KR 20010015288A KR 1020000039760 A KR1020000039760 A KR 1020000039760A KR 20000039760 A KR20000039760 A KR 20000039760A KR 20010015288 A KR20010015288 A KR 20010015288A
Authority
KR
South Korea
Prior art keywords
region
forming
gate
polysilicon layer
gate dielectric
Prior art date
Application number
KR1020000039760A
Other languages
English (en)
Inventor
게리비 브론너
제프리피터 겜비노
칼제이 래던스
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20010015288A publication Critical patent/KR20010015288A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

메모리 어레이 영역과 논리 장치 영역을 갖는 기판을 형성하는 단계, 기판 위에 두터운 게이트 유전체를 성장시키는 단계, 메모리 어레이 영역용의 두터운 게이트 유전체 위에 제1 폴리실리콘층을 포함한 게이트 스택을 형성하는 단계, 논리 장치 영역위의 기판 상에 얇은 게이트 유전체를 형성하는 단계－상기 얇은 게이트 유전체의 형성 동안에 메모리 어레이 영역 내의 게이트 스택층들은 두터운 게이트 산화물을 보호함－, 논리 장치 영역 내의 게이트 스택을 위한 제2 폴리실리콘층－제2 폴리실리콘층의 두께는 적어도 메모리 어레이 영역 내의 게이트 스택의 두께와 같음－을 형성하여 결과 구조물을 생성하는 단계, 화학적 기계적 폴리싱(CMP)을 이용하여 구조를 평탄화하는 단계, 및 메모리 어레이 영역 및 논리 장치 영역 내의 게이트 스택들을 패터닝하는 단계를 포함하는 반도체 장치를 만들기 위한 방법이 제공된다.

Description

폴리실리콘 마스크와 화학적 기계적 폴리싱(ＣＭＰ) 평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트 유전체를 제조하기 위한 방법{Process for Fabricating Two Different Gate Dielectric Thicknesses Using a Polysilicon Mask and Chemical Mechanical Polishing(ＣＭＰ) Planarization}
본 발명은 반도체 장치를 생성하기 위한 방법에 관한 것으로, 보다 구체적으로는, 반도체 장치를 생성하는데 있어서 화학적 기계적 폴리싱(CMP)를 이용하여 폴리실리콘 마스크로부터의 토포그라피 편차를 감소시키는 방법에 관한 것이다.
병합 DRAM 논리 회로(예를 들어, 소위 "하이브리드 회로")는 성능면에서 상당한 이점을 제공한다. 그러나, 고성능(예를 들어, 높은 속도)을 달성하기 위해서는 논리 회로 내에 얇은 게이트 유전체가 요구되는 반면, 높은 수율을 달성하기 위해서는 DRAM 어레이 내에 두터운 게이트 산화물이 요구된다.
본 명세서에서 참고용으로 인용된 미국 특허 제5,668,035호에 기술되어 있으며 도 6A-6C에 도시된 바와 같은 종래의 공정에서, 폴리실리콘 마스크는 논리 회로 내에 얇은 게이트 유전체를 성장시키면서 DRAM 어레이 내의 두터운 게이트 유전체를 보호하는데 이용된다.
특히 도 6A에 도시된 바와 같이, 종래의 포토리소그래픽 기술을 이용하여, 포토레지스트층(18)은 제1 폴리실리콘층(16) 상에 스핀-코팅(spin-coated)된 후 패터닝되어, 논리 장치 영역 장치(3) 위에 폴리실리콘층(16)을 노출시킨채 메모리 장치 영역(5) 위에 포토레지스트 부분을 남겨 놓는다.
그 다음, 제1 폴리실리콘층(16)은 도 6A에 도시된 바와 같이 논리 장치 영역(3) 위의 게이트 산화물층(14)까지 에칭된다. 에칭은, 염소(Cl2)와 같은 에칭 개스 및 아르곤(Ar)과 같은 캐리어 개스를 이용하여, 예를 들어, 반응성 이온 에칭에서 이방성 플라즈마 에칭을 통해 수행된다. 그 결과 게이트 산화물(14)까지 폴리실리콘층(16)의 선택적 에칭이 이루어진다.
제1 게이트 산화물층(14)는, 예를 들어, 불화수소산(HF)과 물과의 묽은 용액속에서의 딥 에칭(dip etch)에 의한 습식 에칭을 이용하여 논리 장치 영역(3)에서 선택적으로 제거된다.
도 6b를 참조하여, 포토레지스트층(18)이 제거되고, 제1 게이트 산화물층(14)보다 얇은 제2 게이트 산화물층(15)가 열적 산화에 의해 논리 장치 영역(3) 상에 형성된다. 이러한 열적 산화에 의해, 도 6b에 도시된 바와 같이 폴리실리콘층(16) 상에 실리콘 산화물층(17)도 역시 형성된다.
도 6c를 참조하여, 제2 폴리실리콘층(20)이 논리 장치 영역(3) 내의 제2 게이트 산화물층(15) 위쪽, 및 열적 산화동안에 제1 폴리실리콘층(16) 상에 형성되었던 산화물층(17) 위쪽에 유사한 형태로(conformal) 피착된다. 양호하게, 제2 및 제1 폴리실리콘층(16 및 20)은 본질적으로 동일한 두께로 피착된다. 이것은, 각각 제1 및 제2 산화물층 위의 폴리실리콘층(16 및 20)을, 실리콘 기판(10) 내로의 다른 장치 영역들 중 하나를 오버 에칭하지 않고, 동시 에칭(concurrent etch)할 수 있도록 해준다. 제2 폴리실리콘층(20)도 역시 이온 주입에 의해 N-형 도펀트(dopant)로 도핑된다. FET 게이트 전극들을 형성하는 폴리실리콘층(16 및 20)의 독립된 도핑은, 양쪽 게이트 전극 모두에서의 독립적인 도핑 제어를 위한 수단을 제공한다.
그러나, 상기 공정은 상당한 비평면형 구조(non-planar structure)를 초래한다. 이러한 비평면성은 0.25㎛이하 크기에서의 리소그래피를 위한 공정 윈도우(process window)를 대단히 감소시킬 것이다.
추가적인 문제는 어레이 내에 자기정렬 접촉부(self-aligned contacts)를 형성하는 것과 관련되어 있다. 이것은, 어레이 내의 게이트 상부 상에 SiN 캡(cap)을 필요로 한다. 그러나, SiN 캡은 추가적인 마스크를 이용하여 논리 장치 영역으로부터 제거되어야만 하므로, 집적 회로의 비용을 상승시킨다.
종래 방법의 상기와 같은 문제점을 고려하여, 본 발명의 목적은, 폴리실리콘 마스크와 화학적 기계적 폴리싱(CMP)을 이용하여 서로 다른 두께의 2개의 게이트 유전체를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 제1 특징으로, 반도체 장치를 만들기 위한 방법은, 메모리 어레이 영역과 논리 장치 영역을 갖는 기판을 형성하는 단계, 기판 위에 두터운 게이트 유전체를 성장시키는 단계, 메모리 어레이 영역용의 두터운 게이트 유전체 위에 제1 폴리실리콘층을 포함한 게이트 스택을 형성하는 단계, 논리 장치 영역 위의 기판 상에 얇은 게이트 유전체를 형성하는 단계－상기 얇은 게이트 산화물의 형성 동안에 메모리 어레이 영역 내의 게이트 스택층들은 두터운 게이트 산화물을 보호함－, 논리 장치 영역 내의 게이트 스택을 위한 제2 폴리실리콘층－제2 폴리실리콘층의 두께는 적어도 메모리 어레이 영역 내의 게이트 스택의 두께와 같음－을 형성하여 결과 구조물을 생성하는 단계, 화학적 기계적 폴리싱(CMP)을 이용하여 구조물을 평탄화하는 단계, 및 메모리 어레이 영역 및 논리 장치 영역 내의 게이트 스택들을 패터닝하는 단계를 포함한다.
이러한 본 발명의 방법을 이용하여, 게이트 스택 패터닝을 위한 평면형 구조가 달성된다. 추가적으로, 게이트 캡(cap)은 자기정렬 접촉부를 위해 필요한 메모리 어레이 영역내에는 형성되지만, 게이트 캡으로 인해 이중 작업-기능(dual work-function) 게이트의 형성이 보다 어려워지는 논리 장치 영역에는 형성되지 않는다. SiN 마스크 공정에 의해 피복되지 않는 논리 장치 영역은, 추가적인 차단(blockout) 마스크가 필요없이 이중 작업-기능을 제공한다. 최종 구조물(end structure)은 충분히 평탄화되고, 양호한 제어능력을 갖는 서로 다른 두께를 가진 게이트 스택들이 달성된다. 즉, 얇은 산화물 게이트 및 두터운 산화물 게이트가 동일한 칩상에서 얻어질 수 있다.
도 1은 논리 장치 영역 및 메모리 어레이 영역을 갖는 기판 상에 메모리 게이트 스택을 형성하는 단계를 도시한 도면.
도 2는 논리 장치 영역 위의 메모리 게이트 스택 물질을 선택적으로 제거하는 단계를 포함한 도 1의 구조를 처리하는 공정을 도시하는 도면.
도 3은 얇은 게이트 유전체(200) 위에 폴리실리콘(300)을 형성하는 단계를 포함한 도 2의 구조의 논리 게이트 스택을 처리하는 공정을 도시하는 도면.
도 4는 패터닝, 이온 주입, 및 실리사이드 공정을 포함한 도 3의 구조의 게이트 스택을 처리하는 공정을 도시하는 도면.
도 5는 본 발명의 방법에 따른 공정의 흐름도.
도 6a-6c는 반도체 장치를 형성하는 종래의 공정을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 샐로우 트렌치 격리
101 : 논리 장치 영역
102 : 두터운 게이트 유전체
103 : 폴리실리콘
104 : 실리사이드
105 : 패드질화물
201 : 메모리 어레이 영역
300 : 폴리실리콘
401 : 확산 영역
402 : 실리사이드
도 1-5를 참조하면, 예를 들어 화학적 기계적 폴리싱(CMP)을 이용하여 폴리실리콘 마스크로부터의 토포그라피를 감소시키는 방법이 도시되어 있다.
이러한 응용시에 CMP 이용의 문제점은, 게이트 스택 패터닝 동안에 오버-에칭에 있어서 편차를 최소화하기 위해 게이트 폴리실리콘 두께를 훌륭하게 제어해야 한다는 것이다. 게이트 폴리실리콘 두께를 제어하기 위하여 SixNy또는 SiO2폴리쉬 정지층(polish stop)을 이용하는 본 발명은 하기 설명에서와 같이 이 문제를 해결해 준다.
도 1과 도 5의 흐름도를 참조하여, (예를 들어, 실리콘으로 만들어진) 초기 기판은, 예를 들어, 논리 장치 영역(101)과 메모리 어레이 영역(201)을 포함하며, 실리콘 기판에는 샐로우 트렌치 격리(STI, 100)과 트렌치 커패시터(도시되지 않음)가 형성되어 있다(단계 501).
두터운 게이트 유전체(102)가 형성되며, 양호하게는 약 5㎚ 내지 50㎚ 범위의 두께, 더욱 양호하게는 약 7㎚의 두께를 갖는다(단계 502). 유전체는 열적 산화, 질화등에 의해 형성된 SiO2또는 SiOxNy일 수 있다.
그 후, 도핑된 (예를 들어, 양호하게는 As-도핑 또는 P-도핑) 폴리실리콘(103)이 두터운 게이트 유전체(102) 상에 (예를 들어, 양호하게는 화학적 증기 피착(CVD)에 의해) 형성된다(단계 503). 폴리실리콘(103)은 양호하게 약 20-200㎚ 범위의 두께를 가지며, 보다 양호하게는 약 50㎚의 두께를 가진다.
그 후, 실리사이드(예를 들어, 양호하게는, WSi2)(104)가 (예를 들어, 양호하게는 CVD나 스퍼터링에 의해) 형성된다. 실리사이드(104)는 약 20㎚ 내지 100㎚ 범위의 두께를 가지며, 보다 양호하게는 50㎚의 두께를 가진다(단계 504).
그 다음, 패드 질화물(105; 예를 들어, Si3N4)이 (예를 들어, CVD에 의해) 형성된다. 질화물(105)은 약 20㎚ 내지 300㎚ 범위의 두께를 가지며, 보다 양호하게는 150㎚의 두께를 가진다(단계 505). 상기 언급한 WSi2및 Si3N4층들은 선택 사항이며 본 발명을 실시하기 위해 꼭 필요한 것은 아니다. 저항층(106)은 게이트 구조의 메모리 어레이부 위에 형성된다. 단계(502 내지 505)는 게이트 스택(gate stack)을 형성하기 위한 단계들을 구성한다.
도 2를 참조하여, 논리 장치 영역(101) 위의 게이트 스택 물질들은 [F 및 Cl-계열의 에칭 개스를 사용한 반응성 이온 에칭(RIE)와 같은] 리소그래피 및 에칭에 의해 제거된다(단계 506).
저항층(106)을 제거한 후, 논리 장치 영역으로부터 두터운 게이트 유전체(102; 예를 들어, 산화물)이 (예를 들어, 불화수소(HF) 습식 에칭등에 의해) 벗겨져 나오며(strip), 얇은 게이트 유전체(200)가 (예를 들어, 성장 또는 피착에 의해) 형성되어, 약 2㎚ 내지 20㎚ 범위 내의 두께를 가지며, 보다 양호하게는 약 5㎚의 두께를 가진다(단계 507). 유전체(200)는 SiO2, SiOxNy, Ta2O5, 및/또는 Al2O3일 수 있다. 어레이 영역(201) 내의 게이트 스택층들은 상기 스트립(strip) 과정 및 얇은 게이트 산화물(200)의 성장 동안에 두터운 게이트 산화물(102)를 보호한다는 점에 주목한다.
도 3을 참조하여, (예를 들어, 양호하게는 도핑되지 않은) 제2 폴리실리콘층(300)이 (예를 들어, 양호하게는 CVD등에 의해 피착되어) 형성되고, 논리 장치 영역 내의 게이트로서 사용될 것이다(단계 508). 제2 폴리실리콘층(300)의 두께는 후속된 폴리싱 단계 동안에 평면성을 달성하기 위해 적어도 메모리 어레이 영역내의 전체 게이트 스택의 두께와 같은 두께를 가질 것이다.
그 다음, 구조물은, 메모리 어레이 영역(201) 내의 패드 질화물층(105, 예를 들어, Si3N4)을 정지층으로서 이용하여 화학적 기계적 폴리싱(CMP)을 통해 평탄화된다(단계 509). 만일, Si3N4층이 없다면, 제1 폴리실리콘층(103)의 상부 상에 형성된 얇은 게이트 유전체(200)이 폴리싱 정지층으로서 이용될 수 있다.
도 4를 참조하여, 리소그래픽 및 RIE를 이용하여 게이트 스택들이 패터닝된다(단계 510). RIE를 위해 하드 마스크(hard mask)가 필요하다면, SiO2또는 Si3N4와 같은 다른 유전체가 CMP후에 피착되어 하드 마스크로서 역할하도록 할 수도 있다.
그 후, 논리 장치 영역 내의 모든 확산 영역(401)과 게이트(300)의 도핑이, 이온 주입 및 어닐링에 의해 이루어진다(단계 511).
표준 실리사이드 공정, 금속 피착, 어닐링, 및 습식 에칭에 의해 논리 장치 영역 내의 게이트들 뿐만 아니라 모든 확산 영역들 상에 실리사이드(402)가 형성된다(단계 512).
본 발명에 따른 상술한 공정은 다수의 이점을 가진다. 첫째, 게이트 스택 패터닝을 위한 평면형 구조가 달성된다. 추가적으로, 게이트 캡이 (자기-정렬 접촉부를 위해 필요한) 어레이 영역 내에는 형성되지만 (게이트 캡이 이중 작업-기능 게이트의 형성을 어렵게 만드는) 논리 장치 영역 내에는 형성되지 않는다.
논리 장치 영역은 캡 질화물에 의해 피복되지 않으므로 이중 작업-기능 게이트를 위한 주입 동안에 마스크 단계(예를 들어, 차단 마스크)를 절약하게 된다. 최종 구조물은 양호하게 평탄화된다.
나아가, 서로 다른 두께를 갖는 게이트 스택이 양호한 제어성을 가지고 달성된다. 즉, 얇은 산화물 게이트와 두터운 산화물 게이트가 동일한 칩 상에 형성된다.
본 발명은 상술한 공정 및/또는 구현으로만 제한되는 것은 아니다.
이중 산화물 게이트 및/또는 2개의 서로 다른 게이트 스택을 요구하는 어떠한 공정도 본 발명의 혜택을 받을 수 있다. 예를 들어, 임베딩된 플래시 메모리(embedded flash memory)의 제조는 본 발명의 방법으로부터 상당한 혜택을 받을 것이다.
본 발명이 양호한 실시예의 관점에서 기술되었지만, 첨부된 특허청구범위의 정신과 영역으로부터 벗어나지 않고 본 발명이 수정되어 실시될 수 있다는 것을 당업자는 이해할 것이다.

Claims (20)

  1. 반도체 장치를 형성하기 위한 방법에 있어서,
    메모리 어레이 영역과 논리 장치 영역을 갖는 기판을 형성하는 단계와,
    상기 기판 위에 두터운 게이트 유전체를 성장시키는 단계와,
    제1 폴리실리콘층을 포함한 게이트 스택을 상기 메모리 어레이 영역용의 상기 두터운 게이트 유전체 위에 형성하는 단계와,
    상기 논리 장치 영역 위의 상기 기판 상에 얇은 게이트 유전체를 형성하는 단계－상기 얇은 게이트 유전체의 형성 동안에 상기 메모리 어레이 영역내의 상기 게이트 스택층들은 상기 두터운 게이트 산화물을 보호함－와,
    상기 논리 장치 영역 내의 상기 게이트 스택을 위한 제2 폴리실리콘층－상기 제2 폴리실리콘층의 두께는 적어도 상기 메모리 어레이 영역 내의 상기 게이트 스택의 두께와 동일함－을 형성하여 구조 결과물을 생성하는 단계와,
    화학적 기계적 폴리싱(CMP)을 이용하여 상기 구조물을 평탄화시키는 단계와,
    상기 메모리 어레이 영역과 상기 논리 장치 영역 내의 게이트 스택들을 패터닝하는 단계
    를 포함하는 반도체 장치 형성 방법.
  2. 제1항에 있어서, 게이트 스택을 형성하는 상기 단계는,
    도핑된 상기 제1 폴리실리콘층을 상기 두터운 게이트 유전체 위에 형성하는 단계와,
    상기 제1 폴리실리콘층 위에 실리사이드(silicide)를 형성하는 단계와,
    상기 실리사이드 위에 패드 질화물(pad nitride)을 형성하는 단계와,
    상기 논리 장치 영역 위의 상기 게이트 스택 물질들을 리소그래피 및 에칭에 의해 제거하는 단계를 포함하는 반도체 장치 형성 방법.
  3. 제1항에 있어서, 상기 기판 상에 상기 두터운 유전체를 형성한 후에 상기 논리 장치 영역 내의 상기 두터운 게이트 유전체를 벗겨내는 단계를 더 포함하는 반도체 장치 형성 방법.
  4. 제1항에 있어서, 상기 게이트 스택은 캡 질화물(cap nitride)층을 가지며, 상기 평탄화 단계는 상기 메모리 어레이 영역 내의 캡 질화물층을 폴리싱 정지층(polish stop)으로서 이용하는 단계를 포함하는 반도체 장치 형성 방법.
  5. 제1항에 있어서, 상기 얇은 게이트 유전체는 상기 제1 폴리실리콘층의 상부 상에 형성되어 CMP동안에 폴리싱 정지층으로서 이용되는 반도체 장치 형성 방법.
  6. 제1항에 있어서,
    상기 패터닝 단계는 리소그래피 및 반응성 이온 에칭(RIE)를 이용하여 수행되며,
    상기 방법은,
    이온 주입 및 어닐링에 의해 상기 논리 장치 영역 내의 확산 영역 및 게이트들을 도핑하는 단계와,
    상기 논리 장치 영역내의 확산 영역 및 게이트들 상에 실리사이드를 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  7. 제1항에 있어서, 상기 두터운 게이트 유전체는 약 5㎚ 내지 50㎚ 범위내의 두께를 갖는 반도체 장치 형성 방법.
  8. 제1항에 있어서, 상기 두터운 게이트 유전체는 약 7㎚의 두께를 갖는 반도체 장치 형성 방법.
  9. 제1항에 있어서, 상기 두터운 게이트 유전체는 SiO2및 SiOxNy중 적어도 하나인 반도체 장치 형성 방법.
  10. 제1항에 있어서, 상기 제1 폴리실리콘층은 As-도핑 또는 P-도핑된 폴리실리콘중 적어도 하나이며, 약 20㎚ 내지 200㎚ 범위의 두께를 갖는 반도체 장치 형성 방법.
  11. 제1항에 있어서, 상기 얇은 게이트 유전체는 약 2㎚ 내지 20㎚ 범위의 두께를 갖는 반도체 장치 형성 방법.
  12. 제1항에 있어서, 상기 제2 폴리실리콘층은 상기 논리 장치 영역 내의 게이트를 형성하기 위한 것으로서, 화학적 증기 피착(CVD)에 의해 피착된 도핑되지 않은 폴리실리콘층을 포함하는 반도체 장치 형성 방법.
  13. 제1항에 있어서, 상기 제2 폴리실리콘층의 두께는 적어도 상기 메모리 어레이 영역 내의 전체 게이트 스택의 두께와 같은 반도체 장치 형성 방법.
  14. 제1항에 있어서, 상기 제1 폴리실리콘층의 상부 상에 형성된 상기 얇은 게이트 유전체는 폴리싱 정지층으로서 이용되는 반도체 장치 형성 방법.
  15. 서로 다른 두께의 2개의 게이트 유전체를 갖는 반도체 장치를 형성하기 위한 방법에 있어서,
    제1 영역 및 제2 영역을 갖는 기판을 형성하는 단계와,
    상기 기판 위에 두터운 게이트 유전체를 성장시키는 단계와,
    제1 폴리실리콘층을 포함한 게이트 스택을 상기 제1 영역의 두터운 게이트 유전체 위에 형성하는 단계와,
    상기 제2 영역 위의 상기 기판 상에 얇은 게이트 유전체를 형성하는 단계－상기 얇은 게이트 유전체의 형성 동안에 상기 제1 영역 내의 상기 게이트 스택층들은 상기 두터운 게이트 산화물을 보호함－와,
    상기 제2 영역내의 상기 게이트 스택을 위한 제2 폴리실리콘층－상기 제2 폴리실리콘층의 두께는 적어도 상기 제1 영역내의 게이트 스택의 두께와 동일함－을 형성하여 결과 구조물을 생성하는 단계와,
    화학적 기계적 폴리싱(CMP)을 이용하여 상기 구조물을 평탄화하는 단계
    를 포함하는 반도체 장치 형성 방법.
  16. 제15항에 있어서, 상기 제1 영역 및 제2 영역 내의 게이트 스택들을 패터닝하는 단계를 더 포함하는 반도체 장치 형성 방법.
  17. 제15항에 있어서, 상기 제1 영역은 메모리 어레이 영역을 포함하고, 상기 제2 영역은 논리 장치 영역을 포함하는 반도체 장치 형성 방법.
  18. 제15항에 있어서, 게이트 스택을 형성하는 상기 단계는
    도핑된 상기 제1 폴리실리콘층을 상기 두터운 게이트 유전체 위에 형성하는 단계와,
    상기 제1 폴리실리콘층 위에 실리사이드를 형성하는 단계와,
    상기 실리사이드 위에 패드 질화물을 형성하는 단계와,
    리소그래피 및 에칭에 의해 상기 제2 영역 위의 상기 게이트 스택 물질들을 제거하는 단계를 포함하는 반도체 장치 형성 방법.
  19. 임베딩된 플래시 메모리를 형성하는 방법에 있어서,
    제1 영역 및 제2 영역을 갖는 기판을 형성하는 단계와,
    상기 기판 위에 두터운 게이트 유전체를 성장시키는 단계와,
    제1 폴리실리콘층을 포함한 게이트 스택을 상기 제1 영역용의 상기 두터운 게이트 유전체 위에 형성하는 단계와,
    상기 제2 영역 위의 상기 기판 상에 얇은 게이트 유전체를 형성하는 단계－상기 얇은 게이트 유전체의 형성 동안에 상기 제1 영역 내의 상기 게이트 스택층들은 상기 두터운 게이트 산화물을 보호함－와,
    상기 제2 영역내의 상기 게이트 스택용의 제2 폴리실리콘층을 형성하여 결과 구조물을 생성하는 단계와,
    상기 구조물을 화학적 기계적 폴리싱(CMP)을 이용하여 평탄화하는 단계
    를 포함하는 임베딩된 플래시 메모리 형성 방법.
  20. 제19항에 있어서, 상기 제1 영역 및 상기 제2 영역 내의 상기 게이트 스택들을 패터닝하는 단계를 더 포함하며, 상기 제2 폴리실리콘층의 두께는 적어도 상기 제1 영역 내의 게이트 스택의 두께와 동일한 임베딩된 플래쉬 메모리 형성 방법.
KR1020000039760A 1999-07-22 2000-07-12 폴리실리콘 마스크와 화학적 기계적 폴리싱(ｃｍｐ)평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트유전체를 제조하기 위한 방법 KR20010015288A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/359,290 US6200834B1 (en) 1999-07-22 1999-07-22 Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US09/359,290 1999-07-22

Publications (1)

Publication Number Publication Date
KR20010015288A true KR20010015288A (ko) 2001-02-26

Family

ID=23413185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000039760A KR20010015288A (ko) 1999-07-22 2000-07-12 폴리실리콘 마스크와 화학적 기계적 폴리싱(ｃｍｐ)평탄화를 이용하여 서로 다른 두께를 갖는 2개의 게이트유전체를 제조하기 위한 방법

Country Status (6)

Country Link
US (1) US6200834B1 (ko)
JP (1) JP2001077321A (ko)
KR (1) KR20010015288A (ko)
CN (1) CN1150609C (ko)
SG (1) SG85714A1 (ko)
TW (1) TW440938B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650699B1 (ko) * 2001-06-21 2006-11-27 삼성전자주식회사 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333220B1 (en) * 1999-06-04 2001-12-25 International Business Machines Corporation Method and apparatus for providing low-GIDL dual workfunction gate doping with borderless diffusion contact
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
JP2001127270A (ja) * 1999-10-27 2001-05-11 Nec Corp 半導体装置及びその製造方法
US6344416B1 (en) * 2000-03-10 2002-02-05 International Business Machines Corporation Deliberate semiconductor film variation to compensate for radial processing differences, determine optimal device characteristics, or produce small productions
US6326260B1 (en) * 2000-06-22 2001-12-04 International Business Machines Corporation Gate prespacers for high density, high performance DRAMs
US6417037B1 (en) * 2000-07-18 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method of dual gate process
US6346445B1 (en) * 2000-11-17 2002-02-12 United Microelectronics Corp. Method for fabricating semiconductor devices with dual gate oxides
US6468838B2 (en) * 2001-03-01 2002-10-22 United Microelectronic Corp. Method for fabricating a MOS transistor of an embedded memory
KR100364122B1 (en) * 2001-04-24 2002-12-11 Hynix Semiconductor Inc Method for fabricating semiconductor device
US6949479B2 (en) 2001-06-13 2005-09-27 Micron Technology, Inc. Methods of forming transistor devices
KR100397176B1 (ko) * 2001-07-26 2003-09-06 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법
US6551883B1 (en) * 2001-12-27 2003-04-22 Silicon Integrated Systems Corp. MOS device with dual gate insulators and method of forming the same
US20030109130A1 (en) * 2001-12-07 2003-06-12 International Business Machines Corporation Dual-gate process with CMP
DE10207122B4 (de) * 2002-02-20 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats
US6709926B2 (en) * 2002-05-31 2004-03-23 International Business Machines Corporation High performance logic and high density embedded dram with borderless contact and antispacer
BE1015723A4 (nl) * 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.
US7160771B2 (en) * 2003-11-28 2007-01-09 International Business Machines Corporation Forming gate oxides having multiple thicknesses
US7012021B2 (en) * 2004-01-29 2006-03-14 Taiwan Semiconductor Mfg Method for end point detection polysilicon chemical mechanical polishing in an anti-fuse memory device
US7030012B2 (en) * 2004-03-10 2006-04-18 International Business Machines Corporation Method for manufacturing tungsten/polysilicon word line structure in vertical DRAM
JP4322150B2 (ja) * 2004-03-15 2009-08-26 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7144784B2 (en) * 2004-07-29 2006-12-05 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
US20080185667A1 (en) * 2004-09-17 2008-08-07 Kenichi Yoshino Thin Film Semiconductor Device and Method for Manufacturing the Same
KR100697290B1 (ko) * 2005-09-08 2007-03-20 삼성전자주식회사 이미지 센서의 형성 방법
US20080150011A1 (en) * 2006-12-21 2008-06-26 Spansion Llc Integrated circuit system with memory system
US20080203485A1 (en) * 2007-02-28 2008-08-28 International Business Machines Corporation Strained metal gate structure for cmos devices with improved channel mobility and methods of forming the same
CN102543705B (zh) * 2011-07-12 2014-05-28 上海华力微电子有限公司 用于高、低压器件的多晶硅栅电极集成工艺
CN102543706B (zh) * 2011-07-22 2014-06-04 上海华力微电子有限公司 一种不同多晶硅栅电极厚度的集成工艺
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法
CN111916465A (zh) * 2019-05-08 2020-11-10 格科微电子（上海）有限公司 提高多栅晶体管中厚栅介质层性能的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08130250A (ja) * 1994-09-05 1996-05-21 Fuji Electric Co Ltd Ｍｏｓ型集積回路装置の製造方法
US5576226A (en) * 1994-04-21 1996-11-19 Lg Semicon Co., Ltd. Method of fabricating memory device using a halogen implant
JPH10163337A (ja) * 1996-11-28 1998-06-19 Nec Corp 半導体装置の製造方法
KR19980048849A (ko) * 1996-12-18 1998-09-15 김광호 반도체소자 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5668035A (en) * 1996-06-10 1997-09-16 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating a dual-gate dielectric module for memory with embedded logic technology
JPH11135745A (ja) * 1997-10-29 1999-05-21 Toshiba Corp 半導体装置及びその製造方法
US6015730A (en) * 1998-03-05 2000-01-18 Taiwan Semiconductor Manufacturing Company Integration of SAC and salicide processes by combining hard mask and poly definition
US6037222A (en) * 1998-05-22 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5576226A (en) * 1994-04-21 1996-11-19 Lg Semicon Co., Ltd. Method of fabricating memory device using a halogen implant
JPH08130250A (ja) * 1994-09-05 1996-05-21 Fuji Electric Co Ltd Ｍｏｓ型集積回路装置の製造方法
JPH10163337A (ja) * 1996-11-28 1998-06-19 Nec Corp 半導体装置の製造方法
KR19980048849A (ko) * 1996-12-18 1998-09-15 김광호 반도체소자 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650699B1 (ko) * 2001-06-21 2006-11-27 삼성전자주식회사 별개의 게이트 구조를 갖는 반도체 장치의 게이트 형성방법

Also Published As

Publication number Publication date
CN1150609C (zh) 2004-05-19
TW440938B (en) 2001-06-16
CN1282103A (zh) 2001-01-31
US6200834B1 (en) 2001-03-13
SG85714A1 (en) 2002-01-15
JP2001077321A (ja) 2001-03-23

Similar Documents

Publication Publication Date Title
US6200834B1 (en) Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
JP3529732B2 (ja) Ｍｏｓｆｅｔデバイスを形成する方法
US6033962A (en) Method of fabricating sidewall spacers for a self-aligned contact hole
KR20040099533A (ko) 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터
US7057237B2 (en) Method for forming devices with multiple spacer widths
US5856227A (en) Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer
US7169681B2 (en) Method of forming dual gate dielectric layer
JP4283017B2 (ja) 半導体装置の製造方法
US6184116B1 (en) Method to fabricate the MOS gate
US6979651B1 (en) Method for forming alignment features and back-side contacts with fewer lithography and etch steps
US6803289B1 (en) Bipolar transistor and method for making the same
US6706577B1 (en) Formation of dual gate oxide by two-step wet oxidation
KR101062835B1 (ko) 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
US20030148617A1 (en) Method of forming small transistor gates by using self-aligned reverse spacer as a hard mask
KR100444301B1 (ko) 질화막 ｃｍｐ를 이용한 다마신 금속 게이트 형성 방법
KR20050052643A (ko) 리세스 채널을 갖는 트랜지스터 형성방법
KR100307537B1 (ko) 반도체소자의 게이트 형성방법
US7371665B2 (en) Method for fabricating shallow trench isolation layer of semiconductor device
KR100359766B1 (ko) 반도체 소자의 제조 방법
US6207581B1 (en) Method of fabricating node contact hole
KR100255005B1 (ko) 반도체소자의 제조 방법
KR100291417B1 (ko) 반도체 소자의 아이솔레이션 제조방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR100417195B1 (ko) 반도체 소자의 제조방법
KR100467642B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20030307

Effective date: 20041130