BE1015723A4 - Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden. - Google Patents

Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden. Download PDF

Info

Publication number
BE1015723A4
BE1015723A4 BE2003/0548A BE200300548A BE1015723A4 BE 1015723 A4 BE1015723 A4 BE 1015723A4 BE 2003/0548 A BE2003/0548 A BE 2003/0548A BE 200300548 A BE200300548 A BE 200300548A BE 1015723 A4 BE1015723 A4 BE 1015723A4
Authority
BE
Belgium
Prior art keywords
layer
metal
metal layer
semiconductor
dielectric layer
Prior art date
Application number
BE2003/0548A
Other languages
English (en)
Inventor
Tom Schram
Jacob Christopher Hooker
Marcus Johannes An Dal
Original Assignee
Imec Inter Uni Micro Electr
Konink Philips Electronics B V
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Imec Inter Uni Micro Electr, Konink Philips Electronics B V filed Critical Imec Inter Uni Micro Electr
Priority to BE2003/0548A priority Critical patent/BE1015723A4/nl
Priority to DE602004024490T priority patent/DE602004024490D1/de
Priority to EP04077816A priority patent/EP1524688B1/en
Priority to AT04077816T priority patent/ATE451718T1/de
Priority to TW093131120A priority patent/TWI242263B/zh
Priority to JP2004301647A priority patent/JP4994585B2/ja
Priority to US10/978,786 priority patent/US7226827B2/en
Priority to CNA2004100471985A priority patent/CN1627502A/zh
Application granted granted Critical
Publication of BE1015723A4 publication Critical patent/BE1015723A4/nl
Priority to US11/750,916 priority patent/US20070215951A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

De uitvinding heeft betrekking op een werkwijze ter vervaardiging van een halfgeleiderinrichting met een halfgeleiderlichaam dat een eerste halfgeleiderstructuur bevat met een diëlectrische laag en een eerste geleider, en een tweede halfgeleiderstructuur met een diëlectrische laag en een tweede geleider, waarbij het aan de diëlectrische laag grenzende deel van de eerste geleider en een andere werkfunctie heeft dan het overeenkomstige deel van de tweede geleider; In de werkwijze van de uitvinding wordt na het aanbrengen van de diëlectrische laag op het halfgeleiderlichaam, op die diëlectrische laag een metaallaag aangebracht, daarop wordt dan een siliciumlaag afgezet die ter plaatse van de eerste halgeleiderstructuur met de metaallaag in reactie wordt gebracht en waarbij een metaalsilicide gevormd wordt. Volgens de uitvinding worden de delen van de geleiders met verschillende werkfunctie gevormd door ter plaatse van één van beide halfgeleiderstructuren een andere laag dan de siliciumlaag te etsen, in het bijzonder een metaallaag. Verder wordt over de silicium laag een verdere metaallaag aangebracht waarmee ter plaatse van de tweede transistor

Description


   <Desc/Clms Page number 1> 
 



   Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden Technisch gebied van de uitvinding
Onderhavige uitvinding betreft een werkwijze voor het vervaardigen van halfgeleiderinrichtingen met een diëlektrische laag en ten minste twee gesilicideerde elektroden, waarbij het deel van elk van de ten minste twee gesilicideerde elektroden dat grenst aan de diëlektrische laag een verschillende werkfunctie heeft. 



  Stand van de techniek
Het vervaardigen van bijvoorbeeld silicium CMOSFETs (complimentary metal oxyde semiconductor field effect transistors) vereist PMOS en NMOS structuren of transistoren op eenzelfde substraat. Het is daarbij van belang voor een optimale werking van beide soorten transistoren dat de werkfunctie van althans het aan de   diëlektrische.   laag grenzende deel van de poortelektrode van de eerste transistor, bijvoorbeeld een PMOST, verschilt van dat van de tweede, bijvoorbeeld een NMOST. Laatstgenoemde vraag om een poortelektrode met een lage werkfunctie, namelijk één die in de buurt ligt van die van n-type   poiykristallijn   silicium, i.e. ongeveer 4,2 eV, terwijl voor de eerstgenoemde een werkfunctie gewenst wordt die in de buurt ligt van die van p-type polykristallijn silicium, i.e. 5,2 eV. 



   Een werkwijze om dergelijke structuren te vervaardigen is bekend uit EP-1211729. Daarin wordt getoond om een tweetal MOS transistoren te maken, waarbij op een diëlektrische laag, die zich in de gebieden van beide transistoren bevindt, een metaallaag aan te brengen en daarop een siliciumlaag. Ter plaatse van één van de twee transistoren wordt de siliciumlaag weer verwijderd met behulp van fotolithografie en etsen, waarna met behulp van een   warmtestap   het silicium ter piaatse van de andere transistor in reactie wordt gebracht met het daaronder liggende metaal waarbij een metaalsilicide gevormd wordt dat dan grenst aan de diëlektrische laag. De daarnaast gevormde poortelektrode van de eerstgenoemde transistor bevat 

 <Desc/Clms Page number 2> 

 dan een metaal grenzend aan de diëlectrische laag.

   Op die manier worden in EP-1211729 naast elkaar poortelektroden gevormd met verschillende werkfuncties, namelijk die van het silicide en die van het metaal, en kunnen zowel NMOS als PMOS transistoren tegelijkertijd van optimale eigenschappen voorzien worden. 



   Een bezwaar van de hierboven besproken werkwijze is dat het plaatselijk verwijderen van het silicium een ongewenste asymmetrie in de structuur van beide transistoren teweeg brengt, waaraan verschillende nadelen verbonden zijn. Door het plaatselijk verwijderen van het silicium ontstaat een verschil in dikte van de poortelektroden met een verschillende werkfunctie. Dit hoogteverschil kan tijdens de belichtingsstap, waarbij het patroon van de poortelektrodes gevormd wordt in een fotogevoelige laag boven op de poortelektrodelaag, aanleiding geven tot afwijkingen in de breedte van de poortelektrodes. Hierdoor kunnen de elektrische karakteristieken van de transistoren afwijken van de gewenste waarde.

   Dit verschil in dikte bemoeilijkt ook het vórmen van de afstandsstukken aangezien de afmetingen hiervan ook bepaald worden door de hoogte van de poortelektrode waartegen deze afstandsstukken aanleunen. Door dit verschil in dikte bestaat het gevaar dat tijdens de vorming van de aan- en afvoergebieden door middel van een ionenimplantatie ionen doorheen de dunnere poortelectrode in het onderliggende kanaalgebied worden geïmplanteerd of daarheen kunnen diffunderen. Om dit probleem op te lossen moet een bijkomende optimisatie gebeuren van de implantatieparamters. 



  Samenvatting van de uitvinding
Het is de bedoeling van onderhavige uitvinding een werkwijze te verschaffen waarmee gemakkelijk twee elektroden met een verschillende werkfunctie kunnen gemaakt worden, in het bijzonder een werkwijze waarin gelijktijdig zowel een NMOS als een PMOS transistor gemaakt kunnen worden met poortelektroden waarvan de aan de   diëlektrische   laag grenzende delen een verschillende en geschikte werkfunctie bezitten en die het bovengenoemde bezwaar van asymmetrie niet bezit. 

 <Desc/Clms Page number 3> 

 



   In een eerste uitvoeringsvorm van de uitvinding wordt een werkwijze voorzien voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam, waarbij het halfgeleiderlichaam bevat : - een eerste halfgeleiderstructuur met een diëlektrische laag en een eerste elektrode die een eerste geleider bevat, en - een tweede halfgeleiderstructuur met een diëlektrische laag en een tweede elektrode   die' een   tweede geleider bevat die verschilt van de eerste geleider en waarvan het aan de diëlektrische laag grenzende deel een andere werkfunctie heeft dan het overeenkomstige deel van de eerste geleider. 



  In de werkwijze van de uitvinding wordt na het aanbrengen van de diëlektrische laag op het halfgeleiderlichaam, op de diëlektrische laag een eerste metaallaag aangebracht met daarop een siliciumlaag die ter plaatse van minstens één halfgeleiderstructuur met elkaar in reactie worden gebracht, waarbij een eerste metaalsilicide gevormd wordt. De werkwijze volgens de uitvinding heeft als kenmerk dat de delen van de geleiders met verschillende werkfunctie gevormd worden door het etsen van een andere laag dan de siliciumlaag ter plaatse van één van beide halfgeleiderstructuren. 



   In een specifiek uitvoeringsvoorbeeld van de uitvinding wordt een werkwijze beschreven voor het vervaardigen van halfgeleiderinrichting met een substraat en een halfgeleiderlichaam, waarbij het halfgeleiderlichaam kan bevatten : - een eerste veldeffect transistor met een eerste aan- en afvoergebied en met een kanaalgebied van een eerste geleidingstype en met een door een diëlektrische laag van het kanaalgebied gescheiden eerste poortelektrode die een eerste geleider bevat, en - een tweede veldeffect transistor met een tweede aan- en afvoergebied en met een kanaalgebied van een tweede, aan het eerste tegengestelde,

   geleidingstype en met een door een diëlektrische laag van het kanaalgebied gescheiden tweede poortelektrode die een tweede geleider bevat die verschilt van de eerste geleider en waarvan het aan de diëlektrische laag grenzende deel een andere werkfunctie heeft dan het overeenkomstige deel van de eerste geleider. 

 <Desc/Clms Page number 4> 

 - en waarvan het aan de diëlektrische laag grenzende deel een andere werkfunctie heeft dan het overeenkomstige deel van de eerste geleider. 



  Volgens de uitvinding wordt na het aanbrengen van de diëlektrische laag op het halfgeleiderlichaam, op de diëlektrische laag een eerste metaallaag aangebracht en daarop een siliciumlaag die ter plaatse van de eerste transistor met elkaar in reactie worden gebracht waarbij ter plaatse een eerste metaalsilicide gevormd wordt. De delen van de geleiders met verschillende werkfunctie worden gevormd door het ter plaatse van één van beide transistoren etsen van een andere laag dan de siliciumlaag. 



   In een voorkeursuitvoeringsvorm van de uitvinding kan de eerste metaallaag een siliciderende metaallaag zijn. Deze laag kan gevormd worden ter plaatse van beide halfgeleiderstructuren en kan, vóór de afzetting van de siliciumlaag, ter plaatse van bijvoorbeeld de tweede transistor verwijderd worden, bijvoorbeeld door middel van etsen. Deze eerste metaallaag kan zeer dun zijn en is bij voorkeur tussen 5 tot 50 nm dik en kan verschillende geschikte en met silicium een silicide vormende metalen bevatten zoals bijvoorbeeld nikkel, titaan of kobalt en is in een voorkeursuitvoeringsvorm nikkel. 



   In een andere uitvoeringsvorm wordt tussen de eerste metaallaag en de diëlektrische laag een tweede, niet-siliciderende metaallaag aangebracht. In dit geval kan de eerste metaallaag, die een siliciderend metaallaag is, bovenop de tweede metaallaag afgezet worden. De niet-siliciderende metaallaag kan bijvoorbeeld van molybdeen, wolfraam, platina, iridium, tantaal, hafnium of een ander geschikt metaal zijn. Deze niet-siliciderende metaallaag bevat bij voorkeur een metaal dat stabiel is ten opzichte van het metaal van de eerste metaallaag en ten opzichte van het te vormen metaalsilicide. Bijzonder geschikt met het oog op de gewenste stabiliteit ten opzichte van een metaal silicide vormend metaal en het daarmee gevormde silicide zijn metalen als wolfraam, molybdeen en tantaal.

   In deze uitvoeringsvorm van de uitvinding wordt de tweede   metaallaag,   zijnde de niet-siliciderende metaallaag, ter plaatse van één van de transistoren verwijderd door bijvoorbeeld etsen. Dit verwijderen kan gebeuren vóór het afzetten van de siliciumlaag. 

 <Desc/Clms Page number 5> 

 



   De werkwijze- kan verder het afzetten van een derde metaallaag bevatten na het vormen van de eerste en tweede halfgeleiderstructuur, waarbij de derde metaallaag een siliciderende   metaallaag   is, en bijvoorbeeld nikkel, titaan of kobalt kan bevatten, en waarmee ter plaatse van minstens één halfgeleiderstructuur een verder   metaalsilicide   kan gevormd worden. Het verder metaalsilicide kan een ander siliciumgehalte hebben dan het eerste metaalsilicide. In een uitvoeringsvorm van de uitvinding kan het eerste metaalsilicide gevormd worden als een disilicide en het verder metaalsilicide als een monosilicide. 



   In een verder uitvoeringsvorm van de uitvinding kan het etsen van een andere laag dan de siliciumlaag uitgevoerd worden als het verwijderen van een deel van de eerste, tweede of derde metaallaag. De eerste of de tweede metaallaag kunnen worden geëtst voor het aanbrengen van de siliciumlaag. 



   In een specifiek voorbeeld van de uitvinding kan de eerste en de tweede halfgeleiderstructuur een veldeffect transistor zijn met een aan- en afvoergebied en een poortelektrode. In deze voorbeeld kan de derde metaallaag gebruikt worden voor het contacteren van aan- en afvoergebied. 



   Verder voorziet de uitvinding een halfgeleiderinrichting met een halfgeleiderlichaam, waarbij het halfgeleiderlichaam bevat : - een eerste halfgeleiderstructuur met een diëlektrische laag en een eerste poortelektrode die een eerste geleider bevat, en - een tweede halfgeleiderstructuur met een diëlektrische laag en een tweede poortelektrode die een tweede geleider bevat die verschilt van de eerste geleider en waarvan het aan de diëlektrische laag grenzende deel een andere werkfunctie heeft dan het overeenkomstige deel van de eerste geleider, en waarbij de halfgeleiderinrichting wordt vervaardigd met de werkwijze van de onderhavige uitvinding. In het bijzonder kunnen de eerste en tweede halfgeleiderstructuren transistoren zijn. 



   Andere kenmerken, eigenschappen en voordelen van onderhavige uitvinding zullen duidelijk worden uit de hierna volgende gedetailleerde beschrijving samen met bijgevoegde figuren die, als voorbeeld, de principes van de uitvinding illustreren. 

 <Desc/Clms Page number 6> 

 



  Korte beschrijving van de figuren   Fig. 1 tot 6 tonen schematisch een dwarsdoorsnede van een   halfgeleiderinrichting in opeenvolgende stadia van de vervaardiging volgens een eerste uitvoeringsvorm van een werkwijze volgens de uitvinding. 



   Fig. 7 tot 12' tonen schematisch een dwarsdoorsnede van een halfgeleiderinrichting in opeenvolgende stadia van de vervaardiging volgens een tweede uitvoeringsvorm van een werkwijze volgens de uitvinding. 



   Fig. 13 tot 20 tonen schematisch een dwarsdoorsnede van een halfgeleiderinrichting in opeenvolgende stadia van de vervaardiging volgens een derde uitvoeringsvorm van een werkwijze volgens de uitvinding. 



  Gedetailleerde beschrijving van uitvoeringsvormen
De onderhavige uitvinding zal hieronder beschreven worden met behulp van verschillende uitvoeringsvormen en met verwijzing naar verschillende figuren. De uitvinding is echter niet gelimiteerd tot deze uitvoeringsvormen en figuren. De beschreven figuren zijn alleen schematisch en niet limiterend bedoeld. In de figuren kunnen de afmetingen van sommige elementen overdreven en niet -op schaal zijn weergegeven om een concept te verduidelijken. 



   De werkwijze van deze uitvinding kan gebruikt worden voor het vervaardigen van halfgeleiderstructuren met twee elektrodes met verschillende werkfunctie. In een bijzonder geval kunnen bijvoorbeeld halfgeleiderstructuren worden vervaardigd die voorzien zijn van een controle-elektrode, zoals bijvoorbeeld een poortelektrode, en een eerste en tweede hoofdelektrode, zoals bijvoorbeeld een aan- en afvoergebied. In wat volgt zal de vervaardiging van een halfgeleiderinrichting met 2 halfgeleiderstructuren, elk met een poortelektrode en een aan- en afvoergebied volgens de onderhavige uitvinding worden besproken. Dit is enkel in het kader van de bespreking van de uitvinding en is niet beperkend voor de uitvinding. 



    Fig. 1 t/m 6 tonen schematisch een dwarsdoorsnede van een   halfgeleiderinrichting in opeenvolgende stadia van de vervaardiging met behulp van een eerste voorkeursuitvoeringsvorm van een werkwijze volgens de uitvinding. Bij de vorming van de inrichting 30 wordt uitgegaan van een 

 <Desc/Clms Page number 7> 

 halfgeleiderlichaam 1 met een substraat 2. In het substraat 2, dat in de besproken uitvoeringsvorm een p-type silicium substraat 2 is, maar in het algemeen elk ander geschikt substraat kan zijn, zal in de volgende stappen, ter plaatse van een in het p-type substraat 2 ingebracht n-type halfgeleidergebied 3, een eerste MOSFET transistor 4 gevormd worden (zie Fig. 1 ). Een deel van het n-type halfgeleidergebied 3 zal dan het kanaalgebied 3A van deze eerste MOSFET transistor 4 vormen.

   In een daarnaast liggend deel van het substraat 2 zal dan kanaalgebied 5 van tweede MOSFET transistor 6 gevormd worden. De kanaalgebieden 3A, 5 van twee naast elkaar liggende transistoren 4,6 worden elektrisch van elkaar gescheiden door middel van isolerende gebieden 7, die bijvoorbeeld van siliciumdioxide kunnen zijn. Deze isolerende gebieden 7 worden ook veld isolatie gebieden genoemd, en in geavanceerde technologieën kunnen ze gevormd worden door het etsen van groeven of "trenches" in het substraat 2, die dan gevuld worden met een oxide. Daarom worden deze isolerende gebieden 7 ook wel trench isolatie genoemd. 



   Het oppervlak van het halfgeleiderlichaam 1 wordt bedekt met een diëlektrische laag 8, die bijvoorbeeld siliciumdioxide kan bevatten maar die eveneens gemaakt kan zijn van om het even welk geschikt diëlektrisch materiaal, en die een dikte kan hebben tussen bijvoorbeeld 0. 5 en 1. 5 nm. Op deze diëlektrische laag 8 wordt dan een metaallaag 9 aangebracht. Deze metaallaag 9 kan bijvoorbeeld nikkel, titaan of kobalt bevatten of een combinatie hiervan en kan een dikte hebben tussen 5 en 50 nm. In de beschreven voorkeursuitvoeringsvorm bevat de metaallaag 9 nikkel en heeft ze een dikte van 5 nm. De metaallaag 9 kan afgezet worden met behulp van bijvoorbeeld een fysische opdamptechniek (PVD - Physical Vapour Deposition) zoals bijvoorbeeld sputteren. Op deze metaallaag wordt dan met behulp van bijvoorbeeld fotolithografie een masker 10 afgezet.

   Dit masker 10 kan bijvoorbeeld gemaakt zijn van fotolak. 



   In een volgende stap wordt de metaallaag 9 ter plaatse van de te vormen tweede transistor 6 verwijderd, met behulp van het afgezette masker 10. Deze stap is geïllustreerd in Fig. 2. Dit kan bijvoorbeeld gebeuren door middel van etsen met behulp van een etsmiddel dat zwavelzuur en 

 <Desc/Clms Page number 8> 

 waterstofperoxide bevat. Daarna wordt het masker 10 verwijderd, bijvoorbeeld met behulp van een zogenaamde masker stripper. Daarvoor kan bijvoorbeeld een plasma ets proces gebruikt worden. Na reiniging wordt dan een silicium laag 11, bijvoorbeeld een n-type gedoteerd polikristallijn silicium, aangebracht met behulp van bijvoorbeeld chemisch opdampen (CVD - Chemical Vapour Deposition) of fysisch opdampen zoals bijvoorbeeld sputteren. De dikte van de silicium laag 11kan bijvoorbeeld tussen 20 en 100 nm zijn en bedraagt in deze uitvoeringsvorm 50 nm.

   De siliciumlaag 11 kan relatief dik zijn waardoor de poortelektroden 13,14 van de te vormen transistoren 4,6 een geschikte en ongeveer gelijke hoogte kunnen bezitten. Vervolgens wordt met behulp van bijvoorbeeld fotolithografie een masker 12 in patroon gebracht op de siliciumlaag 11 ter plaatse van de te vormen poortelektroden 13,14 van beide transistoren 4,6. 



   Vervolgens worden de overbodige delen van de lagenstructuur buiten de maskers 12 verwijderd, bijvoorbeeld door middel van etsen, in de beschreven uitvoeringsvorm door middel van een droog plasma etsproces. Het   halfgeleiderlichaam   1 fungeert hierbij als etsstoplaag. De resterende delen vormen de poortelektroden 13,14 van de te vormen transistoren 4,6 (zie Fig. 3). 



   In een volgende stap wordt het masker 12 verwijderd, bijvoorbeeld op de manier zoals hierboven reeds besproken werd voor het verwijderen van masker 10 (zie Fig. 4). Hierna wordt, met behulp van bijvoorbeeld CVD, een, niet in de tekening weergegeven, isolerende laag van bijvoorbeeld siliciumnitride aangebracht over de structuur van Fig. 3 zonder het masker 12. 



  De vlakke delen daarvan, gelegen op de poortelektroden 13,14 en daartussen, worden dan door middel van bijvoorbeeld een anisotropisch plasma etsproces weer verwijderd. Op die manier worden tegen de zijwanden van de poortelektroden 13,14 door de achterblijvende delen van de siliciumnitridelaag afstandsstukken 15 gevormd. 



   Vervolgens worden dan, door middel. van   ionenimpiantatie,   de aan- en afvoergebieden 16,17 resp 18,19 van beide transistoren 4,6 gevormd. Dit kan bijvoorbeeld gebeuren door eerst aan- en afvoergebied 16,17 van de eerste transistor 4 te vormen, bijvoorbeeld door middel van een 

 <Desc/Clms Page number 9> 

 boorionenimplantatie, waarbij de tweede transistor 6 afgedekt wordt met een, niet in de tekening weergegeven, fotoresist masker. Dan worden op soortgelijke wijze met bijvoorbeeld een arseenionenimplantatie aan- en afvoergebied 18,19 van de tweede transistor 6 gevormd.

   In deze uitvoeringsvorm van de uitvinding zijn de transistoren 4,6 verder nog voorzien van een zogenaamde LDD gebieden (= Lightly Doped Drain) (16A, 17A en 18A, 19A), wat betekent dat vóór de vorming van de afstandsstukken 15 reeds een, licht gedoteerd, deel van aan- en afvoergebied 16,17 resp. 18,19 van de transistoren 4,6 gevormd is. Bij een geschikte warmtebehandeling gedurende enkele minuten bij een eerste, hogere temperatuur in het temperatuurgebied tussen 650 C en 850 C, wordt de metaallaag 9 omgezet, door interactie met de bovenliggende siliciumlaag 11, in een disilicidegebied 20 ter plaatse van de eerste transistor 4. Het hierboven genoemde temperatuur gebied is niet alleen geldig in het geval van de vorming van nikkeldisilicide, maar geldt algemeen voor de vorming van een metaaldisilicide (Zie US-6,440,851, Fig. 4a en b). 



   Dan wordt   een.verdere   metaallaag 21 aangebracht (zie Fig. 5), die in deze uitvoeringsvorm van de uitvinding eveneens nikkel bevat. De verdere metaallaag 21 heeft bij voorkeur een dikte tussen 5 en 50 nm. Vervolgens wordt in deze uitvoeringsvorm, door middel van een warmtebehandeling, een deel 22 van de verdere metaallaag 21 in het polykristallijn silicium 11van de poortelektroden 13,14 opgenomen, met vorming van metaalsilicide tot gevolg. 



  Soortgelijke delen 23 van de verdere metaallaag 21 worden hierbij in het halfgeleiderlichaam 1 opgenomen, eveneens met vorming van metaalsilicide tot gevolg, ter plaatse van aan- en afvoergebieden 16,17 resp. 18,19 van beide transistoren 4,6. 



   Hierna wordt het resterende deel van de verdere metaallaag 21 door middel van etsen verwijderd. Bij een warmtebehandeling gedurende enkele minuten bij een tweede, lagere temperatuur in een temperatuurgebied gelegen tussen bijvoorbeeld   450 C   en 650 C , worden vervolgens in het silicium van de poortelektroden 13,14 verder metaaisilicide of, voor de hier beschreven uitvoeringsvorm, nikkelmonosilicide gebieden 24,25 gevormd in respectievelijk de eerste poortelektrode 13 en tweede poortelektrode 14. Het bovengenoemd tempereatuurgebied is algemeen geldig voor het vormen van een monosilicide 

 <Desc/Clms Page number 10> 

 van een metaal (zie US-6,440,851 Fig. 4a en b).

   Omdat men algemeen de twee temperatuurgebieden, nl. voor de vorming van disilicide en voor de vorming van monosilicide, wil laten gelden voor alle mogelijke   silicidevormende   metalen raken beide gebieden elkaar, of overlappen ze elkaar eventueel. 



   Bij voorkeur worden de condities bij de vorming van het verder metaalsilicide zodanig gekozen dat dit verder silicide in de tweede transistor gevormd wordt tot aan de diëlektrische laag 8. De uitvinding berust hierbij op het inzicht dat een metaaldisilicide veelal een andere werkfunctie bezit dan een monosilicide. In de voorkeursuitvoering bevindt zich aldus boven/aanliggende de diëlektrische laag 8 in transistor 4 een gebied 24 met een hogere werkfunctie, namelijk die van het nikkeldisilicide, en in transistor 6 een   nikkelmonosilicide   met een lagere werkfunctie. Zo kan het silicide met de hoogste werkfunctie gekozen worden voor de PMOST en dat met de lagere werkfunctie voor de NMOST. Verder worden ook contactgebieden 26,27 gevormd in de aan- en afvoergebieden 16,17 en 18, 19 van beide transistoren   4,6.   



   Bij voorkeur wordt het metaalsilicide gevormd als een siliciumrijk silicide. Dit is thermodynamisch het meest stabiel ten opzichte van silicium. 



  Vaak wordt een dergelijk silicide gevormd bij hogere temperaturen. Bovendien heeft dit in het algemeen de laagste elektrische weerstand. In het geval voor de metaallaag nikkel gekozen wordt, ligt de werkfunctie van het disilicide dichtst bij de voor een PMOST 4 gewenste waarde. Het nikkel monosilicide, met een lagere werkfunctie, is meer geschikt voor een NMOST 6 en kan bij een lagere temperatuur gevormd worden. Aangezien bij de vorming van metaalsilicide een disilicide gevormd wordt bij een hogere temperatuur, terwijl een monosilicide gevormd wordt bij een lagere temperatuur, kunnen beide processen zo goed mogelijk onafhankelijk van elkaar uitgevoerd worden omdat bij de temperatuur van het tweede proces (vorming van metaal monosilicide), het eerste proces (vorming van metaal disilicide) niet goed kan plaatsvinden. 



   Bij voorkeur wordt de eerste transistor 4 als PMOS transistor gevormd. 



  Indien het metaalsilicide als nikkel disilicide gevormd wordt, bevindt zich dan in 

 <Desc/Clms Page number 11> 

 elk geval nabij de diëlectrische laag 4 in de eerste poortelektrode 13, een silicide met de hoogste werkfunctie, hetgeen voor een PMOST gewenst is. 



   De vervaardiging van de halfgeleiderinrinchting volgens de werkwijze van de onderhavige uitvinding wordt hierna voortgezet zoals gebruikelijk in de CMOS technologie. Daarbij worden met name verdere isolatoren en een gewenst geleiderpatroon aangebracht en tevens aansluitgebieden. Individuele inrichtingen 30 worden verkregen door middel van een separatie techniek zoals bijvoorbeeld zagen. 



   De werkwijze volgens de uitvinding berust op het inzicht dat het etsen van een andere laag, hier de metaallaag 9, dan de siliciumlaag 11het mogelijk maakt om één van de poortelektroden 13 te voorzien van een aan de diëlektrische laag 8 grenzend metaalsilicide 24 met een eerste werkfunctie, terwijl de andere poortelektrode 14 nabij de diëlektrische laag 8 een materiaal 25 met een andere werkfunctie kan bevatten. Door het etsen van een ander materiaal dan de siliciumlaag 11, in het bijzonder van de metaallaag 9 welke een geringere dikte heeft dan de siliciumlaag 11, wordt asymmetrie in de structuur van beide transistoren 4, 6 vermeden. 



   Metaallaag 9 kan ter plaatse van de tweede transistor 6 bijzonder selectief verwijderd worden ten opzicht van het materiaal van de diëlektrische laag 8 vóór het metaalsilicide gevormd wordt. Ook ontstaat een meer symmetrische structuur in vergelijking met de prior art, omdat zich nu in de poortelektroden 13,14 van beide transistoren 4,6 nog steeds silicium kan bevinden zonder dat daarvoor een additionele depositiestap van silicium nodig is. Hierdoor en door tiet aanbrengen van een verdere metaallaag 21 op de siliciumlaag 7 ter plaatse van beide transistoren 4,6 waarmee dan een verder metaalsilicide gevormd wordt, kunnen de poortelektroden 13,14 van beide transistoren 4,6 van zeer gunstige eigenschappen zoals een lage weerstand en de afwezigheid van het zogenaamde depletielaag effect, voorzien worden. 



  Tevens biedt dit de mogelijkheid om in een enkele processtap aan- en afvoergebieden 16,17 en 18,19 van beide transitoren 4,6 te voorzien van een aansluitgeleider 26,27 in de vorm van een silicide. 



   Tot slot is een belangrijk voordeel van een werkwijze volgens de uitvinding dat de toepassing van het verder metaalsilicide de mogelijkheid 

 <Desc/Clms Page number 12> 

 opent om beide poortelektroden 13,14 te vormen met metaalsiliciden 24,25 met een verschillend siliciumgehalte. Ook maakt dit het mogelijk om nabij de diëlektrische laag 8 beide poortelektroden 13,14 te voorzien van een silicide bevattend deel met een verschillende, respectievelijk voor PMOST en NMOST geschikte, samenstelling. 



   Fig. 7 t/m 12 tonen schematisch een dwarsdoorsnede van een halfgeleiderinrichting 40 in opeenvolgende stadia van de vervaardiging volgens een tweede uitvoeringsvorm van een werkwijze volgens de uitvinding. Bij de bespreking daarvan zullen met name de verschillen met de hierboven besproken werkwijze worden toegelicht. Overeenkomstige of identieke processtappen kunnen worden uitgevoerd zoals hierboven bij de eerste uitvoeringsvorm besproken. 



   Het oppervlak van een halfgeleiderlichaam 1 wordt bedekt met een diëlektrische laag 8 die in deze uitvoeringsvorm siliciumdioxide bevat, maar die kan gemaakt zijn van'om het even welk geschikt diëlektrisch materiaal, en die bijvoorbeeld tussen 0.5 en 1. 5 nm dik kan zijn. Bovenop de diëlektrische laag 8 wordt een metaallaag 31 aangebracht, die bij voorkeur 5 tot 50 nm dik kan zijn en die in deze uitvoeringsvorm 10 nm dik is (Fig 7). Deze metaallaag 31 bestaat uit een metaal dat stabiel is ten opzichte van een later aan te brengen metaallaag waarmee een metaalsilicide zal gevormd worden, en ten opzichte van het te vormen metaalsilicide. De metaallaag 31 kan bijvoorbeeld van molybdeen, wolfraam, platina, iridium, tantaal, hafnium of een ander geschikt metaal zijn en kan afgezet worden op de diëlektrische laag bijvoorbeeld door middel van opdampen.

   Met behulp van een masker 32 wordt metaallaag 31 ter plaatse van de eerste transistor 4 verwijderd, bijvoorbeeld door middel van etsen. 



   Na verwijderen van het masker 32 wordt een metaallaag 9 aangebracht, bijvoorbeeld door opdampen, gevolgd door afzetten van een polykristallijne siliciumlaag 11, bijvoorbeeld door middel van CVD. Deze lagen 9 en 11 kunnen vergelijkbare dikten hebben zoals de lagen 9 en 11 in de eerste uitvoeringsvorm. De metaallaag 9 bevat in dit uitvoeringsvoorbeeld nikkel, maar kan ook andere metalen bevatten zoals bijvoorbeeld kobalt of titaan. 

 <Desc/Clms Page number 13> 

 Vervolgens wordt op de gevormde structuur een masker 33 in patroon gebracht (zie Fig. 8). 



   Dan worden door middel van bijvoorbeeld plasma-etsen met behulp van masker 33 de poortelektroden 13,14 van beide transistors 4, 6 gevormd. Dit wordt geïllustreerd in Fig. 9. Hierna wordt het masker 33 verwijderd en worden aan- en afvoergebieden 16,17 resp. 18,19 van beide transistoren 4,6 gevormd, net zoals afstandsstukken 15. 



   Bij een geschikte warmtebehandeling bij een eerste, hoge temperatuur bijvoorbeeld in een temperatuurgebied tussen 650 C en 850 C wordt de nikkellaag 9 omgezet in een nikkeldisilicide gebied 20,35 in respectievelijk de eerste 13 en tweede poortelektrode 14 (Fig. 10). 



   Vervolgens wordt een verdere metaallaag 21 aangebracht, die in deze uitvoeringsvorm nikkel is. Door een warmtebehandeling bij een tweede, lagere temperatuur bijvoorbeeld in een temperatuurgebied tussen 450 C en 650 C worden weer delen 22 en 23 van de verdere metaallaag 21 opgenomen in het halfgeleiderlichaam 1 respectievelijk ter plaatse van de poortelektroden 13,14 en de aan- en afvoergebieden 16,17 en 18,19 van de transistoren 4,6 (Fig. 11). Na verwijderen van het resterende deel van de verdere metaallaag 21 door middel van bijvoorbeeld etsen, worden de resterende siliciumdelen van de poortelektroden 13,14 omgezet in nikkeldisilicide 34,35 door middel van een passende warmtebehandeling bij een derde, opnieuw hogere temperatuur, bijvoorbeeld in een temperatuursgebied tussen 650 C en 850 C (Fig. 12).

   Aldus bevat de eerste poortelektrode 13 van de PMOST (eerste transistor 4) nabij de diëlektrische laag 8 een deel 34 dat een disilicide bevat met een relatief hoge werkfunctie, terwijl zich in de andere poortelektrode 14 van de NMOST (tweede transistor 6) nabij de diëlektrische laag 8 nog steeds inert metaal zoals molybdeen 31 bevindt met een voor de NMOST geschikte lagere werkfunctie. De behandeling kan worden voortgezet zoals hierboven reeds besproken. 



   Met behulp van deze tweede uitvoeringsvorm van de uitvinding is het dus opnieuw mogelijk op een eerste transistor 4 en tweede transistor 6 te vormen waarvan het gebied dat aan de diëlektrische laag 8 grenst een verschillende werkfunctie heeft. 

 <Desc/Clms Page number 14> 

 



   Fig. 13 t/m 20 tonen schematisch een dwarsdoorsnede van een halfgeleiderinrichting in opeenvolgende stadia van de vervaardiging volgens een derde uitvoeringsvorm van een werkwijze volgens de uitvinding. Bij de bespreking daarvan zullen met name de verschillen met de hierboven besproken werkwijzen worden toegelicht. Overeenkomstige of identieke processtappen kunnen worden uitgevoerd zoals hierboven bij de eerste of tweede uitvoeringsvorm besproken. In deze derde uitvoeringsvorm wordt de aangebrachte metaallaag 9, die bijvoorbeeld een nikkellaag is (Fig. 13), niet plaatselijk verwijderd . maar in zijn geheel bedekt met een silicium laag 11, waarna een poortelektrode masker 41 wordt aangebracht voor de vorming van de poortelektroden 13, 14 (zie Fig. 14).

   Na vorming van de poortelektroden 13, 14 (zie Fig. 15) worden afstandsstukken 15 gevormd (zie Fig. 16) en gebieden 20,34 van metaaldisilicide, bijvoorbeeld een disilicide van nikkel door een gepaste warmtebehandeling bij een eerste', hoge temperatuur, bijvoorbeeld in een temperatuursgebied tussen 650 C en 850 C. 



   Na het aanbrengen van verdere metaallaag 21, bijvoorbeeld een nikkellaag (zie Fig. 17) worden gesilicideerde gebieden 22 en 23 van monosilicide gevormd zoals beschreven in de vorige uitvoeringsvormen, door toepassing van een geschikte temperatuursbehandeling bij een tweede, lagere temperatuur in een temperatuursgebied tussen 450 C en 650 C. Dan wordt (zie Fig. 18) ter plaatse van de tweede transistor 6 een masker 42 gevormd op de tweede   poortelektrQde   14. Vervolgens wordt (zie Fig. 19) de metaallaag 21 verwijderd in gebieden waar ze niet bedekt is met masker 42, waarbij een boven de tweede poortelektrode 14 liggend deel daarvan blijft staan.

   Hierna worden de siliciumdelen van de poortelektroden 13,14 door middel van een warmtebehandeling bij de tweede, lagere temperatuur in het temperatuursgebied tussen 450 C en 650 C omgezet in nikkelmonosilicide gebieden 24,25. Door de overmaat aan nikkel aanwezig ter plaatse van de tweede poortelektrode 14 wordt het daarin aanwezige nikkeldisilicide 35 eveneens omgezet in nikkelmonosilicide 25 (Fig. 20). Ook op deze wijze is het mogelijk om de beide transistoren 4,6 te voorzien van een nabij de diëlektrische laag 8 gelegen deel 20,25 met een verschillende en voor de betreffende transistor geschikte werkfunctie (zie vroeger). 

 <Desc/Clms Page number 15> 

 



   Opgemerkt moet worden dat in alle gevallen de verdere metaallaag 21 bij voorkeur wordt aangebracht nadat buiten de gebieden van de eerste 13 en de tweede poortelektrode 14 de gevormde lagen tot aan het oppervlak van het halfgeleiderlichaam 1 verwijderd zijn en wordt de verdere metaallaag 21 tevens gebruikt voor het contacteren van de aan- en afvoergebieden 16,17 en 18,19 van beide transistoren 4,6. Aldus worden op een gemakkelijke manier zowel NMOS als PMOS transistoren vervaardigd met verschillende werkfuncties, met een lage weerstand in de poortelektroden 13,14 en in de contactgebieden 26,27 van de aan- en afvoergebieden 16,17 en 18,19 en zonder het ongewenste zogenaamde depletielaag effect. 



   De uitvinding is niet beperkt tot de beschreven uitvoeringsvoorbeelden daar voor de vakman binnen het kader van de uitvinding vele variaties en modificaties mogelijk zijn. Zo kunnen inrichtingen vervaardigd worden met een andere geometrie en/of andere afmetingen. In plaats van een substraat van Si kan ook een substraat van glas, keramiek of een kunststof worden gebruikt. 



  Het halfgeleiderlichaam kan dan gevormd worden door het zogenaamde SOI (= Silicon on Insulator). Daarbij kan al dan niet gebruikt worden gemaakt van een zogenaamde substrate transfer techniek. 



   Opgemerkt wordt verder dat andere materialen dan de bij de voorbeelden genoemde gebruikt kunnen worden binnen het kader van de uitvinding. Zo kan in plaats van nikkel ook gebruik gemaakt worden van andere metalen zoals kobalt. Uitdrukkelijk wordt opgemerkt dat waar in de voorbeelden voor de metaallaag 9 en de verdere metaallaag 21 hetzelfde metaal gekozen werd, voor beide lagen ook verschillende metalen gekozen kunnen worden. Ook kunnen andere depositietechnieken gebruikt worden voor de genoemde of andere materialen zoals epitaxy, sputteren en opdampen. In plaats van nat-chemische etsmethoden kunnen ook "droge" technieken gebruikt worden zoals plasma etsen, en omgekeerd. 



   Ook wordt opgemerkt dat het niet noodzakelijk is dat de diëlektrische laag 8 voor beide transistoren 4,6 van hetzelfde materiaal is of dezelfde dikte bezit. 



   Verder wordt opgemerkt dat de inrichting verdere actieve en passieve halfgeleiderelementen of elektronische componenten kan bevatten zoals een 

 <Desc/Clms Page number 16> 

 groter aantal dioden en/of transistoren en weerstanden en/of capaciteiten, al dan niet in de vorm van een geïntegreerde schakeling. De vervaardiging wordt daarbij uiteraard doelmatig aangepast. 



   Hoewel de uitvinding beschreven is refererend naar bepaalde uitvoeringsvormen, zal het voor de vakman duidelijk zijn dat verschillende wijzigingen en aanpassingen in vorm en detail mogelijk zijn zonder af te wijken van de beschermingsomvang van de huidige uitvinding.

Claims (13)

  1. CONCLUSIES 1.- Een werkwijze ter vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam (1), waarbij het halfgeleiderlichaam (1) bevat: - een eerste halfgeleiderstructuur (4) met een diëlektrische laag (8) en een eerste elektrode (13) die een eerste geleider bevat, en - een tweede halfgeleiderstructuur (6) met een diëlektrische laag (8) en een tweede elektrode (14) die een tweede geleider bevat die verschilt van de eerste geleider en waarvan het aan de diëlektrische laag (8) grenzende deel (25) een andere werkfunctie heeft dan het overeenkomstige deel (20) van de eerste geleider waarbij na het aanbrengen van de diëlektrische laag (8) op het halfgeleiderlichaam (1), op de diëlektrische laag (8) een eerste metaallaag (9) wordt aangebracht en daarop een siliciumlaag (11) die ter plaatse van minstens één halfgeleiderstructuur (4, 6)
    met elkaar in reactie worden gebracht, waarbij ter plaatse een eerste metaalsilicide gevormd wordt, met het kenmerk dat de delen (20,25) van de geleiders met verschillende werkfunctie gevormd worden door etsen van een andere laag dan de siliciumlaag (11) ter plaatse van één van beide halfgeleiderstructuren (4,6).
  2. 2. - Een werkwijze volgens conclusie 2, waarbij de eerste metaallaag bestaat uit een metaal gekozen uit nikkel, titaan of kobalt.
  3. 3. - Een werkwijze volgens één van de voorgaande conclusies, verder omvattend het aanbrengen van een tweede metaallaag (31) tussen de eerste metaallaag (9) en de diëlektrische laag (8), waarbij de tweede metaallaag een niet-siliciderende metaallaag is.
  4. 4. - Een werkwijze volgens conclusie 3, waarbij de tweede metaallaag bestaat uit een metaal gekozen uit molybdeen, wolfraam, platina, iridium, tantaal of hafnium.
  5. 5. - Een werkwijze volgens één van de voorgaande conclusies, waarbij, na vormen van de eerste en tweede halfgeleiderstr uctuur (4,6), de werkwijze verder het afzetten van een derde metaallaag (21) bevat, waarbij de derde metaallaag (21) een siliciderende metaallaag is <Desc/Clms Page number 18> waarmee ter plaatse van ten minste één van de eerste en tweede halfgeleiderstructuren (4,6) een verder metaalsilicide gevormd wordt.
  6. 6 - Een werkwijze volgens conclusie 5, waarbij de derde metaallaag (21) bestaat uit een metaal gekozen uit nikkel, titaan of kobalt.
  7. 7. - Een werkwijze volgens één van conclusies 5 of 6, waarbij het verder metaalsilicide gevormd wordt met een ander siliciumgehalte dan het eerste metaalsilicide.
  8. 8. - Een werkwijze volgens conclusie 7, waarbij het eerste metaalsilicide gevormd wordt als een disilicide en het verder metaalsilicide als een monosilicide.
  9. 9. - Een werkwijze volgens één van de voorgaande conclusies, waarbij etsen van een andere laag dan de siliciumlaag (11) uitgevoerd wordt door etsen van de eerste, de tweede of de derde metaallaag.
  10. 10. - Een werkwijze volgens conclusie 9, waarbij de eerste of tweede metaallaag geëtst wordt voordat de siliciumlaag (11 ) wordt aangebracht.
  11. 11. - Een werkwijze volgens één van de voorgaande conclusies, waarbij de eerste (4) en tweede halfgeleiderstructuur (6) een veldeffecttransistor is met een poortelektrode (13; 14) en een aan- en afvoergebied (16,17; 18,19).
  12. 12. - Een werkwijze volgens claim 11, waarbij de derde metaallaag (21) gebruikt wordt voor het contacteren van aan- en afvoergebied (16,17; 18,19).
  13. 13. - Een halfgeleiderinrichting met een halfgeleiderlichaam (1), waarbij het halfgeleiderlichaam (1) bevat : - een eerste halfgeleiderstructuur (4) met een diëlektrische laag (8) en een eerste poortelektrode (13) die een eerste geleider bevat, en - een tweede halfgeleiderstructuur (6) met een diëlektrische laag (8) en een tweede poortelektrode (14) die een tweede geleider bevat die verschilt van de eerste geleider en waarvan het aan de diëlektrische laag (8) grenzende deel (25) een andere werkfunctie heeft dan het overeenkomstige deel (20) van de eerste geleider waarbij de halfgeleiderinrichting wordt vervaardigd met de werkwijze volgens één van de conclusies 1 tot 12. <Desc/Clms Page number 19> 14. - Een halfgeleiderinrichting volgens conclusie 13, waarin de eerste en de tweede halfgeleiderstructuur (13,14) een veldeffect transistor is.
BE2003/0548A 2003-10-17 2003-10-17 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden. BE1015723A4 (nl)

Priority Applications (9)

Application Number Priority Date Filing Date Title
BE2003/0548A BE1015723A4 (nl) 2003-10-17 2003-10-17 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.
DE602004024490T DE602004024490D1 (de) 2003-10-17 2004-10-13 Herstellungsverfahren für Halbleiterbauelemente mit silizidierten Elektroden
EP04077816A EP1524688B1 (en) 2003-10-17 2004-10-13 Method for fabricating semiconductor devices having silicided electrodes
AT04077816T ATE451718T1 (de) 2003-10-17 2004-10-13 Herstellungsverfahren für halbleiterbauelemente mit silizidierten elektroden
TW093131120A TWI242263B (en) 2003-10-17 2004-10-14 Method for fabricating semiconductor devices having silicided electrodes
JP2004301647A JP4994585B2 (ja) 2003-10-17 2004-10-15 シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置
US10/978,786 US7226827B2 (en) 2003-10-17 2004-10-18 Method for fabricating semiconductor devices having silicided electrodes
CNA2004100471985A CN1627502A (zh) 2003-10-17 2004-10-18 制造具有硅化电极的半导体器件的方法
US11/750,916 US20070215951A1 (en) 2003-10-17 2007-05-18 Semiconductor devices having silicided electrodes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
BE2003/0548A BE1015723A4 (nl) 2003-10-17 2003-10-17 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.

Publications (1)

Publication Number Publication Date
BE1015723A4 true BE1015723A4 (nl) 2005-07-05

Family

ID=34318708

Family Applications (1)

Application Number Title Priority Date Filing Date
BE2003/0548A BE1015723A4 (nl) 2003-10-17 2003-10-17 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.

Country Status (8)

Country Link
US (2) US7226827B2 (nl)
EP (1) EP1524688B1 (nl)
JP (1) JP4994585B2 (nl)
CN (1) CN1627502A (nl)
AT (1) ATE451718T1 (nl)
BE (1) BE1015723A4 (nl)
DE (1) DE602004024490D1 (nl)
TW (1) TWI242263B (nl)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5015446B2 (ja) * 2005-05-16 2012-08-29 アイメック 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
JP2007019395A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
JP2007019400A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP4784734B2 (ja) * 2005-09-12 2011-10-05 日本電気株式会社 半導体装置及びその製造方法
EP1927135A2 (en) * 2005-09-15 2008-06-04 Nxp B.V. Method of manufacturing semiconductor device with different metallic gates
US20090302389A1 (en) * 2005-09-15 2009-12-10 Nxp B.V. Method of manufacturing semiconductor device with different metallic gates
JP2007123548A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
WO2007057048A1 (en) * 2005-11-21 2007-05-24 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a salicide layer
US20090045469A1 (en) * 2005-11-28 2009-02-19 Kensuke Takahashi Semiconductor Device and Manufacturing Method Thereof
JP2007158065A (ja) 2005-12-06 2007-06-21 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP4755894B2 (ja) * 2005-12-16 2011-08-24 株式会社東芝 半導体装置およびその製造方法
JP2007214436A (ja) * 2006-02-10 2007-08-23 Tokyo Electron Ltd 半導体装置の製造方法および半導体装置
KR100729366B1 (ko) * 2006-05-19 2007-06-15 삼성전자주식회사 반도체 장치 및 그 형성 방법
WO2007139041A1 (ja) * 2006-05-25 2007-12-06 Nec Corporation 金属化合物層の形成方法、半導体装置の製造方法及び金属化合物層の形成装置
JP2007324230A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP4920310B2 (ja) * 2006-05-30 2012-04-18 株式会社東芝 半導体装置およびその製造方法
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
KR101036771B1 (ko) 2006-07-25 2011-05-25 닛본 덴끼 가부시끼가이샤 반도체 장치 및 그 제조 방법
WO2008047564A1 (fr) * 2006-09-29 2008-04-24 Nec Corporation Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur
EP1928021A1 (en) * 2006-11-29 2008-06-04 Interuniversitair Microelektronica Centrum (IMEC) Method of manufacturing a semiconductor device with dual fully silicided gate
JP2009027083A (ja) 2007-07-23 2009-02-05 Toshiba Corp 半導体装置及びその製造方法
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
US20090053883A1 (en) * 2007-08-24 2009-02-26 Texas Instruments Incorporated Method of setting a work function of a fully silicided semiconductor device, and related device
WO2009133509A1 (en) * 2008-04-29 2009-11-05 Nxp B.V. Integrated circuit manufacturing method and integrated circuit
US8304841B2 (en) * 2009-09-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
TWI550828B (zh) * 2011-06-10 2016-09-21 住友化學股份有限公司 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
CN103137475B (zh) * 2011-11-23 2015-09-16 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0935285A1 (en) * 1998-02-05 1999-08-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
EP1211729A2 (en) * 2000-11-30 2002-06-05 Texas Instruments Incorporated Complementary transistors having respective gates formed from a metal and a corresponding metal-silicide
US20020086491A1 (en) * 1999-12-03 2002-07-04 Lucent Technologies Inc. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
US6512296B1 (en) * 1999-07-29 2003-01-28 International Business Machines Corporation Semiconductor structure having heterogenous silicide regions having titanium and molybdenum
US20030143825A1 (en) * 2001-12-27 2003-07-31 Kouji Matsuo Semiconductor device and method of manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260934A (ja) * 1998-03-10 1999-09-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000223588A (ja) * 1999-02-03 2000-08-11 Nec Corp 相補ｍｉｓ型半導体装置及びその製造方法
US6440851B1 (en) 1999-10-12 2002-08-27 International Business Machines Corporation Method and structure for controlling the interface roughness of cobalt disilicide
JP2001196467A (ja) * 1999-11-01 2001-07-19 Hitachi Ltd 半導体集積回路装置及びその製造方法
US20020102802A1 (en) * 2001-02-01 2002-08-01 Tan Cheng Cheh Novel technique to achieve thick silicide film for ultra-shallow junctions
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
US6630394B2 (en) * 2001-12-28 2003-10-07 Texas Instruments Incorporated System for reducing silicon-consumption through selective deposition
KR100487525B1 (ko) * 2002-04-25 2005-05-03 삼성전자주식회사 실리콘게르마늄 게이트를 이용한 반도체 소자 및 그 제조방법
US6902969B2 (en) * 2003-07-31 2005-06-07 Freescale Semiconductor, Inc. Process for forming dual metal gate structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0935285A1 (en) * 1998-02-05 1999-08-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US6512296B1 (en) * 1999-07-29 2003-01-28 International Business Machines Corporation Semiconductor structure having heterogenous silicide regions having titanium and molybdenum
US20020086491A1 (en) * 1999-12-03 2002-07-04 Lucent Technologies Inc. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
EP1211729A2 (en) * 2000-11-30 2002-06-05 Texas Instruments Incorporated Complementary transistors having respective gates formed from a metal and a corresponding metal-silicide
US20030143825A1 (en) * 2001-12-27 2003-07-31 Kouji Matsuo Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
TW200522270A (en) 2005-07-01
US7226827B2 (en) 2007-06-05
CN1627502A (zh) 2005-06-15
JP4994585B2 (ja) 2012-08-08
EP1524688B1 (en) 2009-12-09
JP2005123625A (ja) 2005-05-12
EP1524688A1 (en) 2005-04-20
TWI242263B (en) 2005-10-21
DE602004024490D1 (de) 2010-01-21
ATE451718T1 (de) 2009-12-15
US20070215951A1 (en) 2007-09-20
US20050145943A1 (en) 2005-07-07

Similar Documents

Publication Publication Date Title
BE1015723A4 (nl) Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.
JP4722448B2 (ja) 半導体の接続領域の接触抵抗を低減する方法
US6777275B1 (en) Single anneal for dopant activation and silicide formation
JP4829793B2 (ja) 精密ポリシリコン・レジスタ・プロセス
US20070048985A1 (en) Dual silicide semiconductor fabrication process
US5674774A (en) Method of making self-aligned remote polysilicon contacts
US7098120B2 (en) Method of manufacturing semiconductor devices
US8759180B2 (en) Methods for fabricating step gate electrode structures for field-effect transistors
WO2008079665A1 (en) Slim spacer implementation to improve drive current
TW200303587A (en) Method of forming different silicide portions on different silicon-containing regions in a semiconductor device
US6586289B1 (en) Anti-spacer structure for improved gate activation
US11031484B2 (en) Silicided gate structures
JPH10144918A (ja) 半導体装置及びその製造方法
JPH1064898A (ja) 半導体装置の製造方法
US6265252B1 (en) Reducing the formation of electrical leakage pathways during manufacture of an electronic device
JPH06132243A (ja) 半導体素子の製造方法
KR100238872B1 (ko) 반도체 장치의 제조 방법
US6221725B1 (en) Method of fabricating silicide layer on gate electrode
US20230290855A1 (en) Transistor structure having an air spacer and method for making the same
BE1015722A4 (nl) Werkwijze voor het vervaardigen van een halfgleiderinrichting met een fusi poortelektrode.
TW586182B (en) A method for fabricating a MOS transistor
KR19980025543A (ko) 반도체 소자의 실리사이드 형성방법
JP3058325B2 (ja) 半導体装置およびその製造方法
JP2001102583A (ja) Ｍｏｓｆｅｔの製造を目的とした置き換えゲートとしてシリコンゲルマニウムおよびその他の合金の使用
KR100230734B1 (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
RE Patent lapsed

Effective date: 20051031