JP2000223588A

JP2000223588A - 相補ｍｉｓ型半導体装置及びその製造方法

Info

Publication number: JP2000223588A
Application number: JP11026662A
Authority: JP
Inventors: Toru Mogami; 徹最上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-02-03
Filing date: 1999-02-03
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】しきい値電圧をバランス良く適切に設定する
ことが容易な相補ＭＩＳ型半導体装置を提供する。【解決手段】ゲート電極膜４０、５０が、導体膜の多
層構造を有し、ゲート絶縁膜３０に接する最下層の導体
膜４１、５１の膜厚が、少なくとも上層の導体膜４２、
５２により半導体装置のチャネル電位が変位する程度に
十分に薄く、電気特性の相異なるゲート電極を形成する
導体膜における、上層の各導体膜４２、５２を形成する
部材が、相異なる仕事関数を有する部材である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補ＭＩＳ型半導
体装置及びその製造方法に関し、特にゲート長が０．２
５μｍ以下の場合に好適であって、しきい値電圧の制御
が容易な相補ＭＩＳ型電界効果トランジスタとその製造
方法に関する。

【０００２】

【従来の技術】トランジスタのゲート絶縁膜に接するゲ
ート電極として、イオン注入法により不純物をドープし
た多結晶シリコン膜が一般的に用いられている。この種
のトランジスタでは、多結晶シリコン膜がゲート絶縁膜
に接する近傍領域において、不純物が十分多くドープさ
れないために空乏化が生じることにより、実効的なゲー
ト絶縁膜厚が厚くなる。その結果、トランジスタ性能が
劣化してしまう。

【０００３】これら、従来のゲート電極として用いられ
ている不純物をドープした多結晶シリコン膜では、膜厚
が１００ｎｍ以上のシリコン膜が用いられている。これ
は、多結晶シリコン・ゲート電極に不純物をドープする
場合、通常は、イオン注入法を用いるが、イオン注入法
では不純物の突き抜けが生じる場合があるため、トラン
ジスタのしきい値電圧が不確定に変化する現象が生じ
る。このため、シリコン膜の膜厚を薄くすることができ
なかった。しかし、イオン注入法における不純物の突き
抜けを防止できる厚膜のシリコン膜では、上記のよう
に、上層の導体膜の仕事関数が下層の多結晶シリコン膜
の仕事関数に影響しない。したがって、しきい値電圧を
上層の導体膜の種類を選択することによって制御するこ
とができなかった。

【０００４】このようなゲート空乏化は、ゲート絶縁膜
の膜厚との相対比に依存するため、絶縁膜の膜厚が６〜
８ｎｍ以上の場合に空乏化の効果は極めて小さい。した
がって、特にゲート長が０．２５μｍ以下の場合に当該
ゲート空乏化が顕著な問題となる。

【０００５】この問題に対応するため、ゲート電極とし
て空乏化が生じない金属膜を用いるトランジスタ構造が
提案されている。この種のゲート電極に金属膜を用いた
トランジスタは、例えば、「１９９７・インターナショ
ナル・エレクトロン・デバイセス・コンファレンス」の
「テクニカル・ダイジェスト」（１９９７年１２月７
日）の８２１〜８２４頁に掲載された論文に開示されて
いる。

【０００６】また、最近のＣＭＯＳデバイスでは、トラ
ンジスタにおける短チャネル効果を抑制できるように、
ｎチャネルトランジスタではｎ型ドープ多結晶シリコン
膜を用い、ｐチャネルトランジスタではｐ型ドープ多結
晶シリコン膜を用いるというように、それぞれのトラン
ジスタの電気極性に適した仕事関数を有するゲート電極
材料を用いている。この種のＣＭＯＳデバイスは、例え
ば、「１９９６・インターナショナル・エレクトロン・
デバイセス・コンファレンス」の「テクニカル・ダイジ
ェスト」（１９９６年１２月８日）の４５５〜４５８頁
に掲載された論文に開示されている。

【０００７】また、この種の従来の相補ＭＩＳ型電界効
果トランジスタの例としては、特開平８−２２２７３４
号公報や特開平９−２４６３９４号公報に開示されたト
ランジスタがある。

【０００８】ここで、半導体装置を相補ＭＩＳ型電界効
果トランジスタとし、上記のように、ゲート電極の空乏
化を抑制するために、不純物をドープした多結晶シリコ
ン膜に代えて単一の金属膜をゲート電極として用いた場
合を考える。

【０００９】相補ＭＩＳ型電界効果トランジスタでは、
しきい値電圧が金属膜の仕事関数により決まるので、単
一の金属膜でゲート電極を形成する場合、第１２図に示
すように、しきい値電圧をｎチャネルトランジスタとｐ
チャネルトランジスタとでバランス良く適切に設定する
事が困難であった。

【００１０】

【発明が解決しようとする課題】上述したように、従来
の相補ＭＩＳ型電界効果トランジスタは、不純物をドー
プした多結晶シリコン膜にてゲート電極を形成すると、
空乏化を生じる恐れがあり、ゲート電極の空乏化を防止
するために、単一の金属膜をゲート電極として用いた場
合は、しきい値電圧をｎチャネルトランジスタとｐチャ
ネルトランジスタとの間でバランス良く適切に設定する
ことが困難であるという欠点があった。

【００１１】本発明は、上記従来の欠点を解決し、しき
い値電圧をバランス良く適切に設定することが容易な相
補ＭＩＳ型半導体装置及びその製造方法を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】上記の目的を達成する本
発明の相補ＭＩＳ型半導体装置は、ゲート電極膜が、導
体膜の多層構造を有し、ゲート絶縁膜に接する最下層の
前記導体膜の膜厚が、少なくとも上層の前記導体膜によ
り前記半導体装置のチャネル電位が変位する程度に十分
に薄く、電気特性の相異なる前記ゲート電極を形成する
前記導体膜における、上層の前記各導体膜を形成する部
材が、相異なる仕事関数を有する部材であることを特徴
とする相補ＭＩＳ型半導体装置。

【００１３】請求項２による本発明の相補ＭＩＳ型半導
体装置は、前記最下層の導体膜が、不純物をドープした
半導体膜であることを特徴とする。

【００１４】請求項３による本発明の相補ＭＩＳ型半導
体装置は、前記最下層の導体膜が、金属窒化膜または金
属酸化膜であることを特徴とする。

【００１５】請求項４による本発明の相補ＭＩＳ型半導
体装置は、前記最下層の導体膜が、不純物をドープした
半導体膜であり、前記最下層の導体膜と上層の前記導体
膜との間に、高温熱処理の際に前記最下層の導体膜と前
記上層の導体膜とが反応するのを防止する、金属窒化膜
または金属酸化膜を有することを特徴とする。

【００１６】また、上記の目的を達成する他の本発明
は、相補ＭＩＳ型半導体装置の製造方法において、素子
分離領域を形成した半導体基板上に、ゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に、ゲート電極を形
成する第１の導体膜を堆積する工程と、前記半導体にお
ける一方の電気極性のゲート電極を形成する第２の導体
膜を前記第１の導体膜上に堆積する工程と、前記半導体
における他方の電気極性に対応する位置に堆積された前
記第２の導体膜をエッチングにより除去する工程と、前
記第２の導体膜が除去された位置に、前記第２の導体膜
の部材とは仕事関数の異なる部材により、前記半導体に
おける他方の電気極性のゲート電極を形成する第３の導
体膜を堆積する工程と、前記第１の導体膜及び前記第２
の導体膜からなる積層膜と、前記第１の導体膜及び前記
第３の導体膜からなる積層膜とに対して、エッチングに
よりゲート電極パターンを形成する工程と、前記半導体
における各電気極性のソース／ドレイン領域に各々所定
の不純物をドープする工程とを含むことを特徴とする。

【００１７】また、上記の目的を達成するさらに他の本
発明は、相補ＭＩＳ型半導体装置の製造方法において、
素子分離領域を形成した半導体基板上に、ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に、ゲート電極
を形成する第１の導体膜を堆積する工程と、前記第１の
導体膜上に、ゲート電極パターン形成のための所定の部
材によるゲート電極形成膜を堆積する工程と、前記第１
の導体膜及び前記ゲート電極形成膜からなる積層膜に対
して、エッチングによりゲート電極パターンを形成する
工程と、前記半導体における各電気極性のソース／ドレ
イン領域に各々所定の不純物をドープする工程と、前記
半導体における一方の電気極性の前記ゲート電極パター
ンから前記ゲート電極形成膜を除去する工程と、前記ゲ
ート電極形成膜が除去された位置に、前記一方の電気極
性のゲート電極を形成する第２の導体膜を堆積する工程
と、前記半導体における他方の電気極性の前記ゲート電
極パターンから前記ゲート電極形成膜を除去する工程
と、前記ゲート電極形成膜が除去された位置に、前記第
２の導体膜の部材とは仕事関数の異なる部材により、前
記他方の電気極性のゲート電極を形成する第３の導体膜
を堆積する工程とを含むことを特徴とする。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１９】図１は、本発明の第１の実施形態によるＭ
ＩＳＦＥＴ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍ
ｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴ
ｒａｎｓｉｓｔｏｒ）の構成を示す断面図である。図１
を参照すると、本実施形態のＭＩＳＦＥＴは、シリコン
基板１０上に、素子分離酸化膜２０にて仕切られたゲー
ト絶縁膜３０を形成し、かつゲート絶縁膜３０上に、周
囲にゲート電極側壁膜６０を設けたゲート電極膜４０、
５０を形成して構成される。また、ゲート絶縁膜３０の
シリコン基板１０側には、ｎ型ソース／ドレイン領域７
０及びｐ型ソース／ドレイン領域８０が形成されてい
る。

【００２０】本実施形態のゲート電極膜４０、５０は、
ｎチャネルトランジスタ領域のゲート電極膜４０及びｐ
チャネルトランジスタ領域のゲート電極膜５０共に、そ
れぞれ２層からなる積層構造を有する。以下、ゲート絶
縁膜３０に接する層を第１層と称し、第１層の上に形成
される層を第２層と称す。

【００２１】ゲート電極膜４０の第１層導体膜４１及び
ゲート電極膜５０の第１層導体膜５１は、厚さ及び部材
が同一であり、１０〜６０ｎｍ厚の不純物をドープした
シリコン膜あるいはシリコン・ゲルマニウム固溶膜にて
形成される。また、ゲート電極膜４０の第２層導体膜４
２及びゲート電極膜５０の第２層導体膜５２は、５０〜
５００ｎｍ厚の金属窒化膜あるいは金属酸化膜あるいは
金属膜あるいは金属シリサイド膜にて形成される。第１
層導体膜４１、５１の厚さを１０〜６０ｎｍと薄膜化す
ることにより、トランジスタのしきい値電圧が、第１層
導体膜４１、５１の仕事関数のみでは決まらず、上層の
第２層導体膜４２、５２の仕事関数による影響を受ける
ことになる。

【００２２】第２層導体膜４２、５２の仕事関数による
しきい値電圧の制御は、第２層導体膜４２、５２の種類
を変えることによって行われる。この制御方法によれ
ば、トランジスタの基板不純物量とは独立に、しきい値
電圧を制御できるという利点が有る。

【００２３】本実施形態における第２層導体膜４２、５
２の部材としては、例えば、上記構造での第２および第
３の導体膜である金属窒化膜であれば窒化チタン膜や窒
化タンタル膜等を用いることができ、金属酸化膜であれ
ば酸化ルテニウム膜で酸化イリジウム膜等を用いること
ができ、金属膜であればタングステン膜やモリブデン膜
等を用いることができ、金属シリサイド膜であればチタ
ンシリサイド膜やコバルトシリサイド膜等を用いること
ができる。さらに、仕事関数によってＭＩＳＦＥＴのし
きい値電圧を制御する目的に使用できるものであれば、
これらの部材に限定されるものではないことは言うまで
もない。

【００２４】本実施形態におけるシリコン膜厚（トラン
ジスタのゲート長）とトランジスタのしきい値電圧との
関係を図１１に示す。図１１を参照すると、ＮＭＯＳに
おけるしきい値電圧とＰＭＯＳにおけるしきい値電圧と
がバランス良く適切に配列していることが分かる。

【００２５】図２は、本発明の第２の実施形態によるＭ
ＩＳＦＥＴの構成を示す断面図である。図２を参照する
と、本実施形態のＭＩＳＦＥＴは、シリコン基板１１０
上に、素子分離酸化膜１２０にて仕切られたゲート絶縁
膜１３０を形成し、かつゲート絶縁膜１３０上に、周囲
にゲート電極側壁膜１６０を設けたゲート電極膜１４
０、１５０を形成して構成される。また、ゲート絶縁膜
１３０のシリコン基板１１０側には、ｎ型ソース／ドレ
イン領域１７０及びｐ型ソース／ドレイン領域１８０が
形成されている。

【００２６】本実施形態のゲート電極膜１４０、１５０
は、ｎチャネルトランジスタ領域のゲート電極膜１４０
及びｐチャネルトランジスタ領域のゲート電極膜１５０
共に、それぞれ２層からなる積層構造を有する。なお、
第１の実施形態と同様に、ゲート絶縁膜１３０に接する
層を第１層と称し、第１層の上に形成される層を第２層
と称す。

【００２７】ゲート電極膜１４０の第１層導体膜１４１
及びゲート電極膜１５０の第１層導体膜１５１は、厚さ
及び部材が同一であり、１０〜６０ｎｍ厚の金属窒化膜
あるいは金属酸化膜あるいは金属膜あるいは金属シリサ
イド膜にて形成される。また、ゲート電極膜１４０の第
２層導体膜１４２及びゲート電極膜１５０の第２層導体
膜１５２は、５０〜８００ｎｍ厚の金属窒化膜あるいは
金属酸化膜あるいは金属膜あるいは金属シリサイド膜で
あって、かつ第１層導体膜１４１、１５１とは異なる部
材にて形成される。第１層導体膜１４１、１５１の厚さ
を２０−６０ｎｍと薄膜化することによって、トランジ
スタのしきい値電圧を、第１層導体膜１４１、１５１の
膜厚と第２層導体膜１４２、１５２の部材の種類を選択
することにより制御することができる。この制御方法に
よれば、トランジスタの基板不純物量とは独立に、しき
い値電圧を制御できるという利点が有る。

【００２８】本実施形態における第２層導体膜１４２、
１５２の部材としては、第１の実施形態において示した
ものと同様の部材を用いることができる。

【００２９】図３乃至図５は、図２に示した第２の実施
形態によるＭＩＳＦＥＴの製造過程を示す図である。図
３乃至図５を参照すると、本実施形態のＭＩＳＦＥＴの
製造手順は、まず、素子分離領域１２０を形成したシリ
コン基板１１０上に、ゲート絶縁膜１３０を形成する。
次に、第１層導体膜１４１、１５１を形成するため、１
０〜５０ｎｍ厚の金属窒化膜あるいは金属酸化膜を堆積
する。次に、ｎチャネルトランジスタ領域のゲート電極
膜１４０の第２層導体膜１４２を形成するため、５０〜
２００ｎｍ厚の金属膜を堆積する。そして、さらにシリ
コン系絶縁膜を５０〜１００ｎｍ堆積する（図３参
照）。

【００３０】次に、通常のリソグラフィ工程とエッチン
グ工程により、ｐチャネルトランジスタ上の第１層の金
属窒化膜あるいは金属酸化膜及び第２層の金属膜に対し
てエッチングを施す。そして、ゲート電極膜１５０の第
２層導体膜１５２を形成するため、シリコン基板１３０
上に、第２層導体膜１４２とは仕事関数が異なる５０〜
２００ｎｍ厚の金属膜を堆積する。この後、シリコン基
板１３０の表面を化学的機械研磨法により平坦化し、さ
らにｎチャネル領域上のシリコン系絶縁膜を除去する
（図４参照）。

【００３１】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート電極を形成する。そして、当該ゲ
ート電極に絶縁膜側壁１６０を形成する。次に、ｎチャ
ネルトランジスタのソース／ドレイン領域１７０及びｐ
チャネルトランジスタのソース／ドレイン領域１８０を
不純物により高濃度にドープする。この後、１０００℃
以下の熱処理により不純物を活性化し、第２の実施形態
のＭＩＳＦＥＴを完成する（図５参照）。

【００３２】図７は、本発明の第３の実施形態によるＭ
ＩＳＦＥＴの構成を示す断面図である。図７を参照する
と、本実施形態のＭＩＳＦＥＴは、シリコン基板２１０
上に、素子分離酸化膜２２０にて仕切られたゲート絶縁
膜２３０を形成し、かつゲート絶縁膜２３０上に、周囲
にゲート電極側壁膜２６０を設けたゲート電極膜２４
０、２５０を形成して構成される。また、ゲート絶縁膜
２３０のシリコン基板２１０側には、ｎ型ソース／ドレ
イン領域２７０及びｐ型ソース／ドレイン領域２８０が
形成されている。

【００３３】本実施形態のゲート電極膜２４０、２５０
は、ｎチャネルトランジスタ領域のゲート電極膜２４０
及びｐチャネルトランジスタ領域のゲート電極膜２５０
共に、それぞれ３層からなる積層構造を有する。なお、
ゲート絶縁膜２３０に接する層を第１層と称し、第１層
の上に形成される層を第２層と称し、第２層の上に形成
される層を第３層と称す。

【００３４】ゲート電極膜２４０の第１層導体膜２４１
及びゲート電極膜２５０の第１層導体膜２５１は、厚さ
及び部材が同一であり、１０〜６０ｎｍ厚の不純物をド
ープしたシリコン膜あるいはシリコン・ゲルマニウム固
溶膜にて形成される。また、ゲート電極膜２４０の第２
層導体膜２４２及びゲート電極膜２５０の第２層導体膜
２５２は、厚さ及び部材が同一であり、１〜１０ｎｍ厚
の金属窒化膜および窒化絶縁膜にて形成される。また、
ゲート電極膜２４０の第３層導体膜２４３及びゲート電
極膜２５０の第３層導体膜２５３は、５０〜５００ｎｍ
厚の金属膜あるいは金属シリサイド膜にて形成される。

【００３５】本実施形態において、第２層として極めて
薄い金属窒化膜や金属酸化膜を設けることにより、トラ
ンジスタ形成工程において高温熱処理が生じる場合で
も、下層のシリコン膜と上層の金属膜あるいは金属シリ
サイド膜が反応するのを防ぐことが可能である。また、
第２層を１−１０ｎｍと極めて薄く形成することによ
り、第２層が存在しない第１、第２の実施形態の場合と
同様に、第１層の半導体膜の膜厚と第３層の金属膜の仕
事関数とにより、トランジスタのしきい値電圧を制御す
ることが可能である。

【００３６】図８乃至図１０は、図７に示した第３の実
施形態によるＭＩＳＦＥＴの製造過程を示す図である。
図８乃至図１０を参照すると、本実施形態のＭＩＳＦＥ
Ｔの製造手順は、まず、素子分離領域２２０を形成した
シリコン基板２１０上に、ゲート絶縁膜２３０を形成す
る。次に、第１層導体膜２４１、２５１を形成するた
め、１０〜６０ｎｍ厚の不純物をドープしたシリコン膜
あるいはシリコン・ゲルマニウム固溶膜を堆積する。次
に、第２層導体膜２４２、２５２を形成するため、１〜
１０ｎｍ厚の金属窒化膜及び窒化絶縁膜を堆積する。次
に、当該導体膜上に、２０〜２００ｎｍ厚のシリコン窒
化膜を堆積する。そして、堆積された第１、第２層の導
体膜及びシリコン窒化膜に対して、通常のリソグラフィ
工程とエッチング工程により、模擬ゲート電極８１０を
形成する。この後、ソース／ドレイン領域２７０、２８
０を通常のイオン注入法により形成する（図８参照）。

【００３７】次に、シリコン基板２３０上にシリコン系
絶縁膜を堆積し、表面平坦化を実施する。そして、通常
のリソグラフィ工程とウェットエッチング工程により、
ｎチャネルトランジスタのゲート領域のシリコン窒化膜
のみを選択的に除去する。この後、第３層導体膜２４３
を形成するため、２０〜２００ｎｍ厚の金属膜を堆積す
る（図９参照）。

【００３８】次に、第３層導体膜２４３を形成するため
に堆積した金属膜のうち、通常のリソグラフィ工程とエ
ッチング工程により、ｐチャネルトランジスタ領域上の
当該金属膜を除去する。そして、通常のリソグラフィ工
程とウェットエッチング工程により、ｐチャネルトラン
ジスタのゲート領域のシリコン窒化膜のみを選択的に除
去する。この後、第３層導体膜２５３を形成するため、
第３層導体膜２４３とは仕事関数が異なる２０〜２００
ｎｍ厚の金属膜を堆積する。そして、表面平坦化を実施
して、ゲート領域以外の金属膜を選択的に除去し、第３
の実施形態のＭＩＳＦＥＴを完成する（図１０参照）。

【００３９】

【実施例】次に、本発明の実施例を図面を参照して説明
する。

【００４０】第１実施例は、図１を参照して説明した第
１の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．２μｍである。ゲ
ート絶縁膜３０は、熱窒化酸化法により形成した窒化酸
化膜である。ゲート電極膜４０、５０において、第１層
導体膜４１、５１は、３０ｎｍ厚の不純物をドープした
多結晶シリコン膜４１である。また、ｎチャネルトラン
ジスタ領域のゲート電極膜４０の第２層導体膜４２は、
１００ｎｍ厚のタングステン膜である。ｐチャネルトラ
ンジスタ領域のゲート電極膜５０の第２層導体膜５２
は、１００ｎｍ厚のハフニウム膜である。第１層導体膜
４１、５１は、ＣＶＤ法で堆積されたシリコン膜であ
り、形成時にリンを５Ｅ２０ｃｍ^−３だけドープしてい
る。また、ゲート電極膜４０の第２層導体膜４２である
タングステン膜と、ゲート電極膜５０の第２層導体膜５
２であるハフニウム膜は、スパッタ法で堆積された薄膜
である。

【００４１】また、ゲート電極には絶縁膜側壁６０が形
成されている。ｎチャネルトランジスタでは、ソース／
ドレイン領域７０にｎ型不純物が導入され、ｐチャネル
トランジスタでは、ソース／ドレイン領域８０にｐ型不
純物が導入されている。

【００４２】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、第２層導体膜４２がタングステンであ
るｎチャネルトランジスタでは、しきい値電圧は０〜
０．３Ｖの範囲内であった。一方、第２層導体膜５２が
ハフニウムであるｐチャネルトランジスタでは、しきい
値電圧は０〜−０．３Ｖの範囲内であった。これは、タ
ングステン膜とハフニウム膜の仕事関数の差によるもの
である。

【００４３】また、ゲート電極のシート抵抗は２Ω／□
以下であり、ゲート空乏化率は、下層シリコン膜の薄膜
化により１０％以下と良好であった。さらに、熱処理温
度６００度でゲート構造は安定であった。また、本実施
例では第１層導体膜４１、５１としてシリコン膜を用い
たが、これに限る必要はなく、シリコン・ゲルマニウム
固溶膜にて形成しても良い。

【００４４】第２実施例は、図１を参照して説明した第
１の実施形態に対応する他の実施例である。本実施例の
ＭＩＳＦＥＴにおいて、ゲート長は、０．１８μｍであ
る。ゲート絶縁膜３０は、熱窒化酸化法により形成した
窒化酸化膜である。ゲート電極膜４０、５０において、
第１層胴体膜４１、５１は、２０ｎｍ厚のシリコン・ゲ
ルマニウム固溶膜である。また、ｎチャネルトランジス
タ領域のゲート電極膜４０の第２層導体膜４２は、１５
０ｎｍ厚のタングステンシリサイド膜である。ｐチャネ
ルトランジスタ領域のゲート電極膜５０の第２層導体膜
５２は、１５０ｎｍ厚のチタンシリサイド膜である。第
１層導体膜４１、５１は、ＣＶＤ法で堆積された膜であ
り、形成時にリンを５Ｅ２０ｃｍ^−３だけドープしてい
る。ゲート電極膜４０の第２層導体膜４２であるタング
ステンシリサイド膜と、ゲート電極膜５０の第２層導体
膜５２であるチタンシリサイド膜は、スパッタ法で堆積
された薄膜である。

【００４５】また、ゲート電極には絶縁膜側壁６０が形
成されている。ｎチャネルトランジスタでは、ソース／
ドレイン領域７０にｎ型不純物が導入され、ｐチャネル
トランジスタでは、ソース／ドレイン領域８０にｐ型不
純物が導入されている。

【００４６】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、第２層導体膜４２がタングステンシリ
サイドであるｎチャネルトランジスタでは、しきい値電
圧は０〜０．２５Ｖの範囲内であった。一方、第２層導
体膜５２がチタンシリサイドであるｐチャネルトランジ
スタでは、しきい値電圧は０〜−０．２５Ｖの範囲内で
あった。

【００４７】また、ゲート電極のシート抵抗は１０Ω／
□以下であり、ゲート空乏化率は１０％以下であった。
さらに、熱処理温度を７００度まで上げてもゲート電極
構造は安定であった。

【００４８】第３実施例は、図２を参照して説明した第
２の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．０８μｍである。
ゲート絶縁膜１３０は、熱窒化酸化法により形成した窒
化酸化膜１３１とＣＶＤ法で形成した酸化タンタル膜１
３２の積層である。ゲート電極１４０、１５０におい
て、第１層導体膜１４１、１５１は、１０ｎｍ厚の窒化
チタン膜である。ｎチャネルトランジスタ領域のゲート
電極膜１４０の第２層導体膜１４２は、１５０ｎｍ厚の
モリブデン膜である。ｐチャネルトランジスタ領域のゲ
ート電極膜１５０の第２層導体膜１５２は、１５０ｎｍ
厚のジルコニウム膜である。第１層導体膜１４１、１５
１である窒化チタン膜は、スパッタ法で堆積された膜で
ある。ゲート電極膜１４０の第２層導体膜１４２である
モリブデン膜と、ゲート電極膜１５０の第２層導体膜１
５２であるジルコニウム膜は、スパッタ法で堆積された
薄膜である。

【００４９】また、ゲート電極には絶縁膜側壁１６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域１７０にｎ型不純物が導入されており、
ｐチャネルトランジスタでは、ソース／ドレイン領域１
８０にｐ型不純物が導入されている。

【００５０】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、第２層導体膜１４２がモリブデンであ
るｎチャネルトランジスタでは、しきい値電圧は０〜
０．２Ｖの範囲内であった。一方、第２層導体膜１５２
がジルコニウムであるｐチャネルトランジスタでは、し
きい値電圧は０〜−０．２Ｖの範囲内であった。

【００５１】また、ゲート電極のシート抵抗は５Ω／□
以下であり、ゲート空乏化率はほぼ０％であった。さら
に、熱処理温度を１０００度まで上げてもゲート電極構
造は安定であった。

【００５２】次に、図３乃至図５を参照して、第３実施
例によるＭＩＳＦＥＴの製造手順を説明する。図３乃至
図５を参照すると、まず、素子分離領域１２０をトレン
チ構造により形成したシリコン基板１１０上に、１ｎｍ
の窒化酸化膜１３１を熱窒化酸化法により形成し、次
に、１０ｎｍ厚の酸化タンタル膜１３２をＣＶＤ法によ
り形成してゲート絶縁膜１３０とする。次に、ゲート電
極膜１４０、１５０の第１層導体膜１４１、１５１を形
成するため、１０ｎｍ厚の窒化チタン膜３１０をスパッ
タ法により堆積する。次に、ゲート電極膜１４０の第２
層導体膜１４２を形成するため、窒化チタン膜３１０上
に１５０ｎｍ厚のモリブデン膜３２０をスパッタ法によ
り堆積する。そして、当該モリブデン膜３２０上に、さ
らに１００ｎｍ厚のシリコン窒化膜３３０をＣＶＤ法に
より堆積する（図３参照）。

【００５３】次に、通常のリソグラフィ工程とエッチン
グ工程により、ｐチャネルトランジスタ上のシリコン窒
化膜３３０とモリブデン膜３２０をエッチングした後、
スパッタ法により、シリコン基板１１０上に１５０ｎｍ
厚のジルコニウム膜４１０を堆積する。そして、化学的
機械研磨法により基板表面を平坦化し、さらにｎチャネ
ル領域上のシリコン窒化膜３３０を除去する（図４参
照）。

【００５４】次に、通常のリソグラフィ工程とエッチン
グ工程により、ゲート電極を形成した後、該ゲート電極
に絶縁膜側壁１６０を形成する。次に、ｎチャネルトラ
ンジスタのソース／ドレイン領域１７０及びｐチャネル
トランジスタのソース／ドレイン領域１８０に、それぞ
れヒ素とボロンをイオン注入法により高濃度にドープす
る。そして、９００℃の熱処理により不純物を活性化
し、ＭＩＳＦＥＴを完成する（図５参照）。

【００５５】第４実施例は、図２を参照して説明した第
２の実施形態に対応する実施例である。第４実施例の構
成を図６に示す。本実施例のＭＩＳＦＥＴにおいて、ゲ
ート長は、０．０８μｍである。ゲート絶縁膜１３０
は、熱窒化酸化法により形成した窒化酸化膜である。ゲ
ート電極膜１４０、１５０において、第１層導体膜１４
１、１５１は、１５ｎｍ厚の酸化ルテニウム膜４４であ
る。ｎチャネルトランジスタ領域のゲート電極膜１４０
の第２層導体膜１４２は、１００ｎｍ厚のルテニウム膜
である。ｐチャネルトランジスタ領域のゲート電極膜１
５０の第２層導体膜は、１００ｎｍ厚のジルコニウム膜
である。第１層導体膜１４１、１５１である酸化ルテニ
ウム膜４４は、反応性スパッタ法で堆積された膜であ
る。ゲート電極膜１４０の第２層導体膜１４２であるル
テニウム膜と、ゲート電極膜１５０の第２層導体膜１５
２であるジルコニウム膜は、スパッタ法で堆積された薄
膜である。

【００５６】また、ゲート電極には絶縁膜側壁１６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域１７０にｎ型不純物が導入されており、
ｐチャネルトランジスタでは、ソース／ドレイン領域１
８０にｐ型不純物が導入されている。

【００５７】以上のように構成された本実施例のＭＩＳ
ＦＥＴにおいて、第２層導体膜１４２がルテニウムであ
るｎチャネルトランジスタでは、しきい値電圧は０〜
０．２Ｖの範囲内であった。一方、第２層導体膜１５２
がジルコニウムであるｐチャネルトランジスタでは、し
きい値電圧は０〜−０．２Ｖの範囲内であった。

【００５８】また、ゲート電極のシート抵抗は５Ω／□
以下であり、ゲート空乏化率はほぼ０％であった。

【００５９】第５実施例は、図７を参照して説明した第
３の実施形態に対応する実施例である。本実施例のＭＩ
ＳＦＥＴにおいて、ゲート長は、０．１２μｍである。
ゲート絶縁膜２３０は、熱窒化酸化法により形成した窒
化酸化膜である。ゲート電極膜２４０、２５０におい
て、第１層導体膜２４１、２５１は、１５ｎｍ厚のシリ
コン・ゲルマニウム固溶膜である。また、第２層導体膜
２４２、２５２は、５ｎｍ厚の窒化チタン膜である。ｎ
チャネルトランジスタ領域のゲート電極膜２４０の第３
層導体膜２４３は、１５０ｎｍ厚のタングステン膜であ
る。ｐチャネルトランジスタ領域のゲート電極膜２５０
の第３層導体膜２５３は、１５０ｎｍ厚のイリジウム膜
である。１層導体膜２４１、２５１であるシリコン・ゲ
ルマニウム膜は、ＣＶＤ法で堆積された膜であり、膜形
成時にリンを５Ｅ２０ｃｍ^−３だけドープされている。
第２層導体膜２４２、２５２である窒化チタン膜、ゲー
ト電極膜２４０の第３層導体膜２４３であるタングステ
ン膜と、ゲート電極膜２５０の第３層導体膜２５３であ
るイリジウム膜は、スパッタ法で堆積された薄膜であ
る。

【００６０】また、ゲート電極には絶縁膜側壁２６０が
形成されている。ｎチャネルトランジスタでは、ソース
／ドレイン領域２７０にｎ型不純物が導入されており、
ｐチャネルトランジスタでは、ソース／ドレイン領域２
８０にｐ型不純物が導入されている。

【００６１】以上のように構成されたＭＩＳＦＥＴにお
いて、第３層導体膜２４３がタングステンであるｎチャ
ネルトランジスタでは、しきい値電圧は０〜０．３５Ｖ
の範囲内であった。一方、第３層導体膜２５３がイリジ
ウムであるｐチャネルトランジスタでは、しきい値電圧
は０〜−０．３５Ｖの範囲内であった。

【００６２】また、ゲート電極のシート抵抗は５Ω／□
以下であり、ゲート空乏化率は５％以下であった。さら
に、熱処理温度を１０００度まで上げてもゲート電極構
造は安定であった。

【００６３】なお、第２層導体膜２４２、２５２を形成
する部材は、上述した窒化チタン膜に限る必要はなく、
窒化タングステン膜あるいは酸化ルテニウム膜あるいは
酸化イリジウム膜でも良い。

【００６４】次に、図８乃至図１０を参照して、第５実
施例によるＭＩＳＦＥＴの製造手順を説明する。図８乃
至図１０を参照すると、まず、素子分離領域２２０をト
レンチ構造により形成したシリコン基板２１０上に、２
ｎｍの窒化酸化膜を熱窒化酸化法により形成してゲート
絶縁膜２３０とする。次に、ゲート電極膜２４０、２５
０の第１層導体膜２４１、２５１を形成するため、リン
をドープした１５ｎｍ厚のシリコン・ゲルマニウム固溶
膜８２０を堆積し、第２層導体膜２４２、２５２を形成
するため、２ｎｍ厚の窒化チタン膜８３０を堆積する。
次に、窒化チタン膜８３０上に１５０ｎｍ厚のシリコン
窒化膜８４０をＣＶＤ法により堆積する。この後、通常
のリソグラフィ工程とエッチング工程により、模擬ゲー
ト電極８１０を形成し、ソース／ドレイン領域２７０、
２８０を通常のイオン注入法により形成する（図８参
照）。

【００６５】次に、シリコン基板２１０上にシリコン酸
化膜９１０を堆積した後、表面平坦化により、ダミーゲ
ート電極のシリコン窒化膜８４０上面を露わにし、通常
のリソグラフィ工程とウェットエッチング工程により、
ｎチャネルトランジスタのゲート領域のシリコン窒化膜
８４０のみを選択的に除去する。そして、シリコン窒化
膜８４０を除去した個所に、タングステン膜９２０をＣ
ＶＤ法により堆積する（図９参照）。

【００６６】次に、通常のリソグラフィ工程とエッチン
グ工程により、ｐチャネルトランジスタ領域上のタング
ステン膜９２０を除去し、さらに通常のリソグラフィ工
程とウェットエッチング工程により、ｐチャネルトラン
ジスタのゲート領域のシリコン窒化膜８４０のみを選択
的に除去する。そして、シリコン窒化膜８４０を除去し
た個所に、イリジウム膜１０１０をＣＶＤ法により堆積
する。次に、化学的機械研磨法により、ゲート領域以外
の金属膜を選択的に除去し、ＭＩＳＦＥＴを完成する
（図１０参照）。

【００６７】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例に限定されるもの
ではない。

【００６８】

【発明の効果】以上説明したように、本発明の相補ＭＩ
Ｓ型半導体装置及びその製造方法によれば、ゲート電極
を多層構造とし、最下層の導体膜を十分に薄く形成する
と共に、ｎチャネルトランジスタのゲート電極とｐチャ
ネルトランジスタのゲート電極とで上層の導体膜を形成
する部材の種類を変えることにより、トランジスタの基
板不純物量とは独立にしきい値電圧を制御できるため、
しきい値電圧をバランス良く適切に設定することが容易
であるという効果がある。

【００６９】また、ゲート電極の下層の導体膜をｎチャ
ネルとｐチャネルで一定膜厚とすることにより、ＬＳＩ
のプロセスマージンが大幅に広がるため、製造過程にお
ける制御が容易になるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。

【図２】本発明の第２の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。

【図３】第２の実施形態の製造手順を示す図であり、
各種の部材を堆積させた状態を示す断面図である。

【図４】第２の実施形態の製造手順を示す図であり、
図３の状態から所望の箇所に所望の部材を堆積させた状
態を示す断面図である。

【図５】第２の実施形態の製造手順を示す図であり、
図４の状態からゲート電極を形成し、かつソース／ドレ
イン領域を形成した状態を示す断面図である。

【図６】第２の実施形態の他の実施例の構成を示す断
面図である。

【図７】本発明の第３の実施形態によるＭＩＳＦＥＴ
の構成を示す断面図である。

【図８】第３の実施形態の製造手順を示す図であり、
模擬ゲート電極を形成した状態を示す断面図である。

【図９】第３の実施形態の製造手順を示す図であり、
模擬ゲート電極の一方に所望の部材を堆積させた状態を
示す断面図である。

【図１０】第３の実施形態の製造手順を示す図であ
り、模擬ゲート電極の他方に所望の部材を堆積させた状
態を示す断面図である。

【図１１】本発明の第１の実施形態にて得られた相補
ＭＩＳ型電界効果トランジスタ（ＭＩＳＦＥＴ）のしき
い値とトランジスタのゲート長との関係を示す図であ
る。

【図１２】従来の相補ＭＩＳ型電界効果トランジスタ
（ＭＩＳＦＥＴ）のしきい値とトランジスタのゲート長
との関係を示す図である。

【符号の説明】

１０、１１０、２１０シリコン基板２０、１２０、２２０素子分離酸化膜３０、１３０、２３０ゲート絶縁膜４０、５０、１４０、１５０、２４０、２５０ゲー
ト電極膜４１、５１、１４１、１５１、２４１、２５１第１
層導体膜４２、５２、１４２、１５２、２４２、２５２第２
層導体膜６０ゲート電極側壁膜７０、１７０、２７０ｎ型ソース／ドレイン領域８０、１８０、２８０ｐ型ソース／ドレイン領域８
０２４３、２５３第３層導体膜

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年４月２日（１９９９．４．２）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 BB01 BB13 BB16 BB18 BB25 BB28 BB30 BB36 DD37 DD43 EE03 FF13 FF14 GG14 HH20 5F040 DA06 DB03 EC01 EC04 EC07 EC12 EC13 ED01 ED03 FA04 5F048 AA00 AC03 BA01 BB04 BB06 BB07 BB09 BB11 BB12 BB17 BE03 BG01 BG12 DA24

Claims

【特許請求の範囲】

【請求項１】相補ＭＩＳ型半導体装置において、ゲート電極膜が、導体膜の多層構造を有し、ゲート絶縁膜に接する最下層の前記導体膜の膜厚が、少
なくとも上層の前記導体膜により前記半導体装置のチャ
ネル電位が変位する程度に十分に薄く、電気特性の相異なる前記ゲート電極を形成する前記導体
膜における、上層の前記各導体膜を形成する部材が、相
異なる仕事関数を有する部材であることを特徴とする相
補ＭＩＳ型半導体装置。
【請求項２】前記最下層の導体膜が、不純物をドープ
した半導体膜であることを特徴とする請求項１に記載の
相補ＭＩＳ型半導体装置。
【請求項３】前記最下層の導体膜が、金属窒化膜また
は金属酸化膜であることを特徴とする請求項１に記載の
相補ＭＩＳ型半導体装置。
【請求項４】前記最下層の導体膜が、不純物をドープ
した半導体膜であり、前記最下層の導体膜と上層の前記導体膜との間に、高温
熱処理の際に前記最下層の導体膜と前記上層の導体膜と
が反応するのを防止する、金属窒化膜または金属酸化膜
を有することを特徴とする請求項１に記載の相補ＭＩＳ
型半導体装置。
【請求項５】相補ＭＩＳ型半導体装置の製造方法にお
いて、素子分離領域を形成した半導体基板上に、ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する第１の導
体膜を堆積する工程と、前記半導体における一方の電気極性のゲート電極を形成
する第２の導体膜を前記第１の導体膜上に堆積する工程
と、前記半導体における他方の電気極性に対応する位置に堆
積された前記第２の導体膜をエッチングにより除去する
工程と、前記第２の導体膜が除去された位置に、前記第２の導体
膜の部材とは仕事関数の異なる部材により、前記半導体
における他方の電気極性のゲート電極を形成する第３の
導体膜を堆積する工程と、前記第１の導体膜及び前記第２の導体膜からなる積層膜
と、前記第１の導体膜及び前記第３の導体膜からなる積
層膜とに対して、エッチングによりゲート電極パターン
を形成する工程と、前記半導体における各電気極性のソース／ドレイン領域
に各々所定の不純物をドープする工程とを含むことを特
徴とする相補ＭＩＳ型半導体装置の製造方法。
【請求項６】相補ＭＩＳ型半導体装置の製造方法にお
いて、素子分離領域を形成した半導体基板上に、ゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する第１の導
体膜を堆積する工程と、前記第１の導体膜上に、ゲート電極パターン形成のため
の所定の部材によるゲート電極形成膜を堆積する工程
と、前記第１の導体膜及び前記ゲート電極形成膜からなる積
層膜に対して、エッチングによりゲート電極パターンを
形成する工程と、前記半導体における各電気極性のソース／ドレイン領域
に各々所定の不純物をドープする工程と、前記半導体における一方の電気極性の前記ゲート電極パ
ターンから前記ゲート電極形成膜を除去する工程と、前記ゲート電極形成膜が除去された位置に、前記一方の
電気極性のゲート電極を形成する第２の導体膜を堆積す
る工程と、前記半導体における他方の電気極性の前記ゲート電極パ
ターンから前記ゲート電極形成膜を除去する工程と、前記ゲート電極形成膜が除去された位置に、前記第２の
導体膜の部材とは仕事関数の異なる部材により、前記他
方の電気極性のゲート電極を形成する第３の導体膜を堆
積する工程とを含むことを特徴とする相補ＭＩＳ型半導
体装置の製造方法。