JP2005123625A - シリサイド化された電極を有する半導体装置の製造方法 - Google Patents

シリサイド化された電極を有する半導体装置の製造方法 Download PDF

Info

Publication number
JP2005123625A
JP2005123625A JP2004301647A JP2004301647A JP2005123625A JP 2005123625 A JP2005123625 A JP 2005123625A JP 2004301647 A JP2004301647 A JP 2004301647A JP 2004301647 A JP2004301647 A JP 2004301647A JP 2005123625 A JP2005123625 A JP 2005123625A
Authority
JP
Japan
Prior art keywords
layer
metal
metal layer
conductor
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004301647A
Other languages
English (en)
Other versions
JP4994585B2 (ja
Inventor
Tom Schram
トム・スフラム
Jacob Christopher Hooker
ジェイコブ・クリストファー・フッカー
Dal Marcus Johannes Henricus Van
マルクス・ヨハネス・ヘンリクス・ファン・ダル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Koninklijke Philips NV
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC, Koninklijke Philips Electronics NV filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2005123625A publication Critical patent/JP2005123625A/ja
Application granted granted Critical
Publication of JP4994585B2 publication Critical patent/JP4994585B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

【課題】 異なる仕事関数を有する2つの電極の形成を容易にする。
【解決手段】 誘電体層及び第1導体を有する第1半導体構造と誘電体層及び第2導体を有する第2半導体構造とを含み、誘電体層に隣接する第1導体の部分が第2導体の対応する部分の仕事関数とは異なる仕事関数を有している半導体ボディーを備えた半導体装置の製造方法に関し、誘電体層が半導体ボディーに適用された後、金属層が誘電体層へ適用され、その後、シリコン層がこの金属層上へ堆積され、更に第1半導体構造の位置でこのシリコン層と金属層とが反応し、金属珪化物を形成し、2つの半導体構造のうちの一方の位置で、シリコン層以外の層、特に金属層をエッチングすることにより、異なる各仕事関数を有する導体のこれらの部分が形成され、加えて、更なる金属層がシリコン層にわたって適用され、第2トランジスタの位置にさらなる金属珪化物を形成するために使用される。
【選択図】図６

Description

本発明は、1つの誘電体層、および少なくとも2つのシリサイド化された電極を有し、誘電体層に隣接してシリサイド化された、少なくとも2つの電極部分の各々が、異なる仕事関数を有する、半導体装置の製造方法に関するものである。
例えば、シリコンCMOSFET(相補的金属酸化物半導体電界効果トランジスタ)の製造には、同一基板上にPMOSおよびNMOS構造、または複数のトランジスタが必要である。この文脈では、両方のタイプのトランジスタが最適に作動するよう、少なくとも第1トランジスタ、例えばPMOSTなどの、誘電体層に隣接しているゲート電極の部分の仕事関数は、第2トランジスタ、例えば、NMOSTなどのそれとは異なっていることが重要である。後者が、低い仕事関数、すなわち、n型多結晶シリコンの仕事関数、つまり、およそ4.2eVの付近の仕事関数を有するゲート電極を必要とするのに対し、前者は、p型多結晶シリコンの仕事関数、つまり、5.2eVの付近の仕事関数を必要とする。
このタイプの構造の製造方法は、特許文献１により知られている。特許文献１は、一組のMOSトランジスタの製造を示しており、そこでは、双方のトランジスタの領域内に配置された誘電体層へ金属層が適用され、その後、その金属層へシリコン層が適用される。2つのトランジスタのうちの一方の位置のシリコン層は、フォトリソグラフィーおよびエッチングを用いて再び除去され、その後、ヒートステップの援助で、他方のトランジスタ位置のシリコンは、その下の金属と反応することにより、その後、誘電体層に隣接する金属珪化物を形成させる。したがって、後者の次に形成された第1トランジスタのゲート電極には、誘電体層に隣接している金属が含まれる。このように、特許文献１では、異なる仕事関数を有する隣接ゲート電極が形成され、特定の仕事関数は、珪化物の仕事関数および金属の仕事関数となり、結果的に、NMOSおよびPMOSトランジスタの双方に対して、最適な特性が同時に提供可能となる。
欧州特許第1211729号
上で議論した方法の1つの欠点は、局所的にシリコンを除去するため、様々な関連する欠点を有する所望されない非対称を、2つのトランジスタ構造内に導入してしまうことである。シリコンの局所的除去は、異なる仕事関数を有するゲート電極の厚みに、相違を作り出してしまう。この高さの相違により、ゲート電極層上の感光層内にゲート電極パターンが形成される、露光ステップにおいて、ゲート電極幅に狂いが生じてしまうこともある。その結果、トランジスタの電気特性は、目標値からずれてしまう場合もある。この厚みの相違はまた、スペーサの形成をさらに困難にする。なぜなら、後者の大きさは、これらのスペーサが接触するゲート電極の高さにより決定されるからである。イオン注入ステップによるソースおよびドレイン領域の形成の間、この厚みの相違により、より薄いゲート電極を通して、イオンが下のチャンネル領域へ注入され、または拡散しかねない危険が生じてしまう。この問題を解決するには、注入パラメータをさらに最適化させなければならない。
本発明の目的は、異なる仕事関数を有する2つの電極の形成を容易にする方法、特に、誘電体層との隣接部分が異なる適切な仕事関数を有し、また、上述の非対称の欠点を有しないゲート電極を備えた、NMOSトランジスタおよびPMOSトランジスタの双方を、同時に形成可能な方法を提供することである。
本発明の第1実施例は、以下を含む半導体ボディーを有する半導体装置の製造方法を提供する：
誘電体層、および第1導体を含む第1電極を有する第1半導体構造、および、
誘電体層、および第1導体と異なる第2導体を含む第2電極を有する第2半導体構造、この誘電体層に隣接する第2導体の部分は、第1導体の対応部分と異なる仕事関数を有している。
本発明の方法では、誘電体層が半導体ボディーに適用された後、第1金属層が誘電体層へ適用され、その後、シリコン層が第1金属層へ適用され、さらに、少なくとも1つの半導体構造の位置で、これら2つの層が互いに反応し、第1金属珪化物を形成する。本発明に従う方法は、2つの半導体構造のうちの一方の位置のシリコン層以外の層をエッチングすることにより、異なる仕事関数を有する導体の一部分を形成することを特徴としている。
本発明の1つの特定の典型的実施例は、基板および半導体ボディーを有する半導体装置の製造方法を説明している。本半導体ボディーは以下を含んでいてもよい：
第1ソースおよびドレイン領域を含み、第1伝導タイプのチャンネル領域を有し、さらに、第1ゲート電極を含んでいる第1電界効果トランジスタ、その第1ゲート電極は、誘電体層によりチャンネル領域から分離され、さらに第1導体を含んでいる、および、
第2ソースおよびドレイン領域を含み、さらに、第1伝導タイプと反対の伝導タイプである第2伝導タイプのチャンネル領域を含み、さらに、誘電体層によりチャンネル領域と分離され、第1導体と異なる第2導体を含む第2ゲート電極を含む第２電界効果トランジスタ、この誘電体層に隣接する第2導体の部分は、第1導体の対応部分と異なる仕事関数を有している。
本発明によれば、誘電体層が半導体ボディーに適用された後、表面上にシリコン層が適用された誘電体層へ、第1金属層が適用され、さらに、第1トランジスタの位置において第1金属層とシリコン層が互いに反応して、その位置に第1金属珪化物が形成される。2つのトランジスタのうちの一方の位置のシリコン層以外の層をエッチングすることにより、異なる仕事関数を有する導体の一部分が形成される。
本発明の好適な実施例では、第1金属層はシリサイド化金属層であってもよい。この層は、両方の半導体構造位置で形成されて、シリコン層の堆積前に、例えば第2トランジスタ位置において、例えばエッチングにより除去されてもよい。この第1金属層は非常に薄くてもよく、好適には厚さ5〜50nmであり、例えば、ニッケル、チタニウム、またはコバルトなど、シリコンとの珪化物を形成する適当な様々の金属を含んでいてもよく、好適な実施例ではニッケルである。
他の実施例では、第1金属層と誘電体層の間に、第2非シリサイド化金属層が配置される。この場合、シリサイド化金属である第1金属層は、第2金属層の表層上に堆積されてもよい。非シリサイド化金属層は、例えば、モリブデン、タングステン、プラチナ、イリジウム、タンタル、ハフニウム、または他の適当な金属層であってもよい。この非シリサイド化金属層は、第1金属層の金属と比べて、また、形成される金属珪化物と比べて、安定な金属を含んでいることが好ましい。タングステン、モリブデン、およびタンタルなどの金属は、金属珪化物を形成する金属、およびその結果形成される珪化物と比べ、必要な安定性の点で特に適当である。本発明のこの実施例では、第2金属層、すなわち、非シリサイド化金属層は、トランジスタのうちの一方の位置で、例えばエッチングにより除去される。この除去は、シリコン層の堆積前に達成することができる。
本方法はまた、第1および第2半導体構造を形成した後に、例えば、ニッケル、チタニウム、またはコバルトを含んだシリサイド化金属層である第3金属層の堆積を含んでいてもよく、この第3金属層で、少なくとも1つの半導体構造の位置に、さらなる金属珪化物が形成可能となる。さらなる金属珪化物は、第1金属珪化物とは異なるシリコン含有率を有するものであってもよい。本発明の1つの実施例では、第1金属珪化物は二珪化物として形成され、さらなる金属珪化物は一珪化物として形成可能である。
本発明のさらなる実施例では、シリコン層以外の層のエッチングは、第1、第2、または第3の金属層の一部の除去として実行可能である。シリコン層の適用前に、第1または第2の金属層をエッチング可能である。
本発明の1つの特定例では、第1半導体構造および第2半導体構造は、ソースおよびドレイン領域、およびゲート電極を有する電界効果トランジスタであってもよい。この例では、第3金属層は、ソースおよびドレイン領域の接触接続に使用可能である。
さらに、本発明は、半導体ボディーを有する半導体装置を提供する。本半導体ボディーは以下を含む：
誘電体層、および第1導体を含む第1ゲート電極を有する第1半導体構造、および、
誘電体層、および第1導体と異なる第2導体を含む第2ゲート電極を有する第2半導体構造、この誘電体層に隣接する第2導体の部分は、第1導体の対応部分と異なる仕事関数を有しており、半導体装置は、本発明の方法を用いて製造される。特に、第1および第2の半導体構造はトランジスタであってもよい。
本発明の他の特徴、特性、および利点は、例として本発明の基本原理を示した添付図面に関連する、以下の詳細な説明から明確になろう。
以下では、本発明は、様々な実施例を用いて、および様々な図面に関連して説明されている。しかしながら、本発明は、これらの実施例および図面に制限されない。説明されている図面は、略図にすぎず、さらに、本発明を制限するものではない。特定の概念について説明するために、図面において、若干の要素の大きさは誇張されていて、正確な縮尺とはなっていなくてもよい。
本発明の方法は、異なる仕事関数を持つ2つの電極を有する半導体構造の製造に使用可能である。例えば、ある特定の場合では、例えば、ゲート電極などの制御電極、および、例えばソースやドレイン領域などの第1および第2の主要電極を備えている半導体構造の製造が可能である。以下のテキストは、各々が本発明に従うゲート電極、およびソースおよびドレイン領域を備えた、2つの半導体構造を有する半導体装置の製造について議論している。しかしながら、これは、本発明の議論のコンテキスト内にすぎず、本発明に何らの制限も課すものではない。
図1から図6は、本発明による方法の好適な第1実施例を用いた、一連の製造ステージにある半導体装置の断面を、一貫して示した略図である。装置30の形成においては、出発点は基板2を有する半導体ボディー1である。基板2、目下議論中の実施例では、p型シリコン基板2であるが、一般に、他の適当ないかなる基板であってもよい、の内では、その後のステージにおいて、p型基板2内へ導入された、n型半導体領域3の位置に、第1のMOSFETトランジスタ4が形成される(図1参照)。その後、n型半導体領域3の一部分が、この第1のMOSFETトランジスタ4のチャンネル領域3Aを形成する。その後、基板2の隣接部分に、第2のMOSFETトランジスタ6のチャンネル領域5が形成される。2つの隣接するトランジスタ4、6のチャンネル領域3A、5は、例えば二酸化珪素から形成され得る絶縁領域7により、互いに電気的に絶縁されている。これらの絶縁領域7は、フィールド絶縁領域としても知られており、先進技術では、これらは、基板2内に、トレンチエッチングにより形成され、その後、酸化物で満たされる。したがって、これらの絶縁領域7は、トレンチ絶縁とも呼ばれている。
半導体ボディー1の表面は、誘電体層8で覆われており、一例として、それは二酸化珪素を含んでいてもよいが、適当ないかなる誘電体から作られていてもよく、さらに、例えば0.5〜1.5nmの範囲の厚みにすることが可能である。その後、この誘電体層8には、金属層9が適用される。この金属層9は、例えば、ニッケル、またはチタニウム、またはコバルト、またはそれらの組合せなどを含んでもよく、5〜50nmの厚みを有していてもよい。説明されている好適な実施例では、金属層9はニッケルを含み、5nmの厚みを有している。金属層9は、一例をあげると、例えば、スパッタリングなどの物理蒸着(PVD)技術を用いて堆積可能である。その後、マスク10は、この金属層上に、例えば、フォトリソグラフィーを用いて堆積される。このマスク10は、例えば、フォトレジストから作られてもよい。
その後のステップでは、金属層9は、堆積されたマスク10を用いて、形成される第2トランジスタ6の位置で除去される。このステップは、図2に示されている。これは、例えば、硫酸と過酸化水素を含んだエッチング液を用いてエッチングをすることにより、実現可能である。その後マスク10は、例えば、マスクストリッパとして知られているものを用いて除去される。一例をあげるなら、この目的のために、プラズマエッチング処理が使用可能である。その後、クリーニング後に、例えば、n型ドープ多結晶シリコンなどのシリコン層11が、例えば、化学蒸着(CVD)、または、例えばスパッタリングなどの物理蒸着を用いて適用される。シリコン層11の厚みは、例えば20〜100nmでよく、この実施例では50nmである。このシリコン層11は比較的厚くてもよく、結果として、形成されるトランジスタ4、6のゲート電極13、14は、適切で、ほぼ等しい高さとなり得る。例えばマスク12は、フォトリソグラフィーを用いて、2つのトランジスタ4、6に対して形成されるゲート電極13、14の位置のシリコン層11上に、パターン化される。
その後、マスク12の外部の層状構造の余剰部分は、例えば、エッチング、説明されている実施例ではドライプラズマエッチング処理により除去される。この場合、半導体ボディー1はエッチングストップ層として機能する。残余の部分は、形成されるトランジスタ4、6のゲート電極13、14を形成する(図3参照)。
その後のステップでは、例えば、マスク10の除去について上述した方法により、マスク12が除去される(図4参照)。その後、例えば窒化珪素などの絶縁層(図示せず)が、例えばCVDを用いて、図3に示された構造にわたって、マスク12を用いることなく適用される。その後、ゲート電極13、14上、およびそれらの間に位置するこの層の平坦部分が、例えば異方性プラズマエッチング処理により、再び除去される。このように、スペーサ15は、窒化珪素層の残余部分により、ゲート電極13、14の側壁に接触して形成される。
次に、2つのトランジスタ4、6のソースおよびドレイン領域16、17、および18、19は、それぞれ、イオン注入により形成される。このステップは、まず、第2トランジスタ6をフォトレジストマスク(図示せず)で覆い、例えば、ホウ素イオン注入ステップにより、第1トランジスタ4のソースおよびドレイン領域16、17が形成されることにより実行される。その後、同様の方法で、例えば、ヒ素イオン注入ステップを用いて、第2トランジスタ6のソースおよびドレイン領域18、19が形成される。本発明のこの実施例では、トランジスタ4、6はまた、LDD(軽くドープされたドレイン)領域(16A、17A、および18A、19A)として知られているものを備えているが、これは、スペーサ15の形成前に、トランジスタ4、6それぞれのソースおよびドレイン領域16、17、および18、19の軽くドープされた部分が既に形成されていることを意味する。650℃〜850℃の温度範囲における、第1のより高い温度で、数分間続く適当な熱処理では、金属層9は、その上のシリコン層11との相互作用により、第1トランジスタの位置で二珪化物領域20へ変換される。上述の温度範囲は、ニッケル二珪化物の形成に適しているばかりではなく、一般に、金属二珪化物の形成にも適している(米国特許第6,440,851号明細書の図4aおよび図4b参照)。
その後、さらなる金属層21が適用されるが(図5参照)、本発明のこの実施例では同様にニッケルを含んでいる。さらなる金属層21の厚みは5〜50nmが好ましい。その後、この実施例では、さらなる金属層21の部分22が、熱処理により、ゲート電極13、14の多結晶シリコン11内にまざり、その結果、金属珪化物が形成される。さらなる金属層21の同様の部分23は、この処理の間に、2つのトランジスタ4、6のそれぞれのソースおよびドレイン領域16、17および18、19の位置に金属珪化物を形成するよう、同じようにして半導体ボディー1に含まれる。
その後、さらなる金属層21の残余部分は、エッチングにより除去される。例えば、450℃〜650℃の温度範囲の、第2のより低い温度で、数分間続く熱処理中に、ゲート電極13、14のシリコン内では、その後、さらなる金属珪化物、または特定の実施例に対し本願明細書で説明したニッケル一珪化物の領域24、25が、続いて、第1ゲート電極13および第2ゲート電極14のそれぞれに形成される。上記温度範囲は、一般に、金属の一珪化物の形成に適している(米国特許第6,440,851号明細書の図4aおよび図4b参照)。2つの温度範囲、すなわち、二珪化物の形成に用いられるものと一珪化物の形成に用いられるものは、珪化物を形成する全ての可能な金属に適用可能であるので、2つの領域は、隣接し、または互いに重なり合っていてもよい。
さらなる金属珪化物の形成についての条件は、第2トランジスタ内の、このさらなる珪化物が、誘電体層8まで形成されるような方法で選択されることが好ましい。本発明は、このコンテキストでは、一般に、金属二珪化物が一珪化物とは異なる仕事関数を有するという洞察に基づいている。したがって、好適な実施例では、より高い仕事関数、すなわち、ニッケル二珪化物の仕事関数を有する領域24は、トランジスタ4の誘電体層8の表層上に、またはそれに隣接して配置され、より低い仕事関数を有するニッケル一珪化物は、トランジスタ6内に配置される。例をあげると、PMOSTに対しては、より高い仕事関数を有する珪化物が選択可能であり、NMOSTに対しては、より低い仕事関数を有する珪化物が選択可能である。さらに、接触領域26、27はまた、2つのトランジスタ4、6のソースおよびドレイン領域16、17および18、19内に形成される。
金属珪化物は、シリコン‐リッチな珪化物として形成されることが好ましい。これは、熱力学的にシリコンに関して最も安定している。このタイプの珪化物は、多くの場合、高温度で形成される。さらに、一般に、電気抵抗が最も低くなる。金属層に対してニッケルが選択された場合は、二珪化物の仕事関数は、PMOST 4に対して所望される値に最も近くなる。ニッケル一珪化物は、より低い仕事関数を有しており、NMOST 6に対してより適当であり、より低い温度で形成可能である。金属珪化物の化成は、より高温での二珪化物の化成、さらにより低温度での一珪化物の化成を導くので、2つの処理は、可能な限り互いに独立して実行し得る。というのは、第2処理(金属一珪化物の化成)の温度では、第1処理(金属二珪化物の化成)を良好に実行することはできないからである。
第1トランジスタ4は、PMOSトランジスタとして形成されることが好ましい。金属珪化物がニッケル二珪化物として形成される場合、いずれにせよ、最高仕事関数を有する珪化物が第1ゲート電極13の誘電体層4近傍に配置されるのが、PMOSTに対して好ましい。
その後、本発明の方法を用いた半導体装置の製造は、CMOS技術において通例となっている方法で続けられる。特に、接続領域と同様に、さらなる絶縁体および所望の導体パターンが適用される。個々の装置30は、例えばソーイングなどの分離技術により取得される。
本発明に従う方法は、シリコン層11を除く層、この場合は、金属層9をエッチングすることにより、誘電体層8に隣接し、第1仕事関数を有する金属珪化物24を伴う一方のゲート電極13が提供可能となり、また、誘電体層8の近傍の他方のゲート電極14は、異なる仕事関数を有する材料25を含み得るという洞察に基づいている。シリコン層11以外の材料のエッチング、特に、シリコン層11より小さな厚みを有する金属層9のエッチングは、2つのトランジスタ4、6の構造が非対称となるのを回避させる。
第2トランジスタ6の位置では、金属珪化物が形成される前に、金属層9は、特に誘電体層8の材料に関して選択的に除去可能である。結果として、2つのトランジスタ4、6のゲート電極13、14が、この目的に必要な追加シリコン堆積ステップを行うことなく、なおもシリコンを含有し得るので、従来技術と比して、より対称な構造となる。結果として、さらにその後、さらなる金属層がさらなる金属珪化物を形成するために使われる、2つのトランジスタ4、6位置のシリコン層7へのさらなる金属層21の適用のためにも、2つのトランジスタ4、6のゲート電極13、14は、低抵抗および空乏層効果として知られているものの不在など、非常に好都合な特性を伴って提供可能である。これはまた、2つのトランジスタ4、6のソースおよびドレイン領域16、17、および18、19に接続導体26、27を、単一処理ステップにおける珪化物の形で形成するオプションを提供する。
最終的に、本発明に従う方法の1つの重要な利点は、さらなる金属珪化物の使用により、異なるシリコン含有率を有する金属珪化物24、25を用いて、2つのゲート電極13、14を形成する可能性が開かれるということである。また、これにより、誘電体層8の近傍の2つのゲート電極13、14へ、それぞれPMOSTおよびNMOSTに適切な、異なる組成を有する珪化物含有部分の提供が可能となる。
図7から図12は、本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置40の断面を、一貫して示した略図である。これらの図面についての議論では、特に、上述の方法に比べた相違が説明される。対応する、または同一の処理ステップは、第1実施例に関して上で議論したように実行可能である。
半導体ボディー1の表面は、誘電体層8で覆われており、本実施例では、それは二酸化珪素を含んでいるが、適当ないかなる誘電体から作られていてもよく、さらに、例えば0.5〜1.5nmの厚みを有していてもよい。好ましくは厚み5〜50nmであり、本実施例では、厚み10nmの金属層31が、誘電体層8の上面に適用される(図7)。この金属層31は、続いて適用され、金属珪化物を形成する金属層と比べて、また形成されるその金属珪化物と比べて、安定な金属から成っている。金属層31は、例えば、モリブデン、またはタングステン、プラチナ、イリジウム、タンタル、ハフニウム、または他の適当な金属であってもよく、例えば、蒸着により誘電体層に堆積可能である。金属層31は、第1トランジスタ4の位置で、マスク32を用いて、例えばエッチングなどにより除去される。
マスク32の除去後、金属層9が、例えば蒸着などにより適用され、それに続き、多結晶シリコン層11が、例えばCVDなどにより堆積される。これらの層9、11は、第1実施例の層9、11と同様の厚みを有していてもよい。本典型的実施例では、金属層9はニッケルを含んでいるが、例えば、コバルトやチタニウムのような、他の金属を含んでいてもよい。その後、形成された構造上に、マスク33がパターン化される(図8参照)。
その後、2つのトランジスタ4、6のゲート電極13、14が、例えばマスク33を用いてプラズマエッチングにより形成される。これは、図9に示されている。次に、マスク33が除去され、2つのトランジスタ4、6の、それぞれのソースおよびドレイン領域16、17、および18、19が形成され、同様にスペーサ15が形成される。
例えば、650℃〜850℃の、温度範囲の、第1の高い温度で、適当な熱処理中に、ニッケル層9は、それぞれ第1ゲート電極13および第2ゲート電極14内の、ニッケル二珪化物領域20、35に変換される(図10)。
その後、さらなる金属層21、この実施例ではニッケルが適用される。例えば450℃〜650℃の温度範囲の、第2のより低い温度での熱処理により、さらなる金属層21の部分22、23が、トランジスタ4、6のゲート電極13、14、およびソースおよびドレイン領域16、17、および18、19のそれぞれの位置で、再び半導体ボディー1内に組み込まれる（図11）。エッチングにより、さらなる金属層21の残余部分を除去した後、例えばゲート電極13、14の残余シリコン部分は、例えば650℃〜850℃の温度範囲の、第3の再びより高い温度での適当な熱処理により、ニッケル二珪化物 34、35に変換される(図12)。したがって、誘電体層8に隣接するPMOST(第1トランジスタ4)の第1ゲート電極13は、比較的高い仕事関数を有する二珪化物を含んだ部分34を包含し、また、NMOSTに適した、より低い仕事関数を有するモリブデン31などの不活性金属は、NMOST(第2トランジスタ6)の他方のゲート電極14内の誘電体層8の近傍に、なおも存在している。この処理は、既に上で議論したように継続可能である。
したがって、本発明のこの第2実施例を用いることで、誘電体層8の隣接領域が、異なる仕事関数を有している第1トランジスタ4および第2トランジスタ6の形成が再び可能となる。
図13から図20は、本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面を、一貫して示した略図である。特に、上で議論した方法との相違が、これらの図面の議論において説明される。対応する、または同一の処理ステップは、第1または第2実施例に関して議論したように実行可能である。この第3実施例では、一例をあげるとニッケル層(図13)などの適用された金属層9が、局所的に除去されるのではなく、むしろ完全にシリコン層11で覆われて、その後、ゲート電極13、14(図14参照)を形成する目的で、ゲート電極マスク41が適用される。ゲート電極13、14の形成(図15参照)後、スペーサ15が形成され(図16参照)、そして、例えば650℃〜850℃の温度範囲の、第1の高温での適当な熱処理により、例えばニッケル二珪化物などの金属二珪化物の領域20、34が形成される。
さらなる金属層21、例えば、ニッケル層の適用(図17参照)後、すでに述べた実施例のように、450℃〜650℃の温度範囲の、第2のより低い温度での適当な熱処理を用いて、一珪化物のシリサイド化領域22、23が形成される。その後(図18参照)、第2トランジスタ6の位置の第2ゲート電極14上に、マスク42が形成される。次に(図19参照)、マスク42で覆われていない領域の金属層21を除去することにより、この金属層の一部分が、適所に残っている第2ゲート電極14の表層上に配置されることになる。その後、450℃〜650℃の温度範囲の、第2のより低い温度での熱処理により、ゲート電極13、14のシリコン部分がニッケル一珪化物領域24、25に変換される。第2ゲート電極14の位置に存在する余分なニッケルも、内部に存在するニッケル二珪化物 35をニッケル一珪化物25へと変換させる(図20)。このようにして、誘電体層8の近傍に位置し、対応するトランジスタに適する異なる仕事関数を有する部分20、25を備えた、2つのトランジスタ4、6の提供が再び可能となる(上記参照)。
全ての場合において、さらなる金属層21は、形成された層が、第1および第2ゲート電極13、14の領域外の半導体ボディー1の表面までの全部が除去された後に、適用されるのが好ましく、また、さらなる金属層21が、2つのトランジスタ4、6のソースおよびドレイン領域16、17、および18、19の接触接続に使用されることに留意しなければならない。これにより、ゲート電極13、14内、および、ソースおよびドレイン領域16、17、および18、19の接触領域26、27内に、異なる仕事関数、低抵抗を有し、所望されない、いわゆる空乏層効果を伴わない、NMOSおよびPMOSトランジスタの双方が容易に製造可能となる。
当業者にとって、本発明の範囲内で多数の変形および変更が可能であるので、本発明は、説明された典型的実施例には制限されない。例えば、異なる形状、および/または異なる大きさを有する装置が製造可能である。また、シリコン基板に代わるものとして、ガラス、セラミック、またはプラスチックの基板の使用も可能である。半導体ボディーは、SOI(シリコンオンインシュレータ)として知られているものにより形成可能である。このコンテキストでは、基板搬送技術として知られているものを任意に使用可能である。
また、本発明の範囲の中で例で言及されたそれらを除いた材料を使用することができることに注意すべきである。例えば、また、ニッケルの代わりにコバルトなどの他の金属を使用することも可能である。また、例が、金属層9およびさらなる金属層21に同一金属の使用を決定している箇所も、2つの層に異なる金属が使用可能であることを明白に留意しなければならない。さらに、上記または他の材料に対しては、エピタキシー、スパッタリング、および蒸着などの他の堆積技術も使用可能である。また、ウェット化学エッチング方法に代わって、プラズマエッチングなどの「ドライ」技術も可能であり、その逆もまた同様である。
また、2つのトランジスタ4、6の誘電体層8が同一材料から製造されたり、または同じ厚みを有していることは必要ではないことにも留意しなければならない。
さらに、装置は、任意に集積回路の形式をとった、より多数のダイオード、および/または、トランジスタおよび低抗、および/または、コンデンサーなどの、アクティブおよびパッシブ半導体要素、または電子部品を含有してもよいことにも留意しなければならない。したがって、製造は、明らかに適切に適合される。
本発明は特定の実施例を参照して説明されてきたが、当業者にとって、本発明の保護の範囲から逸脱することなく、形式や細部における様々な代替および改造が可能であることは明白であろう。
本発明による方法の第1実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第1実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第1実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第1実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第1実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第1実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第2実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。 本発明による方法の第3実施例に従う、一連の製造ステージにある半導体装置の断面図を示す略図である。
符号の説明
１ 半導体ボディー
４、６ トランジスタ
８ 誘電体層
９、２１、３１ 金属層
１１ シリコン層
１３、１４ ゲート電極
１６、１８ ソース領域
１７、１９ ドレイン領域
２０、３４、３５ ニッケル二珪化物
２４、２５ ニッケル一珪化物
３０、４０ 半導体装置

Claims (14)

  1. 以下を含む、半導体ボディーを有する半導体装置の製造方法：
    誘電体層、および第1導体を含む第1電極を有する第1半導体構造、および、
    誘電体層、および第1導体と異なる第2導体を含む第2電極を有する第2半導体構造、この誘電体層に隣接する第2導体の部分は、第1導体の対応部分と異なる仕事関数を有しており、
    ここで、誘電体層が半導体ボディーに適用された後、第1金属層が誘電体層上へ適用され、その後、シリコン層がこの金属層へ適用され、さらに、少なくとも1つの半導体構造の位置で、これら2つの層が互いに反応して、この位置で第1金属珪化物を形成し、2つの半導体構造のうちの一方の位置のシリコン層以外の層をエッチングすることにより、異なる仕事関数を有する導体の部分を形成することを特徴としている。
  2. 第1金属層が、ニッケル、チタニウム、またはコバルトから選択される金属から成る、請求項1に従う方法。
  3. 第1金属層と誘電体層との間への、非シリサイド化金属層である第2金属層の適用をさらに含む、先行する請求項のうちの1つに従う方法。
  4. 第2金属層が、モリブデン、タングステン、プラチナ、イリジウム、タンタル、またはハフニウムから選択される金属から成る、請求項3に従う方法。
  5. 本方法が、第1および第2半導体構造の形成後の第3金属層の堆積をさらに含み、この第3金属層がシリサイド化金属層であり、この第3金属層により、第1および第2半導体構造の少なくとも1つの位置に、さらなる金属珪化物が形成される、先行する請求項のうちの1つに従う方法。
  6. 第3金属層が、ニッケル、チタニウム、またはコバルトから選択される金属から成る、請求項5に従う方法。
  7. さらなる金属珪化物が、第1金属珪化物とは異なるシリコン含有率を伴って形成される、請求項5または請求項6のうちの1つに従う方法。
  8. 第1金属珪化物が二珪化物として形成され、さらなる金属珪化物が一珪化物として形成される、請求項7に従う方法。
  9. シリコン層以外の層のエッチングが、第1、第2、または第3金属層をエッチングすることにより実行される、先行する請求項のうちの1つに従う方法。
  10. シリコン層の適用前に、第1または第2金属層がエッチングされる、請求項9に従う方法。
  11. 第1半導体構造および第2半導体構造が、ゲート電極、およびソースおよびドレイン領域を有する電界効果トランジスタである、先行する請求項のうちの1つに従う方法。
  12. 第3金属層が、ソースおよびドレイン領域の接触接続に使用される、請求項11に従う方法。
  13. 以下を含む、半導体ボディーを有する半導体装置：
    誘電体層、および第1導体を含む第1ゲート電極を有する第1半導体構造、および、
    誘電体層、および第1導体と異なる第2導体を含む第2ゲート電極を有する第2半導体構造、そして、この誘電体層に隣接する第2導体の部分は、第1導体の対応部分(20)と異なる仕事関数を有しており、
    半導体装置は、請求項1〜12のうちの1つに従う方法を用いて製造される。
  14. 第1半導体構造および第2半導体構造が、電界効果トランジスタである、請求項13に従う半導体装置。
JP2004301647A 2003-10-17 2004-10-15 シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置 Expired - Fee Related JP4994585B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
BE2003/0548A BE1015723A4 (nl) 2003-10-17 2003-10-17 Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.
BE2003/0548 2003-10-17

Publications (2)

Publication Number Publication Date
JP2005123625A true JP2005123625A (ja) 2005-05-12
JP4994585B2 JP4994585B2 (ja) 2012-08-08

Family

ID=34318708

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004301647A Expired - Fee Related JP4994585B2 (ja) 2003-10-17 2004-10-15 シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置

Country Status (8)

Country Link
US (2) US7226827B2 (ja)
EP (1) EP1524688B1 (ja)
JP (1) JP4994585B2 (ja)
CN (1) CN1627502A (ja)
AT (1) ATE451718T1 (ja)
BE (1) BE1015723A4 (ja)
DE (1) DE602004024490D1 (ja)
TW (1) TWI242263B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324627A (ja) * 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
JP2007019400A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP2007019395A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
JP2007080955A (ja) * 2005-09-12 2007-03-29 Nec Corp 半導体装置及びその製造方法
JP2007123548A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
WO2007060797A1 (ja) * 2005-11-28 2007-05-31 Nec Corporation 半導体装置およびその製造方法
WO2007139041A1 (ja) * 2006-05-25 2007-12-06 Nec Corporation 金属化合物層の形成方法、半導体装置の製造方法及び金属化合物層の形成装置
JP2007324240A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体装置およびその製造方法
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
WO2008013125A1 (fr) * 2006-07-25 2008-01-31 Nec Corporation Dispositif semi-conducteur et procédé de fabrication associé
WO2008047564A1 (fr) * 2006-09-29 2008-04-24 Nec Corporation Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法
US7642155B2 (en) 2005-12-06 2010-01-05 Nec Electronics Corporation Semiconductor device with metal nitride barrier layer between gate dielectric and silicided, metallic gate electrodes

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1927136A2 (en) * 2005-09-15 2008-06-04 Nxp B.V. Method of manufacturing semiconductor device with different metallic gates
CN101263593A (zh) * 2005-09-15 2008-09-10 Nxp股份有限公司 制造具有不同金属栅极的半导体器件的方法
EP1955368A1 (en) * 2005-11-21 2008-08-13 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a salicide layer
JP4755894B2 (ja) * 2005-12-16 2011-08-24 株式会社東芝 半導体装置およびその製造方法
JP2007214436A (ja) * 2006-02-10 2007-08-23 Tokyo Electron Ltd 半導体装置の製造方法および半導体装置
KR100729366B1 (ko) * 2006-05-19 2007-06-15 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP2007324230A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体装置及び半導体装置の製造方法
EP1928021A1 (en) * 2006-11-29 2008-06-04 Interuniversitair Microelektronica Centrum (IMEC) Method of manufacturing a semiconductor device with dual fully silicided gate
JP2009027083A (ja) 2007-07-23 2009-02-05 Toshiba Corp 半導体装置及びその製造方法
US20090053883A1 (en) * 2007-08-24 2009-02-26 Texas Instruments Incorporated Method of setting a work function of a fully silicided semiconductor device, and related device
WO2009133509A1 (en) * 2008-04-29 2009-11-05 Nxp B.V. Integrated circuit manufacturing method and integrated circuit
US8304841B2 (en) * 2009-09-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
TWI550828B (zh) * 2011-06-10 2016-09-21 住友化學股份有限公司 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
CN103137475B (zh) * 2011-11-23 2015-09-16 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260934A (ja) * 1998-03-10 1999-09-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000223588A (ja) * 1999-02-03 2000-08-11 Nec Corp 相補ｍｉｓ型半導体装置及びその製造方法
JP2001196467A (ja) * 1999-11-01 2001-07-19 Hitachi Ltd 半導体集積回路装置及びその製造方法
US6440851B1 (en) * 1999-10-12 2002-08-27 International Business Machines Corporation Method and structure for controlling the interface roughness of cobalt disilicide
JP2003318283A (ja) * 2002-04-25 2003-11-07 Samsung Electronics Co Ltd シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087225A (en) * 1998-02-05 2000-07-11 International Business Machines Corporation Method for dual gate oxide dual workfunction CMOS
US6200834B1 (en) * 1999-07-22 2001-03-13 International Business Machines Corporation Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US6187617B1 (en) * 1999-07-29 2001-02-13 International Business Machines Corporation Semiconductor structure having heterogeneous silicide regions and method for forming same
US6383879B1 (en) * 1999-12-03 2002-05-07 Agere Systems Guardian Corp. Semiconductor device having a metal gate with a work function compatible with a semiconductor device
JP2002217313A (ja) * 2000-11-30 2002-08-02 Texas Instruments Inc 金属及び対応する金属珪化物から形成した各ゲートを有する相補形トランジスタ
US20020102802A1 (en) * 2001-02-01 2002-08-01 Tan Cheng Cheh Novel technique to achieve thick silicide film for ultra-shallow junctions
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
US6630394B2 (en) * 2001-12-28 2003-10-07 Texas Instruments Incorporated System for reducing silicon-consumption through selective deposition
US6902969B2 (en) * 2003-07-31 2005-06-07 Freescale Semiconductor, Inc. Process for forming dual metal gate structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260934A (ja) * 1998-03-10 1999-09-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2000223588A (ja) * 1999-02-03 2000-08-11 Nec Corp 相補ｍｉｓ型半導体装置及びその製造方法
US6440851B1 (en) * 1999-10-12 2002-08-27 International Business Machines Corporation Method and structure for controlling the interface roughness of cobalt disilicide
JP2001196467A (ja) * 1999-11-01 2001-07-19 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP2003318283A (ja) * 2002-04-25 2003-11-07 Samsung Electronics Co Ltd シリコンゲルマニウムゲートを利用した半導体素子及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006324627A (ja) * 2005-05-16 2006-11-30 Interuniv Micro Electronica Centrum Vzw 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
JP2007019400A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置およびその製造方法
JP2007019395A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
JP2007080955A (ja) * 2005-09-12 2007-03-29 Nec Corp 半導体装置及びその製造方法
JP2007123548A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体装置の製造方法
WO2007060797A1 (ja) * 2005-11-28 2007-05-31 Nec Corporation 半導体装置およびその製造方法
JP5157450B2 (ja) * 2005-11-28 2013-03-06 日本電気株式会社 半導体装置およびその製造方法
US7642155B2 (en) 2005-12-06 2010-01-05 Nec Electronics Corporation Semiconductor device with metal nitride barrier layer between gate dielectric and silicided, metallic gate electrodes
US7968463B2 (en) 2006-05-25 2011-06-28 Renesas Electronics Corporation Formation method of metallic compound layer, manufacturing method of semiconductor device, and formation apparatus for metallic compound layer
WO2007139041A1 (ja) * 2006-05-25 2007-12-06 Nec Corporation 金属化合物層の形成方法、半導体装置の製造方法及び金属化合物層の形成装置
JP5280843B2 (ja) * 2006-05-25 2013-09-04 ルネサスエレクトロニクス株式会社 金属化合物層の形成方法、及び金属化合物層の形成装置
JP2007324240A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体装置およびその製造方法
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
WO2008013125A1 (fr) * 2006-07-25 2008-01-31 Nec Corporation Dispositif semi-conducteur et procédé de fabrication associé
US7859059B2 (en) 2006-07-25 2010-12-28 Nec Corporation Semiconductor device and method for manufacturing same
WO2008047564A1 (fr) * 2006-09-29 2008-04-24 Nec Corporation Procédé de fabrication de dispositif semi-conducteur et dispositif semi-conducteur
JPWO2008047564A1 (ja) * 2006-09-29 2010-02-25 日本電気株式会社 半導体装置の製造方法及び半導体装置
JP2009044051A (ja) * 2007-08-10 2009-02-26 Panasonic Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
EP1524688A1 (en) 2005-04-20
US7226827B2 (en) 2007-06-05
BE1015723A4 (nl) 2005-07-05
TWI242263B (en) 2005-10-21
US20050145943A1 (en) 2005-07-07
TW200522270A (en) 2005-07-01
EP1524688B1 (en) 2009-12-09
US20070215951A1 (en) 2007-09-20
JP4994585B2 (ja) 2012-08-08
ATE451718T1 (de) 2009-12-15
CN1627502A (zh) 2005-06-15
DE602004024490D1 (de) 2010-01-21

Similar Documents

Publication Publication Date Title
JP4994585B2 (ja) シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置
JP4722448B2 (ja) 半導体の接続領域の接触抵抗を低減する方法
US7749822B2 (en) Method of forming a resistor and an FET from the metal portion of a MOSFET metal gate stack
US9437593B2 (en) Silicided semiconductor structure and method of forming the same
JP2005150752A (ja) ニッケルシリサイド膜の形成方法及びこれを利用した半導体素子の製造方法
US7091118B1 (en) Replacement metal gate transistor with metal-rich silicon layer and method for making the same
US6797554B2 (en) Method of manufacturing semiconductor integrated circuit having capacitor and silicided and non-silicided transistors
KR19990036704A (ko) 상 전이를 사용한 반도체 장치 제조 방법
EP1298722A2 (en) Method of forming dual work function gate electrodes in a semiconductor device
JP2007250734A (ja) シリコン酸化膜形成法、容量素子の製法及び半導体装置の製法
US7432164B2 (en) Semiconductor device comprising a transistor having a counter-doped channel region and method for forming the same
EP1593154B1 (en) Method of manufacturing a semiconductor device with mos transistors comprising gate electrodes formed in a packet of metal layers deposited upon one another
US7098120B2 (en) Method of manufacturing semiconductor devices
KR100549006B1 (ko) 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법
US7416968B2 (en) Methods of forming field effect transistors having metal silicide gate electrodes
US20020001892A1 (en) Method for fabricating semiconductor device
JP2005519468A (ja) 半導体デバイス中の異なるシリコン含有領域上に、異なるシリサイド部分を形成する方法
US20080299767A1 (en) Method for Forming a Semiconductor Device Having a Salicide Layer
JP2000307060A (ja) 抵抗素子の製造方法
JPH1064898A (ja) 半導体装置の製造方法
JP2006352127A (ja) 複数の熱処理によって自己整列されたシリサイド膜を形成する方法
JP3859439B2 (ja) Ｍｏｓｆｅｔ構造の製造方法
KR100238872B1 (ko) 반도체 장치의 제조 방법
JP2011054901A (ja) 半導体装置及びその製造方法
JPH02203565A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070419

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20070419

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090212

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20090902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100705

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100708

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100906

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110622

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110627

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110720

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110725

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110819

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110824

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120417

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120509

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150518

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4994585

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees