JP2006352127A - 複数の熱処理によって自己整列されたシリサイド膜を形成する方法 - Google Patents

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Abstract

【課題】複数の熱処理によって自己整列されたシリサイド膜を形成する方法を提供する。
【解決手段】基板上に金属膜を形成し、第１の温度で第１の熱処理を遂行して、金属膜上に金属シリサイド膜を形成し、第１の熱処理とインサイチュウとして第１の温度より低い第２の温度で第２の熱処理を遂行することを含む。これにより、欠陥がない金属シリサイド膜を形成でき、金属シリサイド膜を採用する半導体素子の電気的特性を安定的に改善させることができる。
【選択図】図１

Description

本発明は、半導体素子の製造に係り、より詳しくは、自己整列されたシリサイド膜を形成する方法に関するものである。
半導体素子は、ＭＯＳトランジスタのような個別素子をスイッチング素子として広く採択している。半導体素子の集積度が増加することによって、ＭＯＳトランジスタは次第にスケールダウンされている。その結果、ＭＯＳトランジスタのチャネル長さが縮小して短チャネル効果が発生する。チャネル長さの縮小は、ゲート電極の狭い幅に繋がる。これにより、ゲート電極の電気的な抵抗は増加する。短チャネル効果を改善するためには、ＭＯＳトランジスタのソース／ドレーン領域の接合深さと同時にゲート絶縁膜の厚さを縮小させることが要求される。結果的に、ゲート電極の抵抗（Ｒ）は勿論ゲートキャパシタンス（Ｃ）が増加する。この場合に、ゲート電極に加えられる電気的な信号の伝送速度はＲＣ遅延時間に起因して遅くなる。
これに加えて、ソース／ドレーン領域は浅い接合深さを有するためそれの面抵抗が増加する。その結果短チャネルＭＯＳトランジスタの駆動能力が低下される。したがって、高集積半導体素子に適した高性能ＭＯＳトランジスタを実現するためにサリサイド工程が広く使用されている。
サリサイド工程は、ゲート電極及びソース／ドレーン領域上に選択的に金属シリサイド膜を形成してゲート電極及びソース／ドレーン領域の電気的な抵抗を低めるための工程技術である。最近にニッケルを使用してニッケルシリサイド膜を形成するサリサイド工程が高性能ＭＯＳトランジスタの製造に使用されている。ニッケルシリサイド膜は、比較的低温で形成可能であり、線幅縮小による抵抗が増加せず、シリコン消費量が少ない。しかしながら、ニッケルシリサイド膜は後続熱処理工程で加えられる高温の熱に関する安定性が落ちる。
韓国特許出願公開第２００４−００６１６１４号明細書 韓国特許出願公開第２００４-００６２６３２号明細書
本発明の技術的課題は、複数の熱処理によって自己整列されたシリサイド膜を形成する方法を提供するところにある。
本発明の他の技術的課題は、複数の熱処理によって自己整列されたシリサイド膜を形成する半導体素子の製造方法を提供するところにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は、以下の記載から当業者に明確に理解できるものである。
前述した技術的課題を達成するための本発明の一実施形態による金属シリサイド膜を形成する方法は、基板上に金属膜を形成し、第１の温度で第１の熱処理を遂行して、金属膜上に金属シリサイド膜を形成し、第１の熱処理とインサイチュウ（ｉｎ−ｓｉｔｕ）として第１の温度より低い第２の温度で第２の熱処理を遂行することを含む。
前述した他の技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、半導体基板の所定領域に互いに離隔された一対のソース／ドレーン領域、一対のソース／ドレーン領域の間のチャネル領域上部に形成されたゲートパターン及びゲートパターンの側壁を覆うスペーサを有するＭＯＳトランジスタを形成し、ＭＯＳトランジスタの表面全面に金属膜を形成し、第１の温度で第１の熱処理を遂行して、金属シリサイド膜を形成し、第１の熱処理とインサイチュウとして第１の温度より低い第２の温度で第２の熱処理を遂行することを含む。
前述した他の技術的課題を達成するための本発明の他の実施形態による半導体素子の製造方法は、約３００℃〜４００℃の第１の温度でソース／ドレーン領域上のニッケル膜をシリサイド化する熱処理を遂行し、ソース／ドレーン領域でシリコンとニッケル膜とを反応させる熱処理を遂行し、インサイチュウとして、約１０分間〜３０分間約２００℃〜３００℃の第２の温度でシリサイド化熱処理を進行してニッケル膜でＮｉ２Ｓｉ膜を形成し、ＮｉＳｉ膜を形成するために約４００℃〜５００℃の温度で熱工程を進行してＮｉ２Ｓｉ膜を相変移させることを含む。
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
前述したように、本発明の実施形態によるサリサイド工程とこれを使用した半導体素子製造方法によれば、欠陥がない金属シリサイド膜を形成できる。
また、金属シリサイド膜の信頼性を向上させることができるようになって金属シリサイド膜を採用する半導体素子の電気的特性を安定的に改善させることができる。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、多種多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範囲を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明する。図１は、本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための工程順序図である。また、図２Ａ〜図７は、本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。
図１を参照すれば、先ず半導体基板上にＭＯＳトランジスタを形成する（Ｓ１１）。
図２Ａを参照すれば、半導体基板１００の所定領域に素子分離膜１０２を形成して活性領域を限定する。半導体基板１００は、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板でありうる。活性領域上にゲート絶縁膜を形成する。ゲート絶縁膜を有する半導体基板の全面上にゲート導電膜を形成する。ゲート導電膜は、ポリシリコン膜のようなシリコン膜として形成できる。シリコン膜は、ｎ型の不純物又はｐ型の不純物をドーピングできる。これとは違って、ゲート導電膜はシリコン膜及びタングステンシリサイド膜を順次に積層させて形成してもよい。
次に、ゲート導電膜をパターニングして活性領域の上部を横切るゲートパターン１１０を形成する。その結果、ゲートパターン１１０はゲート電極を含む。
本発明の一実施形態によれば、ゲート導電膜はシリコン膜のみとして形成され、ゲート電極はシリコン膜パターンのみとして形成される。本発明の他の実施形態によれば、ゲート導電膜は、例えばポリシリコン膜及びタングステンシリサイド膜又はポリシリコン膜及びタングステン膜などが順次に積層されて形成され、ゲート電極１０６は順次に積層されたポリシリコン膜パターン及びタングステンシリサイド膜パターン又はポリシリコン膜パターン及びタングステン膜パターンなどを含む。
ゲート絶縁膜は、ゲートパターン１１０を形成する過程で一緒にパターニングでき、その結果図２Ａに示すように、ゲートパターン１１０及び活性領域の間にゲート絶縁膜パターン１０４が形成される。引き続き、ゲートパターン１１０及び素子分離膜１０２をイオン注入マスクとして使用して活性領域に第１の不純物イオンを注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域１１２を形成する。第１の不純物イオンは、ｎ型不純物イオン又はｐ型不純物イオンでありうる。
図２Ｂを参照すれば、ＬＤＤ領域１１２を有する半導体基板の全面上にスペーサ絶縁膜を形成する。スペーサ絶縁膜は、例えばシリコン窒化膜として形成できる。スペーサ絶縁膜を異方性エッチングしてゲートパターン１１０の側壁上にスペーサ１１４を形成する。ゲートパターン１１０、スペーサ１１４及び素子分離膜１０２をイオン注入マスクとして使用して活性領域に第２の不純物イオンを注入してソース／ドレーン領域１１６を形成する。その結果、スペーサ１１４の下部にＬＤＤ領域１１２が残存する。第２の不純物イオンもやはりｎ型不純物イオン又はｐ型不純物イオンであることができ、ＬＤＤイオン注入時活性領域に注入された不純物イオンのような導電型を有する。
次に、ソース／ドレーン領域１１６を有する半導体基板を熱処理してソース／ドレーン領域１１６内の不純物イオンを活性化させる。
ゲートパターン１１０、ゲート絶縁膜１０４、ソース／ドレーン領域１１６及びスペーサ１１４はＭＯＳトランジスタを構成し、ソース／ドレーン領域１１６内の不純物イオンを活性化させるため基板を熱処理できる。
続けて、ＭＯＳトランジスタを有する半導体基板上に金属膜を形成する（図１のＳ１２）。
図３を参照すれば、前述したようにソース／ドレーン熱処理工程が完了された半導体基板の表面を洗浄してソース／ドレーン領域１１６上に残存する自然酸化膜及び汚染粒子を除去する。洗浄された半導体基板の全面上に金属膜１１８を形成する。金属膜１１８は、例えばニッケルとして形成できる。
引き続き、金属膜に第１及び第２の熱処理を遂行する（図１のＳ１３）。
図４を参照すれば、半導体基板上に形成されている金属膜１１８についてシリサイド化熱処理を遂行する。具体的に、シリサイド化熱処理は半導体基板上に形成されている金属膜１１８に第１の熱処理を遂行し、インサイチュウ（ｉｎ−ｓｉｔｕ）方式に第２の熱処理を遂行して金属シリサイド膜を形成するためのものである。第１の熱処理は、３００℃〜６００℃の温度、例えば３００℃〜４００℃の温度で遂行できる。
本発明の一実施形態によれば、第２の熱処理は第１の熱処理より低い温度で遂行される。本発明の一実施形態によれば、第２の熱処理温度は、例えば２００℃〜３００℃である。本発明の一実施形態によれば、この時第２の熱処理は１０分、又はそれ以上の時間の間遂行できる。本発明の一実施形態によれば、この時第２の熱処理は１０分以上、例えば１０分〜３０分の間遂行できる。この場合に、ソース／ドレーン領域１１６上の金属膜１１８、例えばニッケル膜はソース／ドレーン領域１１６内のシリコン原子と反応してジニッケルモノシリサイド（Ｎｉ２Ｓｉ）又はニッケルモノシリサイド（ＮｉＳｉ）を形成する。
この時、第１及び第２の熱処理は、伝導方式又は対流方式などを用いることができ、例えば対流方式及び伝導方式による熱処理は本出願の譲受人に共同譲渡された特許文献２に 十分に開示されており、この公開出願の内容は本明細書に十分に開示されたように援用されて統合される。
続けて、未反応金属膜を除去する（図１のＳ１４）。
図５を参照すれば、スペーサ１１４及び素子分離膜１０２上の未反応の金属膜１１８を除去する。未反応の金属膜１１８は、例えば硫酸溶液（Ｈ２ＳＯ４）及び過酸化水素（Ｈ２Ｏ２）の混合溶液を使用して除去できる。
次に、金属シリサイド膜に第３の熱処理を遂行する（図１のＳ１４）。
図６を参照すれば、未反応の金属膜１１８が除去された半導体基板に関する第３の熱処理を遂行する。第３の熱処理は、３００℃〜６００℃の温度、例えば４００℃〜５００℃の温度で遂行できる。この場合に、金属膜、例えばニッケル膜を第１及び第２の熱処理を遂行して形成されたジニッケルモノシリサイド（Ｎｉ２Ｓｉ）が低い比抵抗を有するニッケルモノシリサイド（ＮｉＳｉ）に相変移されて全体的に低い比抵抗を有するニッケルモノシリサイド（ＮｉＳｉ）からなったニッケルシリサイド膜（ＮｉＳｉ ｌａｙｅｒ）１２４が形成される。一方、第３の熱処理は省略できる。また、第３の熱処理は第１及び第２の熱処理と同様に伝導方式又は対流方式などを用いることができる。
前述したように、ゲートパターン１１０がゲート電極のみからなり、ゲート電極がシリコン膜パターン、例えばポリシリコン膜パターンのみからなった場合には、シリサイド化熱処理工程の間金属シリサイド膜１２４はソース／ドレーン領域及びゲート電極上にのみ選択的に形成される。
続けて、図７を参照すれば、金属シリサイド膜１２４を有する半導体基板の全面上に層間絶縁膜１２６を形成する（図１のＳ１６）。層間絶縁膜１２６をパターニングしてソース／ドレーン領域１１６上の金属シリサイド膜１２４を露出させるコンタクトホールを形成する。コンタクトホールを有する半導体基板の全面上に金属膜を形成し、金属膜をパターニングしてコンタクトホールを充填する金属配線１２８を形成する（図１のＳ１７）。
前述したような本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法では、例えばニッケル膜を使用してニッケルシリサイド膜を形成する場合ニッケルシリサイド膜に発生する欠陥が抑制される。従来の方法を使用してニッケルシリサイド膜を形成する場合には、ニッケルシリサイド膜は、脆弱な熱安定性によって、その表面に欠陥が発生し、それによって粗い表面モルフォロジーを有する。このような粗い表面モルフォロジーは、ニッケルシリサイド膜が実際ＭＯＳトランジスタのような半導体素子に適用される場合、シリコン基板とシリサイド膜との不良な界面特性に繋がる。結果的に、表面欠陥はニッケルシリサイド膜の面抵抗及びコンタクト抵抗を増加させるだけではなく、接合界面での接合漏洩のようにＭＯＳトランジスタの電気的特性を悪化させる要因になる。
ニッケルシリサイド膜の表面欠陥は、シリサイド化熱処理の温度及び熱処理時間などによって影響を受ける。また、表面欠陥は不純物イオンによっても影響を受け、特にｎ型不純物イオンがドーピングされたシリコン基板上にニッケルシリサイド膜が形成される場合多く発生する。これに本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法では、ニッケル膜をニッケルシリサイド膜として形成するため第１の熱処理後インサイチュウ方式に第１の熱処理温度より低い温度の第２の熱処理を遂行した後第３の熱処理を進行することによってニッケルシリサイド膜の欠陥発生を抑制できる。
以下、本発明の他の実施形態による半導体素子製造方法を説明する。図８は、本発明の他の実施形態による半導体素子を製造する方法を説明するための工程順序図である。また、図９Ａ〜図１３は、本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。本発明の他の実施形態は、ゲート電極上にゲートキャッピング膜パターンをさらに形成し、金属膜上にキャッピング膜をさらに形成するという点で本発明の一実施形態と差があり、説明の便宜上本発明の一実施形態と重複される部分については省略する。
図８を参照すれば、先ず半導体基板上にＭＯＳトランジスタを形成する（Ｓ２１）。
図９Ａを参照すれば、半導体基板１００の所定領域に素子分離膜１０２を形成して活性領域を限定する。活性領域上にゲート絶縁膜を形成する。ゲート絶縁膜を有する半導体基板の全面上にゲート導電膜及びゲートキャッピング膜を順次に形成する。ゲートキャッピング膜はシリコン酸化膜又はシリコン窒化膜のような絶縁膜として形成する。
次に、ゲートキャッピング膜及びゲート導電膜をパターニングして活性領域の上部を横切るゲートパターン１１０を形成する。その結果、ゲートパターン１１０は順次に積層されたゲート電極１０６及びゲートキャッピング膜パターン１０８を含む。一方、ゲート絶縁膜は、ゲートパターン１１０を形成する過程で一緒にパターニングされてゲートパターン１１０及び活性領域の間にゲート絶縁膜パターン１０４が形成される。引き続き、ゲートパターン１１０及び素子分離膜１０２をイオン注入マスクとして使用して活性領域に第１の不純物イオンを注入してＬＤＤ領域１１２を形成する。
図９Ｂを参照すれば、ＬＤＤ領域１１２を有する半導体基板の全面上にシリコン窒化膜などにスペーサ絶縁膜を形成し、これを異方性エッチングしてゲートパターン１１０の側壁上にスペーサ１１４を形成する。ゲートパターン１１０、スペーサ１１４及び素子分離膜１０２をイオン注入マスクとして使用して活性領域に第２の不純物イオンを注入してソース／ドレーン領域１１６を形成し、熱処理してソース／ドレーン領域１１６内の不純物イオンを活性化させる。
ゲート電極１０６とゲートキャッピング膜パターン１０８を含むゲートパターン１１０、ゲート絶縁膜１０４、ソース／ドレーン領域１１６及びスペーサ１１４はＭＯＳトランジスタを構成する。
続けて、ＭＯＳトランジスタを有する半導体基板上に金属膜を形成する（図８のＳ２２）。
図１０を参照すれば、前述したようにソース／ドレーン熱処理工程が完了された半導体基板の表面を洗浄した後、洗浄された半導体基板の全面上に金属膜１１８を形成する。金属膜１１８は、例えばニッケルとして形成できる。
次に、金属膜上にキャッピング膜を形成する（図８のＳ２３）。
図１１を参照すれば、金属膜１１８上にキャッピング膜１２０を形成する。キャッピング膜１２０は、例えばチタン窒化（ＴｉＮ）膜として形成できる。キャッピング膜１２２は、後続のシリサイド化熱処理の間金属膜１１８の酸化を防止するために形成する。
続けて、金属膜に第１及び第２の熱処理を遂行する（図８のＳ２４）。
図１２を参照すれば、半導体基板上に形成されている金属膜１１８について３００℃〜６００℃の温度、例えば３００℃〜４００℃の温度で第１の熱処理を遂行し、インサイチュウ方式に第１の熱処理より実質的にさらに低い温度、例えば２００℃〜３００℃の温度で第２の熱処理を遂行して金属シリサイド膜を形成する。この時、第２の熱処理は１０分以上、例えば１０分〜３０分間遂行できる。
次に、未反応金属膜を除去する（図８のＳ２５）。
図１３を参照すれば、スペーサ１１４、素子分離膜１０２及びゲートキャッピング膜パターン１０８上の未反応金属膜１１８を除去する。未反応金属膜１１８を除去する間キャッピング膜１２０もやはりストリップできる。
前述したように、ゲートパターン１１０がゲート電極１０６及びゲートキャッピング膜パターン１０８を含む場合に金属シリサイド膜１２４はソース／ドレーン領域１１６上にのみ選択的に形成される。
その次に、示さないが、本発明の一実施形態と同一な方法で金属シリサイド膜に第３の熱処理を遂行し（図８のＳ２６）、金属シリサイド膜が形成された半導体基板全面に層間絶縁膜を形成した後（図８のＳ２７）、金属配線を形成する（図８のＳ２８）。
以下、本発明のさらに他の実施形態による半導体素子の製造方法について説明する。図１４は、本発明のさらに他の実施形態による半導体素子を製造する方法を説明するための工程順序図である。また、図１５〜図１９は本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。本発明のさらに他の実施形態による半導体素子製造方法は、ブロッキングパターンを使用してゲート電極上にのみ金属シリサイド膜を形成し、金属膜上にキャッピング膜をさらに形成するという点で本発明の一実施形態に差があり、説明の便宜上本発明の一実施形態と重複される部分については省略する。本明細書では、ゲートパターンの上面を露出させるブロッキングパターンについてのみ説明しているが、これは例示的なことに過ぎなく、選択的にソース／ドレーン領域の上面を露出させるブロッキングパターン、ソース／ドレーンパターン及びゲート電極の上面を全て露出させるブロッキングパターンを使用してもよい。
図１４を参照すれば、先ず半導体基板上にＭＯＳトランジスタを形成する（Ｓ２１）。
図２Ａ及び図２Ｂで説明された本発明の一実施形態と同一な方法を使用してＭＯＳトランジスタを形成する。すなわち、半導体基板１００内に素子分離膜１０２を形成して活性領域を限定し、活性領域上にゲート絶縁膜パターン１０４及びゲートパターン１１０を形成する。以後、ＬＤＤ領域１１２、スペーサ１１４及びソース／ドレーン領域１１６を形成する。この時、本発明の他の実施形態による半導体素子の製造方法ではＭＯＳトランジスタのゲートパターン１１０は、例えばポリシリコン膜パターンからなったゲート電極のみを有するように形成できる。シリコン膜パターンにはｎ型不純物イオンがドーピングできる。
続けて、ＭＯＳトランジスタを有する半導体基板上にマスクパターンを形成する（図１４のＳ３２）。
図１５を参照すれば、ＭＯＳトランジスタを有する半導体基板全面にブロッキング膜を形成する。ブロッキング膜は、ゲートパターン１１０についてエッチング選択比を有する絶縁膜として形成する。例えば、ブロッキング膜はシリコン酸化膜として形成できる。ブロッキング膜をゲートパターン１１０が露出されるときまで平坦化させてブロッキングパターン１１７を形成する。その結果、少なくともソース／ドレーン領域１１６はブロッキングパターン１１７に覆われる。
続いて、ブロッキングパターン１１７を有する半導体基板上に金属膜を形成する（図１４のＳ３３）。
図１６を参照すれば、露出されたゲートパターン１１０を有する半導体基板１００の全面上に金属膜１１８を形成する。
次に、金属膜上にキャッピング膜を形成する（図１４のＳ３４）。
図１７を参照すれば、金属膜１１８全面に後続するシリサイド化熱処理の間金属膜の酸化を防止するための、例えばチタン窒化膜などにキャッピング膜１２０を形成する。
その次に、金属膜に第１及び第２の熱処理を遂行する（図１４のＳ３５）。
図１８を参照すれば、半導体基板１００上に形成されている金属膜３１８についてのシリサイド化熱処理を遂行する。第１及び第２の熱処理は、本発明の一実施形態でと同一な方法を使用して実施する。その結果、ゲートパターン１１０上にのみ選択的に金属シリサイド膜１２４が形成される。
続けて、未反応金属膜を除去する（図１４のＳ３６）。
図１９を参照すれば、未反応の金属膜１１８を除去する。未反応の金属膜１１８を除去する間キャッピング膜１２０もやはりストリップできる。
次に、示さないが、本発明の一実施形態と同一な方法で金属シリサイド膜に第３の熱処理を遂行し（図１４のＳ３７）、金属シリサイド膜が形成された半導体基板全面に層間絶縁膜を形成した後（図１４のＳ３８）、金属配線を形成する（図１４のＳ３９）。
以上では、特にニッケルサリサイド工程について説明したが、本発明の思想がこれに限定されることではなく、コバルト、チタン又は耐化金属を使用するサリサイド工程にも適用できる。
＜実験例＞
前述した実施形態及び従来の技術によって製作された試料の色々な測定結果を説明する。
図２０及び図２１は、本発明の一実施形態及び従来技術によってそれぞれ形成されたニッケルシリサイド膜の表面モルフォロジーを示す電子顕微鏡（ＳＥＭ）写真である。
図２０〜図２１の結果を示すニッケルシリサイド膜は、次の表１に記載された主要工程条件を使用してシリコン基板上に形成された。一方、シリコン基板は砒素イオンで予めドーピングされた。
対流方式又は伝導方式：米国カリフォルニアサンノセ所在のＷａｆｔｅｒＭａｓｔｅ
ｒｓ社からＳＡＯ−３００ＬＰという商品名として購入可能な熱処理オーブン
＊＊ホットプレート：米国カリフォルニアサンタクララ所在のＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社によって商業化されたＥＮＤＵＲＡシステム
図２０及び図２１を参照すれば、従来技術によって形成されたニッケルシリサイド膜の表面には多くの欠陥（Ｄ）が発生し、その結果従来技術によって形成されたニッケルシリサイド膜は粗い表面モルフォロジーを示した。このような表面モルフォロジーは、ニッケルシリサイド膜が実際ＭＯＳトランジスタに適用される場合シリコン基板とニッケルシリサイド膜との界面を平坦化することができないことを示す。反面、本発明の一実施形態によって製造されたニッケルシリサイド膜は、欠陥発生がない表面モルフォロジーを示した。このような結果は、本発明の一実施形態のように第１の熱処理を遂行した後、インサイチュウ方式に第１の熱処理温度より実質的にさらに低い温度で第２の熱処理を遂行することによって、表面モルフォロジーが改善されることが分かる。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明は、高集積回路半導体素子、プロセッサ、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子素子、ディスプレイ素子などに適用されうる。
本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための工程順序図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の一実施形態によるサリサイド工程及びこれを使用して半導体素子を製造する方法を説明するための断面図である。 本発明の他の実施形態による半導体素子を製造する方法を説明するための工程順序図である。 本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のさらに他の実施形態による半導体素子を製造する方法を説明するための工程順序図である。 本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明のさらに他の実施形態による半導体素子の製造方法を説明するための断面図である。 本発明の一実施形態によって形成されたニッケルシリサイド膜の表面モルフォロジーを示す電子顕微鏡写真である。 従来技術によって形成されたニッケルシリサイド膜の表面モルフォロジーを示す電子顕微鏡写真である。
符号の説明
１００ 基板
１０８ ゲートキャッピング膜パターン
１１７ ブロッキングパターン
１１８ 金属膜
１２０ キャッピング膜
１２４ 金属シリサイド膜

Claims (22)

  1. 基板上に金属膜を形成し、
    第１の温度で第１の熱処理を遂行して、前記金属膜上に金属シリサイド膜を形成し、
    前記第１の熱処理とインサイチュウとして前記第１の温度より低い第２の温度で第２の熱処理を遂行することを含むことを特徴とする金属シリサイド膜を形成する方法。
  2. 前記金属膜は、ニッケル膜であることを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  3. 前記第１の熱処理温度は、３００℃〜６００℃であることを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  4. 前記第２の熱処理温度は、２００℃〜３００℃であることを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  5. 前記第２の熱処理は、１０分以上遂行されることを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  6. 前記第２の熱処理は、３０分以下で遂行されることを特徴とする請求項５に記載の金属シリサイド膜を形成する方法。
  7. 前記金属シリサイド膜形成段階後前記基板上に残存する未反応の金属膜を除去する段階をさらに含むことを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  8. 前記金属膜除去段階後前記金属シリサイド膜に第３の熱処理を遂行する段階をさらに含むことを特徴とする請求項７に記載の金属シリサイド膜を形成する方法。
  9. 前記第３の熱処理温度は、３００℃〜６００℃であることを特徴とする請求項８に記載の金属シリサイド膜を形成する方法。
  10. 前記金属シリサイド膜を形成する前に前記金属膜上にキャッピング膜を形成することを含み、前記キャッピング膜は前記未反応の金属膜と一緒に除去されることを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  11. 前記シリコン領域は、ｎ型不純物イオンがドーピングされたことを特徴とする請求項１に記載の金属シリサイド膜を形成する方法。
  12. 半導体基板の所定領域に互いに離隔された一対のソース／ドレーン領域と、前記一対のソース／ドレーン領域の間のチャネル領域上部に形成されたゲートパターンと前記ゲートパターンの側壁を覆うスペーサとを有するＭＯＳトランジスタを形成し、
    前記ＭＯＳトランジスタの表面全面に金属膜を形成し、
    第１の温度で第１の熱処理を遂行して、金属シリサイド膜を形成し、
    前記第１の熱処理とインサイチュウとして前記第１の温度より低い第２の温度で第２の熱処理を遂行することを含むことを特徴とする半導体素子の製造方法。
  13. 前記金属膜を形成する段階前に、前記金属シリサイド膜を形成しようとする前記ソース／ドレーン領域及び／又は前記ゲートパターンの上面を露出させるシリサイドブロッキングパターンを形成する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記ゲートパターンは、ゲート電極及びゲートキャッピング膜を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  15. 前記ゲートパターンは、ポリシリコン膜とタングステンシリサイド膜又はタングステン膜の積層パターンであることを特徴とする請求項１２に記載の半導体素子の製造方法。
  16. 前記金属膜は、ニッケル膜であることを特徴とする請求項１２に記載の半導体素子の製造方法。
  17. 前記第１の熱処理温度は、３００℃〜６００℃であることを特徴とする請求項１２に記載の半導体素子の製造方法。
  18. 前記第２の熱処理温度は、２００℃〜３００℃であることを特徴とする請求項１２に記載の半導体素子の製造方法。
  19. 前記第２の熱処理は、１０分以上遂行されることを特徴とする請求項１２に記載の半導体素子の製造方法。
  20. 前記第２の熱処理は、３０分以下で遂行されることを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 約３００℃〜４００℃の第１の温度でソース／ドレーン領域上のニッケル膜をシリサイド化する熱処理を遂行し、
    ソース／ドレーン領域でシリコンとニッケル膜とを反応させる熱処理を遂行し、インサイチュウとして、約１０分間〜３０分間約２００℃〜３００℃の第２の温度でシリサイド化熱処理を進行してニッケル膜でＮｉ２Ｓｉ膜を形成し、
    ＮｉＳｉ膜を形成するために約４００℃〜５００℃の温度で熱工程を進行してＮｉ２Ｓｉ膜を相変移させることを含むことを特徴とする半導体素子の製造方法。
  22. 前記シリサイド化熱処理を遂行することと、Ｎｉ２Ｓｉ膜を形成することと、Ｎｉ２Ｓｉを相変移させることは、それぞれ後続工程を開始する前に終了されることを特徴とする請求項２１に記載の半導体素子の製造方法。
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