KR19980028694A - 반도체 소자의 실리사이드 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 있어서, 접합 영역의 불순물에 의해 발생되는 금속 실리사이드 형성의 방해 현상이나 콘택 저항이 증가되는 현상을 방지함과 더불어, 금속 실리사이드 형성 후 진행되는 고온의 열처리 공정을 실리사이드 형성전에 진행함으로써, 금속의 확산 현상을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 실리사이드 형성방법에 관한 것으로, 제 1 및 제 2 소자 분리 영역 사이에 액티브 영역을 포함하는 반도체 기판을 제공하는 단계; 반도체 기판 상부에 게이트 절연막 및 제 1 폴리실리콘막을 형성하는 단계; 게이트 절연막 및 제 1 폴리실리콘막을 식각하여 게이트 패턴을 형성하는 단계; 액티브 영역에 도핑된 영역을 형성하는 단계; 도핑된 영역에 대한 열처리 공정을 진행하는 단계; 전체 구조물 상부에 제 1 금속층 및 제 2 폴리실리콘막을 순차적으로 형성하는 단계; 제 2 폴리실리콘막 상부에 절연막을 형성하는 단계; 게이트 패턴의 소정 부분까지 전체 구조물을 제거하여 평탄화하는 단계; 평탄화된 결과물 상부에 제 2 금속층을 형성하는 단계; 제 1 금속 및 제 2 금속이 하부의 제 2 폴리실리콘막 및 제 1 폴리실리콘막과 각각 반응하여 도핑된 영역 및 게이트 상부에 각각 제 1 금속 실리사이드막 및 제 2 금속 실리사이드막을 형성하는 단계; 및, 반응되지 않은 제 2 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성을 향상시킬 수 있는 반도체 소자의 실리사이드 형성방법에 관한 것이다.
대부분의 집적회로에서 낮은 비저항과 고온의 안정도를 가지는 금속 실리사이드가 접촉 재료로서 대두되었다. 이 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 티켈, 백금 등과 반응한 화합물로 구성된다. 또한, 실리사이드는 낮은 비저항과 고온에서의 안정도 이외에도 양질의 실리사이드는 형성 및 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다. 이러한 실리사이드는 현재의 폴리실리콘 배선 또는 게이트 전극 위헤 형성되어 전도성을 개선시키고, 소오스/드레인 접합 부분에 실리사이드를 부분적으로 형성시켜 접합 영역 사이에 발생하는 접촉 저항을 감소시킴으로써, RC 지연 시간을 낮추는 역할을 한다.
일반적인 반도체 소자의 실리사이드 형성방법을 도 1에 도시된 공정 단면도를 통하여 설명하면, 도 1에 도시된 바와 같이, 실리콘을 포함하며 , 제 1 및 제 2 소자 분리 영역(2-1, 2-2) 사이에 액티브 영역을 포함하는 반도체 기판(1) 상부에 게이트 산화막(3)이 형성된 다음, 공지된 방법에 의해 폴리실리콘막의 게이트(4)가 형성된다. 그 후, 게이트를 이온 주입 마스크로하여 반도체 기판(1)의 액티브 영역에 저농도 불순물 이온이 주입됨으로써, 저농도 불순물 영역(6-1)이 형성된 다음, 게이트(4) 양 측벽에 공지된 방법에 의해 스페이서(5)가 형성된다. 그 후, 스페이서(5)를 이온 주입 마스크로하여 반도체 기판(1)의 액티브 영역에 고농도 불순물 이온이 주입됨으로써, 고농도 불순물 영역(6-2)이 형성되어 접합 영역(6)이 구축된다. 그 후, 전체 구조물 상부에 티타늄막이 증착된 후, 열처리 공정이 진행되어 티타늄막이 하부의 폴리실리콘막(4) 및 접합 영역(6)과 반응되어 게이트 상부 및 접합 영역(6) 상부에 티타늄 실리사이드막(7)이 형성된다. 그런 다음, 반응되지 않은 티타늄막이 제거된 후, 고온의 열처리 공정이 진행된다.
대부분의 집적회로에서 낮은 비저항과 고온의 안정도를 가지는 금속 실리사이드가 접촉 재료로서 대두되었다. 이 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 티켈, 백금 등과 반응한 화합물로 구성된다. 또한, 실리사이드는 낮은 비저항과 고온에서의 안정도 이외에도 양질의 실리사이드는 형성 및 에칭이 용이하고, 강력한 접착력이 있으며, 산화 공정시 산화막을 형성할 수 있는 장점이 있다. 이러한 실리사이드는 현재의 폴리실리콘 배선 또는 게이트 전극 위헤 형성되어 전도성을 개선시키고, 소오스/드레인 접합 부분에 실리사이드를 부분적으로 형성시켜 접합 영역 사이에 발생하는 접촉 저항을 감소시킴으로써, RC 지연 시간을 낮추는 역할을 한다.
일반적인 반도체 소자의 실리사이드 형성방법을 제 1 도에 도시된 공정 단면도를 통하여 설명하면, 제 1 도에 도시된 바와 같이, 실리콘을 포함하며 , 제 1 및 제 2 소자 분리 영역(2-1, 2-2) 사이에 액티브 영역을 포함하는 반도체 기판(1) 상부에 게이트 산화막(3)이 형성된 다음, 공지된 방법에 의해 폴리실리콘막의 게이트(4)가 형성된다. 그 후, 게이트를 이온 주입 마스크로하여 반도체 기판(1)의 액티브 영역에 저농도 불순물 이온이 주입됨으로써, 저농도 불순물 영역(6-1)이 형성된 다음, 게이트(4) 양 측벽에 공지된 방법에 의해 스페이서(5)가 형성된다. 그 후, 스페이서(5)를 이온 주입 마스크로하여 반도체 기판(1)의 액티브 영역에 고농도 불순물 이온이 주입됨으로써, 고농도 불순물 영역(6-2)이 형성되어 접합 영역(6)이 구축된다. 그 후, 전체 구조물 상부에 티타늄막이 증착된 후, 열처리 공정이 진행되어 티타늄막이 하부의 폴리실리콘막(4) 및 접합 영역(6)과 반응되어 게이트 상부 및 접합 영역(6) 상부에 티타늄 실리사이드막(7)이 형성된다. 그런 다음, 반응되지 않은 티타늄막이 제거된 후, 고온의 열처리 공정이 진행된다.
그런데, 상기된 고농도 불순물 영역(6-2)을 형성하기 위하여 고농도 불순물 이온인 n+ 불순물 이온 이나 p+ 불순물 이온이 반도체 기판(1)의 타입에 따라 주입하게 되는데, 이때 예컨대 n+ 불순물 이온으로 주입되는 아세닉(As)은 실리사이드의 형성을 억제하게 되고, p+ 불순물 이온으로 주입되는 보론(B)은 실리사이드의 형성시 분리되어 실리사이드와 p+ 불순물 영역 사이의 콘택 저항을 증가시키는 문제를 일으키게 된다.
또한, 티타늄 실리사이드막(7)의 형성이후 진행되는 고온의 열처리 공정에 의해, 티타늄의 확산 현상이 발생하여 소자의 특성을 저하시키는 문제가 있게 된다.
이에 본 발명은 상기된 문제점을 감안하여 창출된 것으로서, 접합 영역의 불순물에 의해 발생되는 금속 실리사이드 형성의 방해 현상이나 콘택 저항이 증가되는 현상을 방지함과 더불어, 금속 실리사이드 형성 후 진행되는 고온의 열처리 공정을 실리사이드 형성전에 진행함으로써, 금속의 확산 현상을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 실리사이드 형성방법을 제공함에 그 목적이 있다.
도 1은 일반적인 반도체 소자의 실리사이드 형성방법을 설명하기 위한 공정 단면도.
도 2A 내지 도 2F는 본 발명의 일 실시예예 따른 반도체 소자의 실리사이드 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판12 : 소자 분리 영역
13 : 게이트 산화막14, 17 : 폴리실리콘막
15 : 스페이서16 : 접합 영역
18, 20 : 티타늄막19, 22 : 산화막
21 : 티타늄 실리사이드막
상기된 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 실리사이드 형성방법은 제 1 및 제 2 소자 분리 영역 사이에 액티브 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 게이트 절연막 및 제 1 폴리실리콘막을 형성하는 단계; 상기 게이트 절연막 및 제 1 폴리실리콘막을 식각하여 게이트 패턴을 형성하는 단계; 상기 액티브 영역에 도핑된 영역을 형성하는 단계; 상기 도핑된 영역에 대한 열처리 공정을 진행하는 단계; 상기 전체 구조물 상부에 제 1 금속층 및 제 2 폴리실리콘막을 순차적으로 형성하는 단계; 상기 제 2 폴리실리콘막 상부에 절연막을 형성하는 단계; 상기 게이트 패턴의 소정 부분까지 상기 전체 구조물을 제거하여 평탄화하는 단계; 상기 평탄화된 결과물 상부에 제 2 금속층을 형성하는 단계; 상기 제 1 금속 및 제 2 금속이 하부의 상기 제 2 폴리실리콘막 및 제 1 폴리실리콘막과 각각 반응하여 상기 도핑된 영역 및 게이트 상부에 각각 제 1 금속 실리사이드막 및 제 2 금속 실리사이드막을 형성하는 단계; 및, 상기 반응되지 않은 제 2 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 도핑된 영역 상부에 제 2 폴리실리콘막이 형성된 후, 이후 증착되는 제 1 금속막과의 반응에 의해, 도핑된 영역에 상부에 제 1 금속 실리사이드막이 형성됨으로써 도핑된 영역의 예컨대, 아세닉이나 보론에 의한 티타늄 실리사이드막의 형성 방해 및 분리를 방지할 수 있게 된다. 뿐만 아니라, 금속 실리사이드막의 형성 후 진행되는 열처리 공정이 도핑된 영역의 형성 후 진행되어 금속의 확산 현상을 방지할 수 있게 된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A내지 도 2F는 본 발명의 일 실시예에 따른 반도체 소자의 실리사이드 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2A에 도시된 바와 같이, 실리콘을 포함하며, 제 1 및 제 2 소자 분리영역(12-1. 12-2) 사이에 액티브 영역을 포함하는 반도체 기판(11) 상부에 게이트 산화막(13)이 형성되고, 그 상부에 제 1 폴리실리콘막(14)이 형성된다. 그런 다음, 제 1 폴리실리콘막(14) 상부의 게이트 형성 예정 영역에 포토리소그라피의 공정에 의해 패턴화된 레지스트막(도시되지 않음)이 형성된 후, 레지스트막을 식각 마스크로 하는 식각 공정에 의해 하부의 제 1 폴리실리콘막(14) 및 게이트 산화막(13)이 식각되어 게이트 패턴이 형성된다. 그런 다음, 게이트를 이온 주입 마스크로 하는 이온 주입 공정에 의해 저농도 불순물 이온이 반도체 기판(11)의 액티브 영역에 주입됨으로써, 저농도 불순물 영역(16-1)이 형성된다.
이어서, 도 2B에 도시된 바와 같이, 전체 구조물 상부에 산화막이 형성된 후, 이방성 블랭킷 식각에 의해 게이트 양 측벽에 스페이서(15)가 형성된다. 그런 다음, 스페이서(15)를 이온 주입 마스크로 하는 이온 주입 공정에 의해 고농도 불순물 이온이 반도체 기판(11)의 액티브 영역에 주입됨으로써, 고농도 불순물 영역(16-2)이 형성된다. 그 후, 고온의 열처리 공정이 진행되어 LDD(lightly doped drain) 구조의 접합 영역(16)이 구축된다.
그 후, 도 2C에 도시된 바와 같이, 접합 영역(16)의 예컨대, 보론에 의한 이후의 실리사이드막의 분리나 아세닉의 실리사이드 형성의 억제를 막기 위하여, 전체 구조물 상부에 제 2 폴리실리콘막(17) 및 제 1 티타늄막(18)이 순차적으로 형성된다. 그런 다음, 제 1 티타늄막(18) 상부에 산화막(19)이 형성된다. 그 후, 게이트 패턴의 제 1 폴리실리콘막(14)의 소정 부분을 포함하는 A-A'의 형태로 평탄화를 이루기 위하여, 제 2 D 도에 도시된 바와 같이, A-A' 의 상부가 CMP(Chemical Mechanical Polishing) 공정에 의해 제거된다. 여기서, 산화막(19)은 CMP 공정을 통해 제 1 폴리실리콘막(14)의 손실을 방지하게 되고, CMP 공정에 의해 액티브 영역 및 소자 분리 영역과 게이트와의 토플로지를 줄일 수 있게 된다. 그런 다음, 평탄화된 전체 구조물 상부에 제 2 티타늄막(20)이 형성된다.
이어서, 도 2E에 도시된 바와 같이, 급속 열처리 공정(RTP ; Rapid Thermal Processing)에 의해 제 1 및 제 2 티타늄막(18. 20)과 하부의 접합 제 2 폴리실리콘막(21) 및 제 1 폴리실리콘막(14)이 반응되어, 게이트 상부 및 접합 영역(16) 상부에 티타늄 실리사이드막(21)이 형성된다. 그런 다음, 제 2F 도에 도시된 바와 같이, 반응되지 않은 제 2 티타늄막(20)이 H2O : 30%H2O : NH4OH 가 5 : 1 : 1로 혼합된 용액에 의해 제거된다. 그 후, 전체 구조물 상부에 내부 절연막(22)이 형성된다.
상술된 실시예에 의하면, 접합 영역(16) 상부에 제 2 폴리실리콘막(17)이 형성된 후, 이후 증착되는 제 1 티타늄막(18)과의 반응에 의해, 접합 영역(16)에 상부에 티타늄 실리사이드막(21)이 형성됨으로써 접합 영역(16)의 아세닉이나 보론에 의한 티타늄 실리사이드막의 형성 방해 및 분리를 방지할 수 있게 된다. 뿐만 아니라, 티타늄 실리사이드막의 형성 후 진행되는 고온의 열처리 공정이 접합 영역(16)의 형성 후 진행되어, 티타늄의 확산 현상을 방지할 수 있게 됨으로써, 소자의 특성이 향상되게 된다. 또한, CMP 공정에 의해 액티브 영역과 소자 분리 영역 및 게이트 간의 토플로지를 줄일 수 있게 되어, 후속 공정이 용이해지는 효과가 있게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 소자의 특성을 향상시킬 수 있는 반도체 소자의 실리사이드 형성방법을 실현할 수 있게 된다.
Claims (8)
- 제 1 및 제 2 소자 분리 영역 사이에 액티브 영역을 포함하는 반도체 기판을 제공하는 단계;상기 반도체 기판 상부에 게이트 절연막 및 제 1 폴리실리콘막을 형성하는 단계;상기 게이트 절연막 및 제 1 폴리실리콘막을 식각하여 게이트 패턴을 형성하는 단계;상기 액티브 영역에 도핑된 영역을 형성하는 단계;상기 도핑된 영역에 대한 열처리 공정을 진행하는 단계;상기 전체 구조물 상부에 제 1 금속층 및 제 2 폴리실리콘막을 순차적으로 형성하는 단계;상기 제 2 폴리실리콘막 상부에 절연막을 형성하는 단계;상기 게이트 패턴의 소정 부분까지 상기 전체 구조물을 제거하여 평탄화하는 단계;상기 평탄화된 결과물 상부에 제 2 금속층을 형성하는 단계;상기 제 1 금속 및 제 2 금속이 하부의 상기 제 2 폴리실리콘막 및 제 1 폴리실리콘막과 각각 반응하여 상기 도핑된 영역 및 게이트 상부에 각각 제 1 금속 실리사이드막 및 제 2 금속 실리사이드막을 형성하는 단계; 및,상기 반응되지 않은 제 2 금속막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 제 1 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 제 2 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 금속은 티타늄인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 평탄화는 CMP(Chemical Mechanical Polishing) 공정에 의해 이루어 지는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 반응은 급속 열처리 공정에 의해 일어나는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 반응되지 않은 제 2 금속막은 H2O : 30%H2O : NH4OH 가 5 : 1 : 1로 혼합된 용액으로 식각하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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|---|---|---|---|
| KR1019960047833A KR19980028694A (ko) | 1996-10-23 | 1996-10-23 | 반도체 소자의 실리사이드 형성방법 |
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| KR19980028694A true KR19980028694A (ko) | 1998-07-15 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732745B1 (ko) * | 2001-06-28 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 플레이트 층 형성 방법 |
-
1996
- 1996-10-23 KR KR1019960047833A patent/KR19980028694A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100732745B1 (ko) * | 2001-06-28 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 플레이트 층 형성 방법 |
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