JPH08241988A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH08241988A
JPH08241988A JP4374195A JP4374195A JPH08241988A JP H08241988 A JPH08241988 A JP H08241988A JP 4374195 A JP4374195 A JP 4374195A JP 4374195 A JP4374195 A JP 4374195A JP H08241988 A JPH08241988 A JP H08241988A
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JP
Japan
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film
gate electrode
integrated circuit
circuit device
polycrystalline silicon
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JP4374195A
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Hideo Aoki
英雄 青木
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 低抵抗のゲート電極および配線膜を有する半
導体集積回路装置と、それを簡単に得ることができる製
造技術を提供する。 【構成】 ＭＯＳＦＥＴが設けられている半導体基板１
の上に設けられているＭＯＳＦＥＴの多結晶シリコン膜
を主体としているゲート電極４ａと、ゲート電極４ａの
側面の一部に設けられているサイドウォール絶縁膜５
と、ゲート電極４ａの側面の一部に設けられていると共
にゲート電極４ａの材料よりも低抵抗な材料からなるシ
リサイド膜９ａと、フィールド絶縁膜２の上に設けられ
ていると共にゲート電極４ａと同一工程により形成され
ている多結晶シリコン膜を主体としている配線膜４ｂ
と、配線膜４ｂの側面に設けられているシリサイド膜９
ａとを有するものとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、低抵抗のゲート電極を
有するＭＯＳ（Metal Oxide Semiconductor)ＦＥＴを備
えている半導体集積回路装置の製造技術に適用して有効
な技術に関する。
【０００２】
【従来の技術】半導体集積回路装置は、ＭＯＳＦＥＴを
主要素子とすることにより、高集積化がしやすく、しか
も消費電力の小さい半導体集積回路装置を得ることがで
きる。
【０００３】本発明者が検討したＭＯＳＦＥＴを備えて
いる半導体集積回路装置の製造工程は、次の通りであ
る。
【０００４】すなわち、図２４に示すように、シリコン
基板１３に素子分離用絶縁膜である酸化シリコン膜１４
およびゲート絶縁膜である酸化シリコン膜１５を形成し
た後、シリコン基板１３の上に多結晶シリコン膜４を形
成する。
【０００５】次に、図２５に示すように、フォトリソグ
ラフィ技術を使用して多結晶シリコン膜４を選択的に取
り除いて多結晶シリコン膜４からなるゲート電極４ａお
よび配線膜４ｂを形成する。
【０００６】次に、図２６に示すように、多結晶シリコ
ン膜４からなるゲート電極４ａおよび配線膜４ｂの側面
にのみ酸化シリコン膜からなるサイドウォール絶縁膜５
を形成する。
【０００７】次に、イオン注入法により不純物をシリコ
ン基板１３にイオン打ち込みすることにより、ソース用
の拡散層６およびドレイン用の拡散層７を形成する。
【０００８】次に、表面が露出しているゲート絶縁膜で
ある酸化シリコン膜１４を取り除く。
【０００９】次に、図２７に示すように、シリコン基板
１３の上にチタン膜を形成した後、第１のアニール、未
反応のチタン膜の除去およびシリサイド化のための第２
のアニールを行いゲート電極４ａ、配線膜４ｂ、拡散層
６および拡散層７の表面に選択的にシリサイド膜１６を
形成する。
【００１０】なお、ＭＯＳＦＥＴを備えている半導体集
積回路装置の製造工程に関する文献としては、例えばＷ
・マリ著、啓学出版株式会社発行「図説超ＬＳＩ工学」
（１９９０年１２月１５日発行）ｐ１１７〜ｐ１３５に
記載されているものがある。
【００１１】
【発明が解決しようとする課題】ところが、前述した半
導体集積回路装置の製造方法においては、種々の問題が
あることを本発明者は見い出した。
【００１２】すなわち、ゲート電極４ａの上面のみをシ
リサイド化してシリサイド膜１６を形成している。その
ため、例えば0.３μｍ以下という微細なゲート電極４ａ
においては、ゲート電極４ａの上面の表面積が微細化と
共に小さくなり、シリサイド化によるゲート電極４ａの
配線としての低抵抗化が不十分となるという問題があ
る。
【００１３】特に、シリサイド膜１６としてチタンを含
むシリサイド膜１６を形成した場合には、0.３μｍ以下
のゲート電極４ａの幅においてシリサイド膜１６の凝集
などの現象によりシリサイド化しているにもかかわらず
ゲート電極４ａの低抵抗化がなされていないという問題
がある。
【００１４】前述した問題は、ゲート電極４ａと同時に
形成している多結晶シリコン膜４を主体としている配線
膜４ｂにおいても発生し、配線膜４ｂの低抵抗化ができ
ないという問題がある。
【００１５】本発明の一つの目的は、低抵抗のゲート電
極および配線膜を有する半導体集積回路装置を提供する
ことにある。
【００１６】本発明の他の目的は、低抵抗のゲート電極
および配線膜を有する半導体集積回路装置を簡単に得る
ことができる製造技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
の通りである。
【００１９】（１）本発明の半導体集積回路装置は、Ｍ
ＯＳＦＥＴが設けられている半導体基板の上に設けられ
ているＭＯＳＦＥＴのゲート電極の側面の一部に設けら
れているサイドウォール絶縁膜と、ゲート電極の側面の
一部に設けられていると共にゲート電極の材料よりも低
抵抗な材料からなる導電膜とを有するものとする。
【００２０】（２）本発明の半導体集積回路装置の製造
方法は、半導体基板の上に多結晶シリコン膜を形成する
工程と、多結晶シリコン膜を選択的に取り除いて半導体
基板の上にＭＯＳＦＥＴのゲート電極を形成した後、ゲ
ート電極の側面の一部にサイドウォール絶縁膜を形成す
る工程と、ゲート電極の側面の一部に多結晶シリコン膜
よりも低抵抗な導電膜を形成する工程とを有するものと
する。
【００２１】
【作用】
（１）前記した本発明の半導体集積回路装置によれば、
ゲート電極の側面の一部にゲート電極の材料よりも低抵
抗な材料からなる導電膜を有することにより、ゲート電
極のトータル的な抵抗は導電膜により低減させることが
できる。
【００２２】また、ゲート電極の上面に導電膜を設けて
いる先行技術のものと組み合わせることにより、ゲート
電極の上面および側面の一部に導電膜を設けているもの
となるので、ゲート電極の上面に設けられている導電膜
を有する先行技術のゲート電極よりもゲート電極に占め
る導電膜の領域が大きくなるために、所定のゲート電極
に対してゲート電極のトータル的な抵抗を低減させるこ
とができる。
【００２３】（２）前記した本発明の半導体集積回路装
置の製造方法によれば、半導体基板の上に多結晶シリコ
ン膜を形成し、多結晶シリコン膜を選択的に取り除いて
半導体基板の上にＭＯＳＦＥＴのゲート電極を形成した
後、ゲート電極の側面の一部にサイドウォール絶縁膜を
形成する工程と、ゲート電極の側面の一部に多結晶シリ
コン膜よりも低抵抗な導電膜を形成する工程とを有する
ものであることにより、ゲート電極のトータル的な抵抗
は導電膜により低減させることができる。
【００２４】また、ゲート電極の上面に導電膜を形成す
る先行技術のものと組み合わせることにより、ゲート電
極の上面および側面の一部に導電膜を形成することがで
きるので、ゲート電極の上面に形成されている導電膜を
有する先行技術のゲート電極よりもゲート電極に占める
導電膜の領域が大きくなるために、所定のゲート電極に
対してゲート電極のトータル的な抵抗を低減させること
ができる。
【００２５】さらに、導電膜として例えばシリサイド膜
を適用することにより、ゲート電極としての多結晶シリ
コン膜の表面に例えばチタン膜などの金属膜を形成した
後、シリサイド化を行ってゲート電極としての多結晶シ
リコン膜にのみシリサイド膜を形成することができるの
で、簡単な製造工程とすることができる。
【００２６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。
【００２７】（実施例１）図１〜図７は、本発明の一実
施例である半導体集積回路装置の製造工程を示す断面図
である。同図を用いて、本発明の半導体集積回路装置お
よびその具体的な製造方法について説明する。
【００２８】まず、図１に示すように、例えばｐ型のシ
リコン単結晶からなる半導体基板１の選択的な領域を熱
酸化して酸化シリコン膜からなる素子分離用のＬＯＣＯ
Ｓ（Local Oxidation of Silicon）構造のフィールド絶
縁膜２を形成する。
【００２９】次に、素子形成領域となる活性（アクティ
ブ）領域である半導体基板１の表面を熱酸化して酸化シ
リコン膜からなるをゲート絶縁膜３を形成する。
【００３０】次に、半導体基板１の上に多結晶シリコン
膜４をＣＶＤ（Chemical Vapor Deposition)法により形
成する。この多結晶シリコン膜４はＣＶＤ工程または不
純物拡散工程により例えばリンなどの不純物を含有させ
て導電性を与えることにより、後述するように配線膜お
よびゲート電極として使用するものである。
【００３１】次に、図２に示すように、フォトリソグラ
フィ技術を使用して多結晶シリコン膜４の不要な領域を
選択的に取り除いてゲート電極４ａおよびフィールド絶
縁膜２の上に配置されている多結晶シリコン膜４からな
る配線層４ｂを同一のプロセスをもって形成する。
【００３２】すなわち、多結晶シリコン膜４の表面の選
択的な領域に形成したフォトレジスト膜（図示せず）を
エッチング用マスクにして多結晶シリコン膜４を例えば
ドライエッチングなどによりエッチングすることによ
り、不要な多結晶シリコン膜４を取り除くことによりゲ
ート電極４ａおよび配線層４ｂを形成する。
【００３３】また、図示を省略しているが、半導体基板
１には、複数の活性領域が設けられており、例えばＭＯ
ＳＦＥＴなどの種々の半導体素子が複数個形成されるよ
うになっている。さらに、フィールド絶縁膜２の下に
は、図示しないが反転防止用のｐ型のチャネルストッパ
層を形成している。
【００３４】次に、図３に示すように、ゲート電極４ａ
および配線膜４ｂの側面にサイドウォール絶縁膜５を形
成する。サイドウォール絶縁膜５は、例えばＣＶＤ法に
より形成する酸化シリコン膜、窒化シリコン膜、ＰＳＧ
（Phospho Silicate Glass）膜またはＢＰＳＧ（Boro P
hospho Silicate Glass)膜あるいはそれらの絶縁膜を組
み合わせた絶縁膜などを使用することができる。
【００３５】サイドウォール絶縁膜５の形成は、半導体
基板１の上に例えば酸化シリコン膜をＣＶＤ法により形
成した後、異方性を持ったドライエッチングにより酸化
シリコン膜をエッチングし、ゲート電極４ａおよび配線
膜４ｂの側面に酸化シリコン膜を残存させることにより
行うことができる。
【００３６】次に、ゲート電極４ａをマスクにして半導
体基板１に例えばリンなどの不純物をイオン注入法によ
りイオン打ち込みした後、熱処理を行ってソース用のｎ
型の拡散層６およびドレイン用のｎ型の拡散層７を形成
する。
【００３７】次に、図４に示すように、半導体基板１の
上にゲート電極４ａおよび配線膜４ｂが被覆されるよう
に例えばフォトレジスト膜またはＳＯＧ（Spin On Glas
s)膜などのエッチングバック膜８を形成する。
【００３８】次に、図５に示すように、エッチングバッ
ク膜８とサイドウォール絶縁膜５とのエッチングレイト
がほぼ同一、すなわちそれらのエッチング選択比が１に
近いエッチング条件によるエッチング法によりエッチン
グバック膜８の表面からエッチングを行い、エッチング
バック膜８、ゲート電極４ａおよび配線膜４ｂの側面の
サイドウォール絶縁膜５の一部を取り除く作業を行う。
【００３９】次に、図６に示すように、不要となったエ
ッチングバック膜８を取り除いた後、表面が露出してい
る不要なゲート絶縁膜３を取り除いた後、表面が露出し
ているゲート電極４ａ、配線膜４ｂ、拡散層６および拡
散層７にサリサイドプロセスを使用してシリサイド膜９
ａを形成する。
【００４０】すなわち、半導体基板１の上に金属膜９を
形成する。金属膜９は、例えばチタン、ニッケル、コバ
ルト、タンタルまたは白金を材料とすることができる。
次に、第１のアニールを行ってゲート電極４ａおよび配
線膜４ｂの材料である多結晶シリコン膜４と金属膜９と
の接触領域それに拡散層６および拡散層７の材料である
例えばシリコンなどの半導体基板１との接触領域をシリ
サイド化してシリサイド膜９ａを形成する。
【００４１】この場合、ゲート電極４ａおよび配線層４
ｂの上面および側面が金属膜９と接触していることによ
り、その領域にシリサイド膜９ａが形成される。
【００４２】次に、図７に示すように、シリサイド膜９
ａが形成されていない領域の金属膜９すなわちフィール
ド絶縁膜２およびサイドウォール絶縁膜５の表面に形成
されていてシリサイド化されていない金属膜９を取り除
く作業を行う。
【００４３】次に、シリサイド膜９ａに対し、第２のア
ニールを行い、第２のシリサイド化を行う。
【００４４】これにより、同一工程をもってゲート電極
４ａおよび配線膜４ｂの上面および側面にシリサイド膜
９ａを形成できると共に拡散層６および拡散層７の表面
の電極コンタクト領域にシリサイド膜９ａを形成でき
る。
【００４５】シリサイド膜９ａは、ゲート電極４ａおよ
び配線膜４ｂの材料である多結晶シリコン膜４よりも低
抵抗な材料からなる導電膜であると共にゲート電極４ａ
および配線膜４ｂの上面および側面というできるだけ多
くの領域にシリサイド膜９ａを形成していることによ
り、ゲート電極４ａおよび配線膜４ｂの抵抗を低下させ
ることができる。
【００４６】また、ゲート電極４ａの上面および側面を
シリサイド化してシリサイド膜９ａを形成している。そ
のため、例えば0.３μｍ以下という微細なゲート電極４
ａでありゲート電極４ａの幅が小さくなってもゲート電
極４ａの上面と側面にシリサイド膜９ａを形成している
ことにより、シリサイド膜９ａの形成領域が広面積とな
るので、シリサイド化も優れたものになると共にゲート
電極４ａの配線としての低抵抗化が十分に達成できる。
【００４７】その結果、ゲート電極４ａおよびゲート電
極４ａと同一工程により形成している配線膜４ｂを例え
ば0.３μｍ以下という微細なパターンにしても低抵抗化
できることにより、ゲート電極４ａおよび配線膜４ｂを
微細加工をもって形成できるので、高集積度でしかも微
細加工された半導体集積回路装置を製作することができ
る。
【００４８】さらに、シリサイド膜９ａとして例えばチ
タンを含むシリサイド膜９ａを形成した場合でありゲー
ト電極４ａの幅として例えば0.３μｍ以下という小さい
ものにおいてもゲート電極４ａの上面と側面にシリサイ
ド膜９ａを形成していることにより、シリサイド膜９ａ
の形成領域が広面積となると共にその形成領域に対して
その形成領域に接しているサイドウォール絶縁膜５の領
域が相対的に小さくすることができる。したがって、シ
リサイド膜９ａの凝集などの現象が低減できるためにシ
リサイド化しているにもかかわらずゲート電極４ａの低
抵抗化がなされていないという問題を解消することがで
きる。
【００４９】前述した本実施例の半導体集積回路装置に
よれば、ゲート電極４ａの側面の一部にゲート電極４ａ
の材料よりも低抵抗な材料からなる例えばシリサイド膜
９などの導電膜を有することにより、ゲート電極４ａの
トータル的な抵抗は導電膜により低減させることができ
る。
【００５０】また、ゲート電極４ａの上面に例えばシリ
サイド膜９ａなどの導電膜を設けている先行技術のもの
と組み合わせることにより、ゲート電極４ａの上面およ
び側面の一部に導電膜を設けているものとなるので、ゲ
ート電極４ａの上面に設けられている導電膜を有する先
行技術のゲート電極４ａよりもゲート電極４ａに占める
導電膜の領域が大きくなるために、所定のゲート電極４
ａに対してゲート電極４ａのトータル的な抵抗を低減さ
せることができる。
【００５１】また、前述した本実施例の半導体集積回路
装置の製造方法によれば、半導体基板１の上に多結晶シ
リコン膜４を形成し、多結晶シリコン膜４を選択的に取
り除いて半導体基板１の上にＭＯＳＦＥＴのゲート電極
４ａを形成した後、ゲート電極４ａの側面の一部にサイ
ドウォール絶縁膜５を形成する工程と、ゲート電極４ａ
の側面の一部に多結晶シリコン膜４よりも低抵抗な例え
ばシリサイド膜９ａなどの導電膜を形成する工程とを有
するものであることにより、ゲート電極４ａのトータル
的な抵抗は導電膜により低減させることができる。
【００５２】また、ゲート電極４ａの上面に例えばシリ
サイド膜９ａなどの導電膜を形成する先行技術のものと
組み合わせることにより、ゲート電極４ａの上面および
側面の一部に導電膜を形成することができるので、ゲー
ト電極４ａの上面に形成されている導電膜を有する先行
技術のゲート電極４ａよりもゲート電極４ａに占める導
電膜の領域が大きくなるために、所定のゲート電極に対
してゲート電極４ａのトータル的な抵抗を低減させるこ
とができる。
【００５３】さらに、導電膜として例えばシリサイド膜
を適用することにより、ゲート電極４ａとしての多結晶
シリコン膜４の表面に例えばチタン膜などの金属膜９を
形成した後、シリサイド化を行ってゲート電極４ａとし
ての多結晶シリコン膜４にのみシリサイド膜９ａを形成
することができるので、簡単な製造工程とすることがで
きる。
【００５４】（実施例２）図８〜図１１は、本発明の他
の実施例である半導体集積回路装置の製造工程を示す断
面図である。
【００５５】本実施例の半導体集積回路装置は、ゲート
電極４ａの上面および配線膜４ｂの上面と側面とにシリ
サイド膜９ａを設けているものであり、それ特有の製造
工程以外の製造工程は前述した実施例１と同様であるこ
とにより、説明を省略する。
【００５６】図８に示すように、図３に示す製造工程ま
で終了した半導体基板１の上にゲート電極４ａが被覆さ
れるように例えばフォトレジスト膜からなるエッチング
バック膜８を形成する。
【００５７】次に、図９に示すように、エッチングバッ
ク膜８をエッチング用マスクとして配線膜４ｂの側面の
サイドウォール絶縁膜５のみをエッチングして取り除く
作業を行う。
【００５８】次に、図１０に示すように、不要となった
エッチングバック膜８を取り除いた後、表面が露出して
いる不要なゲート絶縁膜３を取り除いた後、表面が露出
しているゲート電極４ａ、配線膜４ｂ、拡散層６および
拡散層７にサリサイドプロセスを使用してシリサイド膜
９ａを形成する。
【００５９】すなわち、半導体基板１の上に金属膜９を
形成する。金属膜９は、例えばチタン、ニッケル、コバ
ルト、タンタルまたは白金を材料とすることができる。
次に、第１のアニールを行ってゲート電極４ａおよび配
線膜４ｂの材料である多結晶シリコン膜４と金属膜９と
の接触領域それに拡散層６および拡散層７の材料である
例えばシリコンなどの半導体基板１との接触領域をシリ
サイド化してシリサイド膜９ａを形成する。
【００６０】この場合、ゲート電極４ａの上面および配
線層４ｂの上面および側面が金属膜９と接触しているこ
とにより、その領域にシリサイド膜９ａが形成される。
【００６１】次に、図１１に示すように、シリサイド膜
９ａが形成されていない領域の金属膜９すなわちフィー
ルド絶縁膜２およびサイドウォール絶縁膜５の表面に形
成されていてシリサイド化されていない金属膜９を取り
除く作業を行う。
【００６２】次に、シリサイド膜９ａに対し、第２のア
ニールを行い、第２のシリサイド化を行う。
【００６３】これにより、同一工程をもってゲート電極
４ａの上面および配線膜４ｂの上面および側面にシリサ
イド膜９ａを形成できると共に拡散層６および拡散層７
の表面の電極コンタクト領域にシリサイド膜９ａを形成
できる。
【００６４】シリサイド膜９ａは、ゲート電極４ａおよ
び配線膜４ｂの材料である多結晶シリコン膜４よりも低
抵抗な材料であることにより、ゲート電極４ａの上面お
よび配線膜４ｂの上面および側面にシリサイド膜９ａを
形成していることにより、ゲート電極４ａおよび配線膜
４ｂの抵抗値を低下させることができる。特に、配線膜
４ｂの上面および側面にシリサイド膜９ａを形成してい
ることにより、配線膜４ｂの抵抗は多結晶シリコン膜４
からなるものに比較して大幅に低下して優れた配線膜４
ｂとすることができる。
【００６５】（実施例３）図１２〜図１６は、本発明の
他の実施例である半導体集積回路装置の製造工程を示す
断面図である。
【００６６】本実施例の半導体集積回路装置は、ゲート
電極４ａの高さを高くしてサイドウォール絶縁膜の高さ
も高くしてゲート電極４ａの上面および側面に設けたシ
リサイド膜９ａとソース用の拡散層６およびドレイン用
の拡散層７との距離を長くしてその間の短絡事故を防止
できるようにショートマージンあるいはブリッジマージ
ンを拡大しているものである。具体的にはゲート電極４
ａと拡散層６および拡散層７とのショートマージンを確
保するために、ゲート電極４ａの側面のシリサイド膜９
ａの長さはゲート電極４ａの高さの１／２以下としてい
るものである。
【００６７】以下に述べる本実施例の半導体集積回路装
置の製造工程以外の製造工程は前述した実施例１と同様
であることにより、説明を省略する。
【００６８】図１２に示すように、半導体基板１の上に
多結晶シリコン膜４をＣＶＤ法により厚膜をもって形成
する。この多結晶シリコン膜４はＣＶＤ工程または不純
物拡散工程により例えばリンなどの不純物を含有させて
導電性を与えることにより、後述するように配線膜およ
びゲート電極として使用するものである。
【００６９】次に、必要に応じて多結晶シリコン膜４の
上に例えばフォトレジスト膜またはＳＯＧ膜などのエッ
チングバック膜１０を形成する。エッチングバック膜１
０は多結晶シリコン膜４の表面に凹凸があり平坦でない
場合に、この上にエッチングバック膜１０を形成するこ
とによりその表面を平坦にするためのものである。した
がって、多結晶シリコン膜４の製造方法によりその表面
が平坦にできればエッチングバック膜１０を設ける必要
はない。
【００７０】次に、図１３に示すように、化学機械研磨
（ＣＭＰ：Chemical Mechanical Polishing)法を使用し
てエッチングバック膜１０およびその下面の多結晶シリ
コン膜４をその表面から順次取り除く作業を行い、ゲー
ト電極４ａの高さの膜厚とするまでその作業を行う。こ
の工程により、多結晶シリコン膜４の表面が平坦化され
ると共に所定の膜厚のものとすることができる。
【００７１】なお、エッチングバック膜１０および多結
晶シリコン膜４をその表面から順次取り除く作業は、ウ
エットエッチングまたはドライエッチングなどのエッチ
ング法によっても行うことができ、この場合にゲート電
極４ａの高さの膜厚とするまでその作業を行う。
【００７２】次に、図１４に示すように、フォトリソグ
ラフィ技術を使用して多結晶シリコン膜４の不要な領域
を選択的に取り除いてゲート電極４ａおよびフィールド
絶縁膜２の上に配置されている多結晶シリコン膜４から
なる配線層４ｂを同一のプロセスをもって形成する。
【００７３】次に、図１５に示すように、ゲート電極４
ａおよび配線膜４ｂの側面にサイドウォール絶縁膜５を
形成する。
【００７４】次に、ゲート電極４ａをマスクにして半導
体基板１に例えばリンなどの不純物をイオン注入法によ
りイオン打ち込みした後、熱処理を行ってソース用のｎ
型の拡散層６およびドレイン用のｎ型の拡散層７を形成
する。
【００７５】次に、図１６に示すように、サイドウォー
ル絶縁膜５の一部を取り除く作業を行う。この場合、ゲ
ート電極４ａの高さが前述した実施例１のゲート電極４
ａの高さよりも高くしていることにより、サイドウォー
ル絶縁膜５の一部が取り除かれた領域すなわちゲート電
極４ａの側面の表面が露出する領域でもありシリサイド
膜９ａが形成される領域はゲート電極４ａの高さの１／
２以下となるようにすることができる。これにより、ゲ
ート電極４ａまたはゲート電極４ａに形成されるシリサ
イド膜９ａと拡散層６および拡散層７との距離が長くな
り、ショートマージンを十分にとることができる。
【００７６】次に、同一工程をもってゲート電極４ａお
よび配線膜４ｂの上面および側面にシリサイド膜９ａを
形成すると共に拡散層６および拡散層７の表面の電極コ
ンタクト領域にシリサイド膜９ａを形成する。
【００７７】シリサイド膜９ａは、ゲート電極４ａおよ
び配線膜４ｂの材料である多結晶シリコン膜４よりも低
抵抗な材料であることにより、ゲート電極４ａおよび配
線膜４ｂの上面および側面というできるだけ多くの領域
にシリサイド膜９ａを形成していることにより、ゲート
電極４ａおよび配線膜４ｂの抵抗値を低下させることが
できる。
【００７８】（実施例４）図１７は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
ある。
【００７９】本実施例の半導体集積回路装置は、ゲート
電極４ａの高さを高くしてサイドウォール絶縁膜５の高
さも高くしてゲート電極４ａの上面に設けたシリサイド
膜９ａとソース用の拡散層６およびドレイン用の拡散層
７との距離を長くしてその間の短絡事故を防止できるよ
うにショートマージンあるいはブリッジマージンを拡大
しているものである。
【００８０】本実施例の半導体集積回路装置の製造工程
は、前述した実施例３と同様な製造工程によりゲート電
極４ａおよび配線膜４ｂを形成した後、前述した実施例
２と同様な製造工程によりシリサイド膜９ａを形成する
ことにより行うことができるので、説明を省略する。
【００８１】（実施例５）図１８は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
ある。
【００８２】本実施例の半導体集積回路装置は、ゲート
電極４ａおよび配線膜４ｂの幅を微細化した場合であ
り、配線膜４ｂの全体をシリサイド膜９ａとして大幅に
低抵抗化を行ったものである。
【００８３】本実施例の半導体集積回路装置の製造工程
は、前述した実施例２の製造工程を流用して行うことが
できることにより、説明を省略する。
【００８４】（実施例６）図１９は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
ある。
【００８５】本実施例の半導体集積回路装置は、ゲート
電極４ａおよび配線膜４ｂの幅を微細化した場合であ
り、ゲート電極４ａの上面および側面の一部と配線膜４
ｂの大部分の領域を厚膜のシリサイド膜９ａとして大幅
に低抵抗化を行ったものである。
【００８６】本実施例の半導体集積回路装置の製造工程
は、前述した実施例１の製造工程を流用して行うことが
できることにより、説明を省略する。
【００８７】（実施例７）図２０は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
ある。
【００８８】本実施例の半導体集積回路装置は、先行技
術を流用して前述した実施例１における多結晶シリコン
膜４の上に例えば酸化シリコン膜などのハードマスク膜
１１を用いて多結晶シリコン膜４の不要な領域を取り除
くことにより形成したゲート電極４ａおよび配線膜４ｂ
において、配線膜４ｂの側面にシリサイド膜９ａが設け
られているものである。この種の配線膜４ｂのようにそ
の上面にハードマスク膜１１が残存していてもその側面
にシリサイド膜９ａが設けられていることにより、配線
膜４ｂのトータルとしての抵抗は低減できる。
【００８９】本実施例の半導体集積回路装置の製造工程
は、先行技術を流用して前述した実施例１における多結
晶シリコン膜４の上に例えば酸化シリコン膜などのハー
ドマスク膜１１を用いて多結晶シリコン膜４の不要な領
域を取り除くことによりゲート電極４ａおよび配線膜４
ｂを形成した後に、前述した実施例２の製造工程を流用
して行うことができることにより、説明を省略する。
【００９０】（実施例８）図２１は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
ある。
【００９１】本実施例の半導体集積回路装置は、先行技
術を流用して前述した実施例１における多結晶シリコン
膜４の上に例えば酸化シリコン膜などのハードマスク膜
１１を用いて多結晶シリコン膜４の不要な領域を取り除
くことにより形成したゲート電極４ａおよび配線膜４ｂ
の側面にシリサイド膜９ａが設けられているものであ
る。この種のゲート電極４ａおよび配線膜４ｂのように
それらの上面にハードマスク膜１１が残存していてもそ
れらの側面にシリサイド膜９ａが設けられていることに
より、ゲート電極４ａおよび配線膜４ｂのトータルとし
ての抵抗は低減できる。
【００９２】本実施例の半導体集積回路装置の製造工程
は、先行技術を流用して前述した実施例１における多結
晶シリコン膜４の上に例えば酸化シリコン膜などのハー
ドマスク膜１１を用いて多結晶シリコン膜４の不要な領
域を取り除くことによりゲート電極４ａおよび配線膜４
ｂを形成した後に、前述した実施例１の製造工程を流用
して行うことができることにより、説明を省略する。
【００９３】（実施例９）図２２は、本発明の他の実施
例である半導体集積回路装置の製造工程を示す断面図で
ある。
【００９４】本実施例の半導体集積回路装置は、前述し
た実施例１におけるシリサイド膜９ａのかわりにゲート
電極４ａの材料よりも低抵抗な材料で導電膜である例え
ばタングステン膜などの金属膜１２を使用しているもの
であり、ゲート電極４ａおよび配線膜４ｂの上面と側面
に金属膜１２が設けられていることにより、ゲート電極
４ａおよび配線膜４ｂのトータルとしての抵抗は低減で
きる。
【００９５】本実施例の半導体集積回路装置の製造工程
は、前述した実施例１におけるシリサイド膜９ａのかわ
りにゲート電極４ａの材料よりも低抵抗な材料で導電膜
である例えばＣＶＤ法により形成したタングステン膜な
どの金属膜１２を使用してゲート電極４ａおよび配線膜
４ｂの上面および側面に金属膜１２を形成する工程以外
は、前述した実施例１の製造工程を流用して行うことが
できることにより、説明を省略する。
【００９６】（実施例１０）図２３は、本発明の他の実
施例である半導体集積回路装置の製造工程を示す断面図
である。
【００９７】本実施例の半導体集積回路装置は、前述し
た実施例１におけるシリサイド膜９ａの表面に前述した
実施例９におけるゲート電極４ａの材料よりも低抵抗な
材料で導電膜である例えばタングステン膜などの金属膜
１２を設けているものであり、ゲート電極４ａおよび配
線膜４ｂの上面と側面にシリサイド膜９ａと金属膜１２
が設けられていることにより、ゲート電極４ａおよび配
線膜４ｂのトータルとしての抵抗は大幅に低減できる。
【００９８】本実施例の半導体集積回路装置の製造工程
は、前述した実施例１におけるシリサイド膜９ａを形成
した後にゲート電極４ａの材料よりも低抵抗な材料で導
電膜である例えばＣＶＤ法により形成したタングステン
膜などの金属膜１２を使用してゲート電極４ａおよび配
線膜４ｂの上面および側面に形成されているシリサイド
膜９ａの表面に金属膜１２を形成する工程以外は、前述
した実施例１の製造工程を流用して行うことができるこ
とにより、説明を省略する。
【００９９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。具体的に
は、前述した各実施例の半導体集積回路装置の構造およ
び各製造工程を組み合わせて形成した半導体集積回路装
置およびその製造工程とすることができる。
【０１００】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０１】（１）本発明の半導体集積回路装置によれ
ば、ゲート電極の側面の一部にゲート電極の材料よりも
低抵抗な材料からなる例えばシリサイド膜などの導電膜
を有することにより、ゲート電極のトータル的な抵抗は
導電膜により低減させることができる。
【０１０２】また、ゲート電極の上面に例えばシリサイ
ド膜などの導電膜を設けている先行技術のものと組み合
わせることにより、ゲート電極の上面および側面の一部
に導電膜を設けているものとなるので、ゲート電極の上
面に設けられている導電膜を有する先行技術のゲート電
極よりもゲート電極に占める導電膜の領域が大きくなる
ために、所定のゲート電極に対してゲート電極のトータ
ル的な抵抗を低減させることができる。
【０１０３】（２）本発明の半導体集積回路装置の製造
方法によれば、半導体基板の上に多結晶シリコン膜を形
成し、多結晶シリコン膜４選択的に取り除いて半導体基
板の上にＭＯＳＦＥＴのゲート電極を形成した後、ゲー
ト電極の側面の一部にサイドウォール絶縁膜を形成する
工程と、ゲート電極の側面の一部に多結晶シリコン膜よ
りも低抵抗な例えばシリサイド膜などの導電膜を形成す
る工程とを有するものであることにより、ゲート電極の
トータル的な抵抗は導電膜により低減させることができ
る。
【０１０４】また、ゲート電極の上面に例えばシリサイ
ド膜などの導電膜を形成する先行技術のものと組み合わ
せることにより、ゲート電極の上面および側面の一部に
導電膜を形成することができるので、ゲート電極の上面
に形成されている導電膜を有する先行技術のゲート電極
よりもゲート電極に占める導電膜の領域が大きくなるた
めに、所定のゲート電極に対してゲート電極のトータル
的な抵抗を低減させることができる。
【０１０５】さらに、導電膜として例えばシリサイド膜
を適用することにより、ゲート電極としての多結晶シリ
コン膜の表面に例えばチタン膜などの金属膜を形成した
後、シリサイド化を行ってゲート電極としての多結晶シ
リコン膜にのみシリサイド膜を形成することができるの
で、簡単な製造工程とすることができる。
【０１０６】（３）本発明の半導体集積回路装置の製造
方法によれば、同一工程をもってゲート電極および配線
膜の上面および側面にシリサイド膜を形成できると共に
ソース用の拡散層およびドレイン用の拡散層の表面の電
極コンタクト領域にシリサイド膜を形成できる。
【０１０７】シリサイド膜は、ゲート電極および配線膜
の材料である多結晶シリコン膜よりも低抵抗な材料から
なる導電膜であると共にゲート電極および配線膜の上面
および側面というできるだけ多くの領域にシリサイド膜
を形成していることにより、ゲート電極および配線膜の
抵抗を低下させることができる。
【０１０８】また、ゲート電極の上面および側面をシリ
サイド化してシリサイド膜を形成している。そのため、
例えば0.３μｍ以下という微細なゲート電極でありゲー
ト電極の幅が小さくなってもゲート電極の上面と側面に
シリサイド膜を形成していることにより、シリサイド膜
の形成領域が広面積となるので、シリサイド化も優れた
ものになると共にゲート電極の配線としての低抵抗化が
十分に達成できる。その結果、ゲート電極およびゲート
電極と同一工程により形成している配線膜を例えば0.３
μｍ以下という微細なパターンにしても低抵抗化できる
ことにより、ゲート電極および配線膜を微細加工をもっ
て形成できるので、高集積度でしかも微細加工された半
導体集積回路装置を製作することができる。
【０１０９】さらに、シリサイド膜として例えばチタン
を含むシリサイド膜を形成した場合でありゲート電極の
幅として例えば0.３μｍ以下という小さいものにおいて
もゲート電極の上面と側面にシリサイド膜を形成してい
ることにより、シリサイド膜の形成領域が広面積となる
と共にその形成領域に対してその形成領域に接している
サイドウォール絶縁膜の領域を相対的に小さくすること
ができる。したがって、シリサイド膜の凝集などの現象
が低減できるためにシリサイド化しているにもかかわら
ずゲート電極の低抵抗化がなされていないという問題を
解消することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図６】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図７】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１４】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１７】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１８】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図１９】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図２０】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図２１】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図２２】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図２３】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。
【図２４】本発明者が検討した半導体集積回路装置の製
造工程を示す断面図である。
【図２５】本発明者が検討した半導体集積回路装置の製
造工程を示す断面図である。
【図２６】本発明者が検討した半導体集積回路装置の製
造工程を示す断面図である。
【図２７】本発明者が検討した半導体集積回路装置の製
造工程を示す断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ 多結晶シリコン膜 ４ａ ゲート電極 ４ｂ 配線膜 ５ サイドウォール絶縁膜 ６ 拡散層 ７ 拡散層 ８ エッチングバック膜 ９ 金属膜 ９ａ シリサイド膜 １０ エッチングバック膜 １１ ハードマスク膜 １２ 金属膜 １３ シリコン基板 １４ 酸化シリコン膜 １５ 酸化シリコン膜 １６ シリサイド膜

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳＦＥＴが設けられている半導体基
    板と、前記半導体基板の上に設けられている前記ＭＯＳ
    ＦＥＴのゲート電極と、前記ゲート電極の側面の一部に
    設けられているサイドウォール絶縁膜と、前記ゲート電
    極の側面の一部に設けられていると共に前記ゲート電極
    の材料よりも低抵抗な材料からなる導電膜とを有するこ
    とを特徴とする半導体集積回路装置。
  2. 【請求項２】 ＭＯＳＦＥＴが設けられている半導体基
    板と、前記半導体基板の上に設けられている前記ＭＯＳ
    ＦＥＴのゲート電極と、前記半導体基板の表面に設けら
    れているフィールド絶縁膜の上に設けられていると共に
    前記ゲート電極と同一工程により形成されている配線膜
    と、前記配線膜の側面に設けられていると共に前記配線
    膜の材料よりも低抵抗な材料からなる導電膜とを有する
    ことを特徴とする半導体集積回路装置。
  3. 【請求項３】 ＭＯＳＦＥＴが設けられている半導体基
    板と、前記半導体基板の上に設けられている前記ＭＯＳ
    ＦＥＴのゲート電極と、前記ゲート電極の側面の一部に
    設けられているサイドウォール絶縁膜と、前記ゲート電
    極の側面の一部に設けられていると共に前記ゲート電極
    の材料よりも低抵抗な材料からなる導電膜と、前記半導
    体基板の表面に設けられているフィールド絶縁膜の上に
    設けられていると共に前記ゲート電極と同一工程により
    形成されている配線膜と、前記配線膜の側面に設けられ
    ていると共に前記導電膜と同一工程により形成されてい
    る導電膜とを有することを特徴とする半導体集積回路装
    置。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置において、前記半導体基板にＭＯＳＦＥＴのソ
    ース用の拡散層およびドレイン用の拡散層が設けられて
    おり、それらの拡散層の上に前記導電膜と同一工程によ
    り形成されている導電膜が設けられていることを特徴と
    する半導体集積回路装置。
  5. 【請求項５】 請求項１、２、３または４記載の半導体
    集積回路装置において、前記導電膜は、シリサイド膜、
    金属膜またはシリサイド膜と金属膜との重ね膜であるこ
    とを特徴とする半導体集積回路装置。
  6. 【請求項６】 半導体基板の表面の選択的な領域にフィ
    ールド絶縁膜を形成する工程と、 前記半導体基板の上に多結晶シリコン膜を形成する工程
    と、 前記多結晶シリコン膜を選択的に取り除いて前記半導体
    基板の上にＭＯＳＦＥＴのゲート電極を形成する工程
    と、 前記ゲート電極の側面の一部にサイドウォール絶縁膜を
    形成する工程と、 前記ゲート電極の側面の一部に前記多結晶シリコン膜よ
    りも低抵抗な導電膜を形成する工程とを有することを特
    徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 半導体基板の表面の選択的な領域にフィ
    ールド絶縁膜を形成する工程と、 前記半導体基板の上に多結晶シリコン膜を形成する工程
    と、 前記多結晶シリコン膜を選択的に取り除いて前記半導体
    基板の上にＭＯＳＦＥＴのゲート電極と前記フィールド
    絶縁膜の上に配線膜を形成する工程と、 前記配線膜の側面に多結晶シリコン膜よりも低抵抗な導
    電膜を形成する工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
  8. 【請求項８】 半導体基板の表面の選択的な領域にフィ
    ールド絶縁膜を形成する工程と、 前記半導体基板の上に多結晶シリコン膜を形成する工程
    と、 前記多結晶シリコン膜を選択的に取り除いて前記半導体
    基板の上にＭＯＳＦＥＴのゲート電極と前記フィールド
    絶縁膜の上に配線膜を形成する工程と、 前記ゲート電極の側面の一部にサイドウォール絶縁膜を
    形成する工程と、 前記ゲート電極の側面の一部および前記配線膜の側面に
    前記多結晶シリコン膜よりも低抵抗な導電膜を形成する
    工程とを有することを特徴とする半導体集積回路装置の
    製造方法。
  9. 【請求項９】 請求項６、７または８記載の半導体集積
    回路装置の製造方法において、前記多結晶シリコン膜を
    形成する工程は、前記半導体基板の上に多結晶シリコン
    膜を形成し、前記多結晶シリコン膜の表面にエッチング
    バック膜を形成した後、前記エッチングバック膜の表面
    から化学機械研磨法またはエッチング法により前記エッ
    チングバック膜および前記多結晶シリコン膜の表面を取
    り除くことにより前記多結晶シリコン膜の表面を平坦と
    する工程であることを特徴とする半導体集積回路装置の
    製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL1004810C2 (nl) * 1996-12-04 1998-06-19 United Microelectronics Corp Verbeterde salicidewerkwijzetechnologie.
FR2758210A1 (fr) * 1996-10-16 1998-07-10 United Microelectronics Corp Technologie de fabrication de saliciure amelioree
KR20030003379A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 Ｍｏｓｆｅｔ 제조방법
JP2010118410A (ja) * 2008-11-11 2010-05-27 Nec Electronics Corp 半導体装置
US8043912B2 (en) 2004-09-17 2011-10-25 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device having polycide wiring layer

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