JPH04137562A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ＭＩＳ型電極を改良した半導体装置およびそ
の製造方法に関する。

（従来の技術） 近年、コンピュータや通信機器の重要部分には大規模集
積回路（ＬＳＩ）が多用されてし）る。

これらのＬＳＩは、数ミリ角の半導体基板上に多数のト
ランジスタを集積して形成されている。最近では、この
ＬＳＩは多種多様の機能を果たすために、よりいっそう
の集積化がなされてしする。ＤＲＡＭを初めとしても最
も集積化が進んでいるジノコン半導体においては、ＭＯ
５型電界効果トランジスタ（ＭＯＳＦＥＴ）が主たる構
成素子である。例えばｎｃｈ−ＭＯＳＦＥＴの一般的な
構造を第６図に示す。これは、ｐ型Ｓｉ基板１上に５ｉ
ｎ２６３の薄膜を介して、金属（ポリシリコンを含む）
のゲート電極６４が存在し、このゲート電極６４に印加
する電圧により、Ｐ型Ｓｉ基板１内に設けられたｎ型の
ソース／トレイン６．７間を流れる電流を制御するもの
である。高速化と高集積化を実現するために、これらの
トランジスタの微細化が進んでおり、すでに実効チャネ
ル長０．１ミクロンの素子も開発されている。

スケーリング則にしたがって素子の微細化をしていくと
、０．５ミクロンのゲート長でゲート酸化膜６３の厚さ
は高々１０ｎｍ或いはそれ以下になってしまう。このよ
うなＦＥＴでは特に動作中に高い電界のかかるゲート電
極６４のエツジ部分でソース領域６またはドレイン領域
７との間で耐圧が低下する。図中の矢印は電気力線を示
した。

この電気力線は、電界が大きくなるに従って長く描いて
いる。この矢印からゲート電極６４のエツジ近傍での電
界集中が特に激しい事が判る。この様な状況では、ゲー
ト電極６４のエツジ近傍でリーク電流が発生し、耐圧が
低下してしまうという問題があった。

（発明が解決しようとする課題） 従来の半導体装置は、ゲート電極のエツジ近傍で電界が
集中してしまい、耐圧低下を招いていた。

本発明は上記問題点に鑑みなされたもので、耐圧性に優
れたＭＩＳ型電極を有する半導体装置を提供することを
目的とする。

また、この様な半導体装置を容易に形成できる半導体装
置の製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、第１の発明ｌよ導電型を呈
する半導体基板と、この半導体基板表面に形成された第
１の絶縁膜と、この第１の絶縁膜上に形成された導電性
電極と、この導電性電極と前記第１の絶縁膜間に介在す
ると共に前記導電性電極の側面にまで延在して形成され
前記第１の絶縁膜よりも誘電率が高い第２の絶縁膜とを
具備する事を特徴とする半導体装置を提供するものであ
る。

第２の発明は導電性を呈する半導体基板と、この半導体
基板表面に形成された第１の絶縁膜と、この第１の絶縁
膜上に形成され前記半導体基板表面と平行な底面及び垂
直な側壁を有する導電性電極と、この導電性電極及び前
記第１の絶ｌ＃膜間に介在すると共に前記導電性電極の
側壁にまで延在して形成され前記第１の絶縁膜よりモノ
誘電率が高い第２の絶縁膜とを具備する事を特徴とする
半導体装置を提供するものである。

第３の発明は導電性を呈する半導体基板と、この半導体
基板上に形成され前記半導体基板表面に平行な底面と垂
直な側壁を有する導電性電極と、この導電性電極の底面
と側壁から成る角近傍と前記半導体基板間とを結ぶ線分
を横切る様に、前記半導体基板側から順次配設された第
１の絶縁膜から第ｎ番目の絶縁膜とを備え、前記第１の
絶縁膜から第ｎ番目の絶縁膜はＤが大きくなるに従って
誘電率が大きい事を特徴、とする半導体装置を提供する
ものである。

第４の発明は導電性を呈する半導体基板と、この半導体
基板表面に形成された第１の絶縁膜と、この第１の絶縁
膜表面に形成され前記第１の絶縁膜より誘電率が大きい
第２の絶縁膜と、この第２の絶縁膜に積層された導電性
電極と、前記第１の絶縁膜表面に形成されると共に前記
第２の絶縁膜及び導電性電極の夫々の側壁に隣接して形
成され、その誘電率が前記第１の絶縁膜の方よりも大き
くかつ前記第２の絶縁膜の方より小さい第３の絶縁膜と
を具備する事を特徴とする半導体装置を提供するもので
ある。

第５の発明は導電性を呈する半導体基板上に第１の絶縁
膜及びこの第１の絶縁膜より誘電率の大きい第２の絶縁
膜を順次積層する工程と、この第２の絶縁膜上に導電性
電極を形成する工程と、全面に前記第２の絶縁膜以上の
誘電率を有する第３の絶縁膜を形成する工程とを具備す
る事を特徴とする半導体装置の製造方法を提供するもの
である。

第６の発明は導電性を呈する半導体基板上に第１の絶縁
膜及びこの第１の絶縁膜より誘電率の大きい第２の絶縁
膜を順次積層する工程と、この第２の絶縁膜上にゲート
電極を形成する工程と、このゲート電極をマスクとして
イオン注入を行いソース・トレイン領域を形成すると共
に前記ゲート電極をマスクし、露出する前記第２の絶縁
膜をエツチング除去する工程と、全面に前記第２の絶縁
膜以上の誘電率を有する第３の絶縁膜を形成する工程と
を具備する事を特徴とする半導体装置の製造方法を提供
するものである。

ここでの導電性電極の底面は基板表面と平行な事が好ま
しいが、この平行とは、底面の全体を平均化した際に完
全に平行な状態を中心に１５°傾斜した範囲内をいう。

また、導電性電極の側壁は基板表面と垂直な事が好まし
いが、この垂直とは側壁面全体を平均化した際に完全に
基板表面と垂直な状態を中心に１５°傾斜した範囲内を
いう。

これ以上傾斜するとＭＩＳ型電極としてはその働きが不
適当となるからである。

さらに、ここでの角近傍は電極上の電気力線の始点或い
は終点が大きく描かれるところを示すものである。従っ
て角近傍と半導体基板表面とを結ぶ線分はリーク電流の
通り道となる率が高いことを示す。

またさらにここでのｎは大きい方が角近傍と半導体基板
間の電界を平行平板の様に低くかつ平均的な値にする面
からは良いが１作りやすさを考慮すると３である方が好
ましい。

（作用） 本発明によれば、導電性電極と半導体基板の間に誘電率
の異なる複数の絶縁膜を介在しており、しかもその誘電
率はこの電極側に近づくに従って高くなる様に選んでい
る。これにより、この電極と基板間の電界は重速密度一
定で与えられる物理法則を踏まえると、誘電率一定の絶
縁膜を用いた場合と比べ、電極に接した誘電率の高い絶
縁膜の内部電界は低く抑えられるものである。従って導
電性電極角部での電界集中を緩和できる。また誘電率の
異なる複数の絶縁膜は、導電性電極と基板間で重ねて形
成されるため、絶縁膜のつなぎ目である界面が導電性電
極と基板間に縦に走る事がなく、これに沿って生じるリ
ーク電極の問題はなくなり、この面からも耐圧をより向
上できるのである。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図（ａ）は、本発明の第１の実施例に係わる半導体
装置の断面図、第２図は第１図（ａ）の半導体装置の製
造工程を示す断面図である。

まず、第２図の製造工程の断面図について説明する。例
えばｐ型半導体基板１表面に第１のゲート絶縁膜として
１０ｎｍ厚の熱酸化膜（図示せず）を形成する。次に、
アンモニア雰囲気中でこの熱酸化膜を窒化し、熱酸化膜
２と第２のゲート絶縁膜としてシリコン窒化膜３１を形
成する第２図（ａ））。

次に、多結晶シリコン膜を堆積し、周知のパタニング技
術でゲート電極４を形成する。さらに、ＬＰＣＶＤ法に
よりシリコン窒化膜５１を堆積する（第２図（ｂ））。

次に、周知のＲＩＥ技術でエツチングを行い、前記ゲー
ト電極４の側部にシリコン窒化膜５□を残置させる。こ
の後１周知のイオン注入技術でｎ生型のゲート電極４を
マスクにして自己整合的にｎ＋型のソース領域６□およ
びドレイン領域７□を夫々形成する（第２図（Ｃ））。

この後の工程は示していないが、全面に例えばＣＶＤ−
５ｉＯ□の層間絶縁膜を形成し、このソース・ドレイン
領域６□、７□上にコンタクトホールを開孔してソース
・トレイン電極を内部に形成する。さらにこれらの電極
に接続する配線をこの層間絶縁膜上に所望に応じて形成
する。

以上のような工程を経ることによって、本発明による半
導体装置の一実施例として第１図（ａ）に示す様なｎチ
ャネルＭＯ５ＦＥＴを形成できる。この図のＭＯＳＦＥ
Ｔは第２図（ｂ）で述へたゲート電極４形成後にこれを
マスクとしてＬＤＤ層６１，７１、形成用イオン注入を
追加して形成したＬＤＤ構造のものである。第１図（ａ
）において、ゲート電極４の近傍はシリコン酸化膜２（
誘電率ε＝　３．９）よりも誘電率の高いシリコン窒化
膜３２，５□（誘電率ε＝　７．５）で囲まれる。第１
図（ａ）に示したＭＯＳＦＥＴのＡ　−Ａ’断面に沿っ
た電界強度を第１図（ｂ）に示す。この図から明らかな
如く、ゲート絶縁膜をすへてシリコン酸化膜で形成され
た従来の場合に比べて、１７１．４に電力を低減するこ
とができた。

この様になる事は以下の様に説明される。

即ち、本実施例では、ゲート絶縁膜は誘電率の異なる媒
質で形成され、半導体基板１近傍のゲート絶縁膜の誘電
率よりもゲート電極４近傍のゲート絶縁膜の誘電率を高
くしている。電束密度１］より＝ｉＥ（ここで、Ｅは誘
電率、Ｅは電界の大きさ）で与えられ、異なる媒質の界
面に垂直な方向で電束密度りが連続になる。従って、ゲ
ート電極近傍の誘電率εを高くすれば電界Ｅを低くする
ことが可能になる。

また、他の効果として電界集中によるゲート絶縁膜の耐
圧の低下を防止する方法として、ゲート電極形成後に酸
化しエツジ部直下の酸化膜を厚く成長させて耐圧を向上
することが従来から行われている。

しかしながら、チャネル長を微細化したＭＯＳＦＥＴで
はこの酸化膜成長工程によりエツジ部直下の酸化膜のみ
ならずゲート電極の中央部の酸化膜の膜厚までも厚くな
ってしまう。このため、ゲート電極によるチャネルの制
御性が著しく損なわれるという問題があったが、本実施
例ではこの様な工程を経ることがないので、ゲート電極
の膜厚の制御性が極めて良い。しかもＦＥＴがＬＤＤ構
造である場合には特に、ゲート電極４のエツジからでも
低濃度ｎ型層のソース・トレイン領域６０，７．に十分
な電界をかけてここにキャリアを多く発生させることが
でき、ｎ十型ソース・ドレイン領域６□、７□間の抵抗
を下げてＦＥＴの相互コンダクタンスを向上できる。

さらに別の効果として、酸化シリコン膜２と窒化シリコ
ン膜３□はゲート電極４の底面全面に夫々単一膜にて形
成されており、この電極の下に膜の切れ目がない。従っ
て、この切れ目に沿って電極と基板間でリーク電流が発
生する心配がなくなり、極めて信頼性良く耐圧を向上す
ることができる。

この実施例では、第２図（ｂ）で示した工程で、ゲート
電極４を加工形成した後シリコン窒化膜３１をエツチン
グせずにシリコン窒化膜５．を堆積したが、ゲート電極
４を形成した後この電極から露出したシリコン窒化膜３
１をエツチングで除去しておき、この後続けてシリコン
窒化膜５□を堆積しても良い。

次に本発明の第２の実施例を説明する。

第３図（ａ）は、この実施例に係わる半導体装置の断面
図、第４図は第３図（ａ）に示す半導体装置の製造工程
順の断面図である。

まず、第４図の製造工程順の断面図について説明する。

以下の説明では、その実施例と同一部分は同一番号を付
しその設定は省略した。たとえばＰ型Ｓｉ半導体基板１
の表面に第１のゲート絶縁膜として１０ｎｍ厚のＳｉ熱
酸化膜２を形成する。次に第２のゲート絶縁膜としてた
とえばタンタル酸化膜３３をＣＶＤ法を用いて熱酸化膜
２の上に形成する。

次に多結晶Ｓｉ膜を堆積し、周知のパターンニング技術
により、レジストパターン４０上からエツチングしてゲ
ート電極４を形成する。続いてゲート電極４に合わせて
自己整合で第２のゲート絶縁膜を周知のＲＩＥ技術でエ
ツチングしたあと、たとえばリンをＩ　Ｘｌ０１０／ｃ
ｉ、加速エネルギー２ｏｋｅｖテイオン注入して低濃度
ｎ領域６３□、３７□を形成し、パターンニングに用い
たレジスト４０を剥離する（第４図（ａ））。

次にＬＰＣＶＤ法を用いてＳｉ窒化膜４１を堆積する。

この低濃度ｎ領域３６１．３７□は後述するｎ＋型のソ
ース・ドレイン領域よりも低濃度ではあるが、ソース・
トレイン領域として単体でも機能するものである。

これは第１及び第３の実施例で述べる同様構造Ｆ　Ｅ　
Ｔ　（ＬＤＤＦＥＴ）についても同しことがいえる（第
４図（ｂ））。

続いて、周知のＲＩＥ技術によって非等方性エツチング
をおこない、前記ゲート電極４と第２のゲート絶縁膜３
３の側壁部にＳｉ窒化膜３５を残置させる。この後１周
知のイオン注入技術によりゲート電極４と側壁絶縁膜３
５をマスクにして自己整合的にｎ生型のソース領域３６
□およびドレイン領域３７□をＳｊ基板内に形成する（
第４図（Ｃ））。

以上のような工程により、本発明による半導体装置の一
実施例として第３図に示すｎｃｈ−ＭＩＳＦＥＴを形成
できる。この実施例では、第１の実施例と同様の効果を
奏する事に加え、以下の事がいえる。

第３図において、ゲート電極４の端のまわりは。

第１のゲート絶縁膜２であるＳｉ酸化膜（誘電率ε１＝
３．９）よりも誘電率の高い第２のゲート絶縁膜３３で
あるタンタルオキサイド（誘電率Ｅ３＞２０）と側壁絶
縁膜３５であるＳｉ窒化膜（誘電率ε２　＝７．５）に
囲まれる。この結果、従来のゲート酸化膜並びに側壁絶
縁膜をすべてＳｉ酸化膜で形成した場合より、ゲート電
極端の電界を低減し、かつ、低濃度ｎ領域のゲート制御
性を向上させることができる。

この効果を第３図（ｂ）を用いて説明する。第３図（ｂ
）は、第３図（ａ）に示したＭＩＳＦＥＴのＢ−Ｂ’断
面に沿った電界強度を試算したものである。この図から
明らかな如くゲート絶縁膜をすべてのシリコン酸化膜で
形成された従来の場合に比へて１７２に電界を低減する
ことができた。

さらに、第３の実施例に係るＭＩＳＦＥＴの断面図を第
５図に示した。この実施例が第２の実施例と異なる点は
、シリコン窒化膜をより薄くした事と、シリコン酸化膜
２とタンタル酸化膜３５の間にもシリコン窒化膜を介在
した事にある。１０は５ｉｎ２の層間絶縁膜である。

この様な構成にする事により、第１の実施例と同様の効
果を奏する。

ここでの層間絶縁膜１０を５ｉｎ２から第３のゲート絶
縁膜５０と同一材料のシリコン窒化膜に代えても、第１
の実施例と同様の効果を生じる。

本発明についてさらに詳細な検討したところ、上述した
実施例について以下の様にしても良い事が判った。

■　十分なゲート長がある場合は、ゲート電極形成後、
酸化性雰囲気中でアニールすることにより、ゲート電極
下部のエツジ部直下の酸化膜を成長させ、ゲート耐圧を
向上させる方法を併用してもよい。

■　本発明はＭＩＳＦＥＴに限るものではなく他のＭＩ
Ｓ型電極を有する半導体装置例えばＭＯＳ型キャパシタ
、ＭＯ３型ダイオード、ＭＯ５型パワートランジスタ等
に適用することができる。

■　半導体基板はＳｉに限るものではなく、Ｓｉ以外の
半導体例えば■族生導体のＧｅ、ダイヤモンド（Ｃ）の
他、化合物半導体例えばＧａＡｓ、　ＩｎＰ等でも良い
。さらに、絶縁性単結晶基板や絶縁膜上に１成した半導
体層を利用するｓｏｒ、　ｓｏｓ基板等でも１い。

■　絶縁膜の材料として、上記実施例の他し酸化物例え
ばＴａｚＯｓ　（ｔ　＝＝　１１．６）やｉ２０．　（
ε＝９．３等、さらには窒化物例えばＡＩＮ等を組み合
わせて用いることが可能である。

■　導電性電極はＡＱに限るものではなく、１結晶ＡＱ
、　ＡＱ系合金例えＬｆＡｆｆ−５ｉ、　ＡＱ−５ｉ−
Ｃｕ、　ｉ４融点金属及びこれらのシリサイド例えばＮ
ｏ、Ｗ。

Ｎ、　Ｃｏ、　Ｔｉ、硅化モリブデン、硅化タングステ
ン等でも良い。また、この他の配線材料例えばＣｕｆｉ
いはＣｕを主とする合金でも良い。さらに、金属だけで
なく、ｎ型やＰ型のポリシリコンでも良い。

■　この実施例で説明したｎｃｈ　−ＭＩＳＦＥＴ、不
純物を変えるだけで全く同様の方法によりｐｃｈ　−Ｍ
ＩＳＦＥＴについても同様の構造を実現できるのでここ
では詳細は省略する。

〔発明の効果〕

上記構成により、極めて耐圧性に優れた半導体装置を容
易に形成できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は本発
明の第１の実施例を説明する図、第３図は本発明の第２
の実施例を示す図、第４図は本発明の第２の実施例を説
明する図、第５図は本発明の第３の実施例を示す断面図
、第６図は従来例を示す断面図である。 トシリコン基板　　　２・酸化シリコン膜３、５．３３
．５０・・・窒化シリコン膜４・・ゲート電極　　　　
６，３６・・・ソース領域７．３７・・・ドレイン領域
　１０・・・層間絶縁膜３５・・酸化タンタル膜　　４
０・・レジストパターン代理人　弁理士　則　近　憲　
佑 第 図 第 図 第 図 第 図 第 図

Claims (6)

【特許請求の範囲】
1. （１）導電型を呈する半導体基板と、この半導体基板表
   面に形成された第１の絶縁膜と、この第１の絶縁膜上に
   形成された導電性電極と、この導電性電極と前記第１の
   絶縁膜間に介在すると共に前記導電性電極の側面にまで
   延在して形成され前記第１の絶縁膜よりも誘電率が高い
   第２の絶縁膜とを具備する事を特徴とする半導体装置。
2. （２）導電性を呈する半導体基板と、この半導体基板表
   面に形成された第１の絶縁膜と、この第１の絶縁膜上に
   形成され前記半導体基板表面と平行な底面及び垂直な側
   壁を有する導電性電極と、この導電性電極及び前記第１
   の絶縁膜間に介在すると共に前記導電性電極の側壁にま
   で延在して形成され前記第１の絶縁膜よりも誘電率が高
   い第２の絶縁膜とを具備する事を特徴とする半導体装置
   。
3. （３）導電性を呈する半導体基板と、この半導体基板上
   に形成され前記半導体基板表面に平行な底面と垂直な側
   壁を有する導電性電極と、この導電性電極の底面と側壁
   から成る角近傍と前記半導体基板表面とを結ぶ線分を横
   切る様に、前記半導体基板側から順次配設された第１の
   絶縁膜から第ｎ番目の絶縁膜とを備え、前記第１の絶縁
   膜から第ｎ番目の絶縁膜はｎが大きくなるに従って誘電
   率が大きい事を特徴とする半導体装置。
4. （４）導電性を呈する半導体基板と、この半導体基板表
   面に形成された第１の絶縁膜と、この第１の絶縁膜表面
   に形成され前記第１の絶縁膜より誘電率が大きい第２の
   絶縁膜と、この第２の絶縁膜に積層された導電性電極と
   、前記第１の絶縁膜表面に形成されると共に前記第２の
   絶縁膜及び導電性電極の夫々の側壁に隣接して形成され
   、その誘電率が前記第１の絶縁膜の方よりも大きくかつ
   前記第２の絶縁膜の方より小さい第３の絶縁膜とを具備
   する事を特徴とする半導体装置。
5. （５）導電性を呈する半導体基板上に第１の絶縁膜及び
   この第１の絶縁膜より誘電率の大きい第２の絶縁膜を順
   次積層する工程と、この第２の絶縁膜上に導電性電極を
   形成する工程と、全面に前記第２の絶縁膜以上の誘電率
   を有する第３の絶縁膜を形成する工程とを具備する事を
   特徴とする半導体装置の製造方法。
6. （６）導電性を呈する半導体基板上に第１の絶縁膜及び
   この第１の絶縁膜より誘電率の大きい第２の絶縁膜を順
   次積層する工程と、この第２の絶縁膜上にゲート電極を
   形成する工程と、このゲート電極をマスクとしてイオン
   注入を行いソース・ドレイン領域を形成すると共に前記
   ゲート電極をマスクし、露出する前記第２の絶縁膜をエ
   ッチング除去する工程と、全面に前記第２の絶縁膜以上
   の誘電率を有する第３の絶縁膜を形成する工程とを具備
   する事を特徴とする半導体装置の製造方法。