JP2963750B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2963750B2 JP2963750B2 JP25696290A JP25696290A JP2963750B2 JP 2963750 B2 JP2963750 B2 JP 2963750B2 JP 25696290 A JP25696290 A JP 25696290A JP 25696290 A JP25696290 A JP 25696290A JP 2963750 B2 JP2963750 B2 JP 2963750B2
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- film
- semiconductor substrate
- electrode
- gate electrode
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、MIS型電極を改良した半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
（従来の技術） 近年、コンピュータや通信機器の重要部分には大規模
集積回路（LSI）が多用されている。これらのLSIは、数
ミリ角の半導体基板上に多数のトランジスタを集積して
形成されている。最近では、このLSIは多種多様の機能
を果たすために、よりいっそうの集積化がなされてい
る。DRAMを初めとしても最も集積化が進んでいるシリコ
ン半導体においては、MOS型電界効果トランジスタ（MOS
FET）が主たる構成素子である。例えばnch−MOSFETの一
般的な構造を第６図に示す。これは、ｐ型Si基板１上に
SiO263の薄膜を介して、金属（ポリシリコンを含む）の
ゲート電極64が存在し、このゲート電極64に印加する電
圧により、ｐ型Si基板１内に設けられたｎ型のソース／
ドレイン6,7間を流れる電流を制御するものである。高
速化と高集積化を実現するために、これらのトランジス
タの微細化が進んでおり、すでに実効チャネル長0.1ミ
クロンの素子も開発されている。
集積回路（LSI）が多用されている。これらのLSIは、数
ミリ角の半導体基板上に多数のトランジスタを集積して
形成されている。最近では、このLSIは多種多様の機能
を果たすために、よりいっそうの集積化がなされてい
る。DRAMを初めとしても最も集積化が進んでいるシリコ
ン半導体においては、MOS型電界効果トランジスタ（MOS
FET）が主たる構成素子である。例えばnch−MOSFETの一
般的な構造を第６図に示す。これは、ｐ型Si基板１上に
SiO263の薄膜を介して、金属（ポリシリコンを含む）の
ゲート電極64が存在し、このゲート電極64に印加する電
圧により、ｐ型Si基板１内に設けられたｎ型のソース／
ドレイン6,7間を流れる電流を制御するものである。高
速化と高集積化を実現するために、これらのトランジス
タの微細化が進んでおり、すでに実効チャネル長0.1ミ
クロンの素子も開発されている。
スケーリング則にしたがって素子の微細化をしていく
と、0.5ミクロンのゲート長でゲート酸化膜63の厚さは
高々10nm或いはそれ以下になってしまう。このようなFE
Tでは特に動作中に高い電界のかかるゲート電極64のエ
ッジ部分でソース領域６またはドレイン領域７との間で
耐圧が低下する。図中の矢印は電気力線を示した。
と、0.5ミクロンのゲート長でゲート酸化膜63の厚さは
高々10nm或いはそれ以下になってしまう。このようなFE
Tでは特に動作中に高い電界のかかるゲート電極64のエ
ッジ部分でソース領域６またはドレイン領域７との間で
耐圧が低下する。図中の矢印は電気力線を示した。
この電気力線は、電界が大きくなるに従って長く描い
ている。この矢印からゲート電極64のエッジ近傍での電
界集中が特に激しい事が判る。この様な状況では、ゲー
タ電極64のエッジ近傍でリーク電流が発生し、耐圧が低
下してしまうという問題があった。
ている。この矢印からゲート電極64のエッジ近傍での電
界集中が特に激しい事が判る。この様な状況では、ゲー
タ電極64のエッジ近傍でリーク電流が発生し、耐圧が低
下してしまうという問題があった。
（発明が解決しようとする課題） 従来の半導体装置は、ゲート電極のエッジ近傍で電界
が集中してしまい、耐圧低下を招いていた。
が集中してしまい、耐圧低下を招いていた。
本発明は上記問題点に鑑みなされたもので、耐圧性に
優れたMIS型電極を有する半導体装置を提供することを
目的とする。
優れたMIS型電極を有する半導体装置を提供することを
目的とする。
また、この様な半導体装置を容易に形成できる半導体
装置の製造方法を提供することを目的とする。
装置の製造方法を提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するために、第１の発明は、導電性を
呈する半導体基板と、この半導体基板上に形成され前記
半導体基板表面に平行な底面と垂直な側壁を有する導電
性電極と、この導電性電極の底面と側壁から成る角近傍
と前記半導体基板表面とを結ぶ線分を横切る様に、前記
半導体基板側から順次配設された第１の絶縁膜から第ｎ
番目の絶縁膜とを備え、前記第１の絶縁膜から第ｎ番目
の絶縁膜はｎが大きくなるに従って誘電率が大きい事を
特徴とする半導体装置を提供するものである。第２の発
明は、導電性を呈する半導体基板と、この半導体基板表
面に形成された第１の絶縁膜と、この第１の絶縁膜に形
成され前記第１の絶縁膜より誘電率が大きい第２の絶縁
膜と、この第２の絶縁膜に積層された導電性電極と、前
記第１の絶縁膜表面に形成されると共に前記第２の絶縁
膜呼び導電静電極の夫々の側壁に隣接して形成され、そ
の誘電率が前記第１の絶縁膜の方よりも大きくかつ前記
第２の絶縁膜の方より小さい第３の絶縁膜とを具備する
事を特徴とする半導体装置を提供するものである。
呈する半導体基板と、この半導体基板上に形成され前記
半導体基板表面に平行な底面と垂直な側壁を有する導電
性電極と、この導電性電極の底面と側壁から成る角近傍
と前記半導体基板表面とを結ぶ線分を横切る様に、前記
半導体基板側から順次配設された第１の絶縁膜から第ｎ
番目の絶縁膜とを備え、前記第１の絶縁膜から第ｎ番目
の絶縁膜はｎが大きくなるに従って誘電率が大きい事を
特徴とする半導体装置を提供するものである。第２の発
明は、導電性を呈する半導体基板と、この半導体基板表
面に形成された第１の絶縁膜と、この第１の絶縁膜に形
成され前記第１の絶縁膜より誘電率が大きい第２の絶縁
膜と、この第２の絶縁膜に積層された導電性電極と、前
記第１の絶縁膜表面に形成されると共に前記第２の絶縁
膜呼び導電静電極の夫々の側壁に隣接して形成され、そ
の誘電率が前記第１の絶縁膜の方よりも大きくかつ前記
第２の絶縁膜の方より小さい第３の絶縁膜とを具備する
事を特徴とする半導体装置を提供するものである。
ここでの導電性電極の底面は基板表面と平行な事が好
ましいが、この平行とは、底面の全体を平均化した際に
完全に平行な状態を中心に15゜傾斜した範囲内をいう。
また、導電性電極の側壁は基板表面と垂直な事が好まし
いが、この垂直とは側壁面全体を平均化した際に完全に
基板表面と垂直な状態を中心に15゜傾斜した範囲内をい
う。
ましいが、この平行とは、底面の全体を平均化した際に
完全に平行な状態を中心に15゜傾斜した範囲内をいう。
また、導電性電極の側壁は基板表面と垂直な事が好まし
いが、この垂直とは側壁面全体を平均化した際に完全に
基板表面と垂直な状態を中心に15゜傾斜した範囲内をい
う。
これ以上傾斜するとMIS型電極としてはその働きが不
適当となるからである。
適当となるからである。
さらに、ここでの角近傍は電極上の電気力線の始点或
いは終点が大きく描かれるところを示すものである。従
って角近傍と半導体基板表面とを結ぶ線分はリーク電流
の通り道となる率が高いことを示す。
いは終点が大きく描かれるところを示すものである。従
って角近傍と半導体基板表面とを結ぶ線分はリーク電流
の通り道となる率が高いことを示す。
またさらにここでのｎは大きい方が角近傍と半導体基
板間の電界を平行平板の様に低くかつ平均的な値にする
面からは良いが、作りやすさを考慮すると３である方が
好ましい。
板間の電界を平行平板の様に低くかつ平均的な値にする
面からは良いが、作りやすさを考慮すると３である方が
好ましい。
（作用） 本発明によれば、導電性電極と半導体基板の間に誘電
率の異なる複数の絶縁膜を介在しており、しかもその誘
電率はこの電極側に近づくに従って高くなる様に選んで
いる。これにより、この電極と基板間の電界は電速密度
一定で与えられる物理法則を踏まえると、誘電率一定の
絶縁膜を用いた場合と比べ、電極に接した誘電率の高い
絶縁膜の内部電界は低く抑えられるものである。従って
導電性電極角部での電界集中を緩和できる。また誘電率
の異なる複数の絶縁膜は、導電性電極と基板間で重ねて
形成されるため、絶縁膜のつなぎ目である界面が導電性
電極と基板間に縦に走る事がなく、これに沿って生じる
リーク電極の問題はなくなり、この面からも耐圧をより
向上できるのである。
率の異なる複数の絶縁膜を介在しており、しかもその誘
電率はこの電極側に近づくに従って高くなる様に選んで
いる。これにより、この電極と基板間の電界は電速密度
一定で与えられる物理法則を踏まえると、誘電率一定の
絶縁膜を用いた場合と比べ、電極に接した誘電率の高い
絶縁膜の内部電界は低く抑えられるものである。従って
導電性電極角部での電界集中を緩和できる。また誘電率
の異なる複数の絶縁膜は、導電性電極と基板間で重ねて
形成されるため、絶縁膜のつなぎ目である界面が導電性
電極と基板間に縦に走る事がなく、これに沿って生じる
リーク電極の問題はなくなり、この面からも耐圧をより
向上できるのである。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図（ａ）は、本発明の第１の実施例に係わる半導
体装置の断面図、第２図は第１図（ａ）の半導体装置の
製造工程を示す断面図である。
体装置の断面図、第２図は第１図（ａ）の半導体装置の
製造工程を示す断面図である。
まず、第２図の製造工程の断面図について説明する。
例えばｐ型半導体基板１表面に第１のゲート絶縁膜とし
て10nm厚の熱酸化膜（図示せず）を形成する。次に、ア
ンモニア雰囲気中でこの熱酸化膜を窒化し、熱酸化膜２
と第２のゲート絶縁膜としてシリコン窒化膜31を形成す
る第２図（ａ））。
例えばｐ型半導体基板１表面に第１のゲート絶縁膜とし
て10nm厚の熱酸化膜（図示せず）を形成する。次に、ア
ンモニア雰囲気中でこの熱酸化膜を窒化し、熱酸化膜２
と第２のゲート絶縁膜としてシリコン窒化膜31を形成す
る第２図（ａ））。
次に、多結晶シリコン膜を推積し、周知のパターニン
グ技術でゲート電極４を形成する。さらに、LPCVD法に
よりシリコンン窒化膜51を推積する（第２図（ｂ））。
グ技術でゲート電極４を形成する。さらに、LPCVD法に
よりシリコンン窒化膜51を推積する（第２図（ｂ））。
次に、周知のRIE技術でエッチングを行い、前記ゲー
ト電極４の側部にシリコン窒化膜52を残置させる。この
後、周知のイオン注入技術でn+型のゲート電極４をマス
クにして自己整合的にn+型のソース領域62およびドレイ
ン領域72を夫々形成する（第２図（ｃ））。
ト電極４の側部にシリコン窒化膜52を残置させる。この
後、周知のイオン注入技術でn+型のゲート電極４をマス
クにして自己整合的にn+型のソース領域62およびドレイ
ン領域72を夫々形成する（第２図（ｃ））。
この後の工程は示していないが、全面に例えばCVD−S
iO2の層間絶縁膜を形成し、このソース・ドレイン領域6
2,72上にコンタクトホールを開孔してソース・ドレイン
電極を内部に形成する。さらにこれらの電極に接続する
配線をその層間絶縁膜上に所望に応じて形成する。
iO2の層間絶縁膜を形成し、このソース・ドレイン領域6
2,72上にコンタクトホールを開孔してソース・ドレイン
電極を内部に形成する。さらにこれらの電極に接続する
配線をその層間絶縁膜上に所望に応じて形成する。
以上のような工程を経ることによって、本発明による
半導体装置の一実施例として第１図（ａ）に示す様なｎ
チャネルMOSFETを形成できる。この図のMOSFETは第２図
（ｂ）で述べたゲート電極４形成後にこれをマスクとし
てLDD層61,71、形成用イオン注入を追加して形成したLD
D構造のものである。第１図（ａ）において、ゲート電
極４の近傍はシリコン酸化膜２（誘電率ε＝3.9）より
も誘電率の高いシリコン窒化膜32,52（誘電率ε＝7.5）
で囲まれる。第１図（ａ）に示したMOUFETのＡ−Ａ′断
面に沿った電界強度を第１図（ｂ）に示す。この図から
明らかな如く、ゲート絶縁膜をすべてシリコン酸化膜で
形成された従来の場合に比べて、1/1.4に電力を低減す
ることができた。
半導体装置の一実施例として第１図（ａ）に示す様なｎ
チャネルMOSFETを形成できる。この図のMOSFETは第２図
（ｂ）で述べたゲート電極４形成後にこれをマスクとし
てLDD層61,71、形成用イオン注入を追加して形成したLD
D構造のものである。第１図（ａ）において、ゲート電
極４の近傍はシリコン酸化膜２（誘電率ε＝3.9）より
も誘電率の高いシリコン窒化膜32,52（誘電率ε＝7.5）
で囲まれる。第１図（ａ）に示したMOUFETのＡ−Ａ′断
面に沿った電界強度を第１図（ｂ）に示す。この図から
明らかな如く、ゲート絶縁膜をすべてシリコン酸化膜で
形成された従来の場合に比べて、1/1.4に電力を低減す
ることができた。
この様になる事は以下の様に説明される。
即ち、本実施例では、ゲート絶縁膜は誘電率の異なる
媒質で形成され、半導体基板１近傍のゲート絶縁膜の誘
電率よりもゲート電極４近傍のゲート絶縁膜の誘電率を
高くしている。電束密度ＤはＤ＝εＥ（ここで、εは誘
電率、Ｅは電界の大きさ）で与えられ、異なる媒質の界
面に垂直な方向で電束密度Ｄが連続になる。従って、ゲ
ート電極近傍の誘電率εを高くすれば電界Ｅを低くする
ことが可能になる。
媒質で形成され、半導体基板１近傍のゲート絶縁膜の誘
電率よりもゲート電極４近傍のゲート絶縁膜の誘電率を
高くしている。電束密度ＤはＤ＝εＥ（ここで、εは誘
電率、Ｅは電界の大きさ）で与えられ、異なる媒質の界
面に垂直な方向で電束密度Ｄが連続になる。従って、ゲ
ート電極近傍の誘電率εを高くすれば電界Ｅを低くする
ことが可能になる。
また、他の効果として電界集中によるゲート絶縁膜の
耐圧の低下を防止する方法として、ゲート電極形成後に
酸化しエッジ部直下の酸化膜を厚く成長させて耐圧を向
上することが従来から行われている。
耐圧の低下を防止する方法として、ゲート電極形成後に
酸化しエッジ部直下の酸化膜を厚く成長させて耐圧を向
上することが従来から行われている。
しかしながら、チャネル長を微細化したMOSFETではこ
の酸化膜成長工程によりエッジ部直下の酸化膜のみなら
ずゲート電極の中央部の酸化膜の膜厚までも厚くなって
しまう。このため、ゲート電極によるチャネルの制御性
が著しく損なわれるという問題があったが、本実施例で
はこの様な工程を経ることがないので、ゲート電極の膜
厚の制御性が極めて良い。しかもFETがLDD構造である場
合には特に、ゲート電極４のエッジからでも低濃度ｎ型
層のソース・ドレイン領域61,71に十分な電界をかけて
ここにキャリアを多く発生させることができ、n+型ソー
ス・ドレイン領域62,72間の抵抗を下げてFETの相互コン
ダクタンスを向上できる。
の酸化膜成長工程によりエッジ部直下の酸化膜のみなら
ずゲート電極の中央部の酸化膜の膜厚までも厚くなって
しまう。このため、ゲート電極によるチャネルの制御性
が著しく損なわれるという問題があったが、本実施例で
はこの様な工程を経ることがないので、ゲート電極の膜
厚の制御性が極めて良い。しかもFETがLDD構造である場
合には特に、ゲート電極４のエッジからでも低濃度ｎ型
層のソース・ドレイン領域61,71に十分な電界をかけて
ここにキャリアを多く発生させることができ、n+型ソー
ス・ドレイン領域62,72間の抵抗を下げてFETの相互コン
ダクタンスを向上できる。
さらに別の効果として、酸化シリコン膜２と窒化シリ
コン膜32はゲート電極４の底面全面に夫々単一膜にて形
成されており、この電極の下に膜の切れ目がない。従っ
て、この切れ目に沿って電極と基板間でリーク電流が発
生する心配がなくなり、極めて信頼性良く耐圧を向上す
ることができる。
コン膜32はゲート電極４の底面全面に夫々単一膜にて形
成されており、この電極の下に膜の切れ目がない。従っ
て、この切れ目に沿って電極と基板間でリーク電流が発
生する心配がなくなり、極めて信頼性良く耐圧を向上す
ることができる。
この実施例では、第２図（ｂ）で示した工程で、ゲー
ト電極４を加工形成した後シリコン窒化膜31をエッチン
グせずにシリコン窒化膜51を推積したが、ゲート電極４
を形成した後この電極から露出したシリコン窒化膜31を
エッチングで除去しておき、この後続けてシリコン窒化
膜51を推積しても良い。
ト電極４を加工形成した後シリコン窒化膜31をエッチン
グせずにシリコン窒化膜51を推積したが、ゲート電極４
を形成した後この電極から露出したシリコン窒化膜31を
エッチングで除去しておき、この後続けてシリコン窒化
膜51を推積しても良い。
次に本発明の第２の実施例を説明する。
第３図（ａ）は、この実施例に終わる半導体装置の断
面図、第４図は第３図（ａ）に示す半導体装置の製造工
程順の断面図である。
面図、第４図は第３図（ａ）に示す半導体装置の製造工
程順の断面図である。
まず、第４図の製造工程順の断面図について説明す
る。以下の説明では、その実施例と同一部分は同一番号
を付しその設定は省略した。たとえばｐ型Si半導体基板
１の表面に第１のゲート絶縁膜として10nm厚のSi熱酸化
膜２を形成する。次に第２のゲート絶縁膜としてたとえ
ばタンタル酸化膜33をCVD法を用いて熱酸化膜２の上に
形成する。次に多結晶Si膜を推積し、周知のパターンニ
ング技術により、レジストパターン40上からエッチング
してゲート電極４を形成する。続いてゲート電極４に合
わせて自己整合で第２のゲート絶縁膜を周知のRIE技術
でエッチングしたあと、たとえばリンを１×1010/cm2、
加速エネルギー20keVでイオン注入して低濃度ｎ領域6
31,371を形成し、パターンニングに用いたレジスト40を
剥離する（第４図（ａ））。
る。以下の説明では、その実施例と同一部分は同一番号
を付しその設定は省略した。たとえばｐ型Si半導体基板
１の表面に第１のゲート絶縁膜として10nm厚のSi熱酸化
膜２を形成する。次に第２のゲート絶縁膜としてたとえ
ばタンタル酸化膜33をCVD法を用いて熱酸化膜２の上に
形成する。次に多結晶Si膜を推積し、周知のパターンニ
ング技術により、レジストパターン40上からエッチング
してゲート電極４を形成する。続いてゲート電極４に合
わせて自己整合で第２のゲート絶縁膜を周知のRIE技術
でエッチングしたあと、たとえばリンを１×1010/cm2、
加速エネルギー20keVでイオン注入して低濃度ｎ領域6
31,371を形成し、パターンニングに用いたレジスト40を
剥離する（第４図（ａ））。
次にLPCVD法を用いてSi窒化膜41を推積する。この低
濃度ｎ領域361,371は後述するn+型のソース・ドレイン
領域よりも低濃度ではあるが、ソース・ドレイン領域と
して単体でも機能するものである。
濃度ｎ領域361,371は後述するn+型のソース・ドレイン
領域よりも低濃度ではあるが、ソース・ドレイン領域と
して単体でも機能するものである。
これは第１及び第３の実施例で述べる同様構造FET（L
DDFET）についても同じことがいえる（第４図
（ｂ））。
DDFET）についても同じことがいえる（第４図
（ｂ））。
続いて、周知のRIE技術によって非等方性エッチング
をおこない、前記ゲート電極４と第２のゲート絶縁層33
の側壁部にSi窒化膜35を残置させる。この後、周知のイ
オン注入技術によりゲート電極４と側壁絶縁膜35をマス
クにして自己整合的にn+型のソース領域362およびドレ
イン領域372をSi基板内に形成する（第４図（ｃ））。
をおこない、前記ゲート電極４と第２のゲート絶縁層33
の側壁部にSi窒化膜35を残置させる。この後、周知のイ
オン注入技術によりゲート電極４と側壁絶縁膜35をマス
クにして自己整合的にn+型のソース領域362およびドレ
イン領域372をSi基板内に形成する（第４図（ｃ））。
以上のような工程により、本発明による半導体装置の
一実施例として第３図に示すnch−MISFETを形成でき
る。この実施例では、第１の実施例と同様の効果を奏す
る事に加え、以下の事がいえる。
一実施例として第３図に示すnch−MISFETを形成でき
る。この実施例では、第１の実施例と同様の効果を奏す
る事に加え、以下の事がいえる。
第３図において、ゲート電極４の端のまわりは、第１
のゲート絶縁膜２であるSi酸化膜（誘電率ε１＝3.9）
よりも誘電率の高い第２のゲート絶縁膜33であるタンタ
ルオキサイド（誘電率ε３＞20）の側壁絶縁膜35である
Si窒化膜（誘電率ε２＝7.5）に囲まれる。この結果、
従来のゲート酸化膜並びに側壁絶縁膜をすべてSi酸化膜
で形成した場合より、ゲート電極端の電界を低減し、か
つ、低濃度ｎ領域のゲート制御性を向上させることがで
きる。
のゲート絶縁膜２であるSi酸化膜（誘電率ε１＝3.9）
よりも誘電率の高い第２のゲート絶縁膜33であるタンタ
ルオキサイド（誘電率ε３＞20）の側壁絶縁膜35である
Si窒化膜（誘電率ε２＝7.5）に囲まれる。この結果、
従来のゲート酸化膜並びに側壁絶縁膜をすべてSi酸化膜
で形成した場合より、ゲート電極端の電界を低減し、か
つ、低濃度ｎ領域のゲート制御性を向上させることがで
きる。
この効果を第３図（ｂ）を用いて説明する。第３図
（ｂ）は、第３図（ａ）に示したMISFETのＢ−Ｂ′断面
に沿った電界強度を試算したものである。この図から明
らかな如くゲート絶縁膜をすべてのシリコン酸化膜で形
成された従来の場合に比べて1/2に電界の低減すること
ができた。
（ｂ）は、第３図（ａ）に示したMISFETのＢ−Ｂ′断面
に沿った電界強度を試算したものである。この図から明
らかな如くゲート絶縁膜をすべてのシリコン酸化膜で形
成された従来の場合に比べて1/2に電界の低減すること
ができた。
さらに、第３の実施例に係るMISFETの断面図を第５図
に示した。この実施例が第２の実施例と異なる点は、シ
リコン窒化膜をより薄くした事と、シリコン酸化膜２と
タンタル酸化膜35の間にもシリコン酸化膜を介在した事
にある。10はSiO2の層間絶縁膜である。
に示した。この実施例が第２の実施例と異なる点は、シ
リコン窒化膜をより薄くした事と、シリコン酸化膜２と
タンタル酸化膜35の間にもシリコン酸化膜を介在した事
にある。10はSiO2の層間絶縁膜である。
この様な構成にする事により、第１の実施例と同様の
効果を奏する。
効果を奏する。
ここでの層間絶縁層10をSiO2から第３のゲート絶縁膜
50と同一材料のシリコン窒化膜に代えても、第１の実施
例と同様の効果を生じる。
50と同一材料のシリコン窒化膜に代えても、第１の実施
例と同様の効果を生じる。
本発明についてさらに詳細な検討したところ、上述し
た実施例について以下の様にしても良い事が判った。
た実施例について以下の様にしても良い事が判った。
十分なゲート長がある場合は、ゲート電極形成後、
酸化性雰囲気中でアニールすることにより、ゲート電極
下部のエッジ部直下の酸化膜を成長させ、ゲート耐圧さ
せる方法を併用してもよい。
酸化性雰囲気中でアニールすることにより、ゲート電極
下部のエッジ部直下の酸化膜を成長させ、ゲート耐圧さ
せる方法を併用してもよい。
本発明はMISFETに限るものではなく他のMIS型電極
を有する半導体装置例えばMOS型キャパシタ、MOS型ダイ
オード、MOS型パワートランジスタ等に適用することが
できる。
を有する半導体装置例えばMOS型キャパシタ、MOS型ダイ
オード、MOS型パワートランジスタ等に適用することが
できる。
半導体基板はSiに限るものではなく、Si以外の半導
体例えばIV族半導体のGe、ダイヤモンド（ｃ）の他、化
合物半導体例えばGaAs,InP等でも良い。さらに、絶縁性
単結晶基板や絶縁膜上に形成した半導体層を利用するSO
I,SOS基板等でも良い。
体例えばIV族半導体のGe、ダイヤモンド（ｃ）の他、化
合物半導体例えばGaAs,InP等でも良い。さらに、絶縁性
単結晶基板や絶縁膜上に形成した半導体層を利用するSO
I,SOS基板等でも良い。
絶縁層の材料として、上記実施例の他に酸化物例え
ばTa2O5（ε＝11.6）やAl2O3（ε＝9.3）等、さらには
窒化物例えばAlN等を組み合わせて用いることが可能で
ある。
ばTa2O5（ε＝11.6）やAl2O3（ε＝9.3）等、さらには
窒化物例えばAlN等を組み合わせて用いることが可能で
ある。
導電性電極はAlに限るものではなく、単結晶Al、Al
系合金例えばAl−Si,Al−Si−Cu、高融点金属及びこれ
らのシリサイド例えばMo,W,N,Co,Ti,硅化モリブデン、
硅化タンダステン等でも良い。また、この他の配線材料
例えばCu或いはCuを主とする合金でも良い。さらに、金
属だけでなく、ｎ型やｐ型のポリシリコンでも良い。
系合金例えばAl−Si,Al−Si−Cu、高融点金属及びこれ
らのシリサイド例えばMo,W,N,Co,Ti,硅化モリブデン、
硅化タンダステン等でも良い。また、この他の配線材料
例えばCu或いはCuを主とする合金でも良い。さらに、金
属だけでなく、ｎ型やｐ型のポリシリコンでも良い。
この実施例で説明したnch−MISFET、不純物を変え
るだけで全く同様の方法によりpch−MISFETについても
同様の構造を実現できるのでここでは詳細は省略する。
るだけで全く同様の方法によりpch−MISFETについても
同様の構造を実現できるのでここでは詳細は省略する。
上記構成により、極めて耐圧性に優れた半導体装置を
容易に形成できる。
容易に形成できる。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第１の実施例を説明する図、第３図は本発明の第２
の実施例を示す図、第４図は本発明の第２の実施例を説
明する図、第５図は本発明の第３の実施例を示す断面
図、第６図は従来例を示す断面図である。 １……シリコン基板、２……酸化シリコン膜 3,5,33,50……窒化シリコン膜 ４……ゲート電極、6,36……ソース領域 7,37……ドレイン領域、10……層間絶縁膜 35……酸化タンタル膜、40……レジストパターン
明の第１の実施例を説明する図、第３図は本発明の第２
の実施例を示す図、第４図は本発明の第２の実施例を説
明する図、第５図は本発明の第３の実施例を示す断面
図、第６図は従来例を示す断面図である。 １……シリコン基板、２……酸化シリコン膜 3,5,33,50……窒化シリコン膜 ４……ゲート電極、6,36……ソース領域 7,37……ドレイン領域、10……層間絶縁膜 35……酸化タンタル膜、40……レジストパターン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 301
Claims (2)
- 【請求項１】導電性を呈する半導体基板と、この半導体
基板表面に形成された第１の絶縁膜と、この第１の絶縁
膜上に形成され前記半導体基板表面に平行な底面と垂直
な側壁を有する導電性電極と、この導電性電極と前記第
１の絶縁膜との間に介在すると共に、前記導電性電極の
側壁にまで延在して形成された前記第１の絶縁膜よりも
誘導率が高い第２の絶縁膜とを具備することを特徴とす
る半導体装置。 - 【請求項２】導電性を呈する半導体基板と、この半導体
基板表面に形成された第１の絶縁膜と、この第１の絶縁
膜上に形成された前記第１の絶縁膜より誘電率が大きい
第２の絶縁膜と、この第２の絶縁膜上に積層された導電
性電極と、前記第１の絶縁膜表面に形成されると共に前
記第２の絶縁膜及び前記導電性電極の夫々の側壁に隣接
して形成され、その誘電率が前記第１の絶縁膜よりも大
きくかつ前記第２の絶縁膜より小さい第３の絶縁膜とを
具備することを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696290A JP2963750B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
| US07/726,764 US5254867A (en) | 1990-07-09 | 1991-07-08 | Semiconductor devices having an improved gate |
| KR1019910011534A KR940009352B1 (ko) | 1990-07-09 | 1991-07-08 | 반도체 소자 |
| DE4122712A DE4122712C2 (de) | 1990-07-09 | 1991-07-09 | Halbleitervorrichtung mit einer Elektrode vom MIS-Typ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25696290A JP2963750B2 (ja) | 1990-09-28 | 1990-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04137562A JPH04137562A (ja) | 1992-05-12 |
| JP2963750B2 true JP2963750B2 (ja) | 1999-10-18 |
Family
ID=17299792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25696290A Expired - Lifetime JP2963750B2 (ja) | 1990-07-09 | 1990-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963750B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265749B1 (en) * | 1997-10-14 | 2001-07-24 | Advanced Micro Devices, Inc. | Metal silicide transistor gate spaced from a semiconductor substrate by a ceramic gate dielectric having a high dielectric constant |
| US6727148B1 (en) * | 1998-06-30 | 2004-04-27 | Lam Research Corporation | ULSI MOS with high dielectric constant gate insulator |
| JP2006005132A (ja) * | 2004-06-17 | 2006-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法および半導体装置 |
| JP2006093216A (ja) | 2004-09-21 | 2006-04-06 | Toshiba Corp | 半導体装置 |
| JP2006237512A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体装置 |
-
1990
- 1990-09-28 JP JP25696290A patent/JP2963750B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04137562A (ja) | 1992-05-12 |
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