JP3400547B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JP3400547B2 JP3400547B2 JP14340294A JP14340294A JP3400547B2 JP 3400547 B2 JP3400547 B2 JP 3400547B2 JP 14340294 A JP14340294 A JP 14340294A JP 14340294 A JP14340294 A JP 14340294A JP 3400547 B2 JP3400547 B2 JP 3400547B2
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Description
【０００１】
【産業上の利用分野】この発明は、縦形ＭＩＳＦＥＴ構
造を有する半導体装置および半導体装置の製造方法に関
するものである。
造を有する半導体装置および半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】図１９は従来の例えば２つのＭＯＳＦＥ
Ｔから成るＮＯＲ回路の一部の構成を示す平面図および
断面図である。図において、１は半導体基板、２は半導
体基板１上に形成された素子間分離用の酸化膜、３、
４、５は半導体基板１の酸化膜２にて囲まれた領域の所
望の位置に形成された不純物拡散層から成るソース、ド
レイン、ソース領域、６、７はこれらソース、ドレイ
ン、ソース領域３、４、５の間の半導体基板１上にそれ
ぞれゲート絶縁膜８を介して形成された第１および第２
のゲート電極である。
Ｔから成るＮＯＲ回路の一部の構成を示す平面図および
断面図である。図において、１は半導体基板、２は半導
体基板１上に形成された素子間分離用の酸化膜、３、
４、５は半導体基板１の酸化膜２にて囲まれた領域の所
望の位置に形成された不純物拡散層から成るソース、ド
レイン、ソース領域、６、７はこれらソース、ドレイ
ン、ソース領域３、４、５の間の半導体基板１上にそれ
ぞれゲート絶縁膜８を介して形成された第１および第２
のゲート電極である。
【０００３】９は両ゲート電極６、７に形成されたサイ
ドウォール、１０は両ゲート電極６、７上に形成された
層間絶縁膜、１１、１２はこの層間絶縁膜１０の各ソー
ス領域３、５に至る位置まで形成された第１および第２
のコンタクトホール、１３、１４は各コンタクトホール
１１、１２内にそれぞれ埋め込まれた第１および第２の
ソース電極、１５はソース、ドレイン領域３、４、第１
のゲート電極６、ゲート絶縁膜８および第１のソース電
極１３から成る第１のＭＯＳＦＥＴ、１６はソース、ド
レイン領域５、４、第２のゲート電極７、ゲート絶縁膜
８および第２のソース電極１４から成る第２のＭＯＳＦ
ＥＴである。
ドウォール、１０は両ゲート電極６、７上に形成された
層間絶縁膜、１１、１２はこの層間絶縁膜１０の各ソー
ス領域３、５に至る位置まで形成された第１および第２
のコンタクトホール、１３、１４は各コンタクトホール
１１、１２内にそれぞれ埋め込まれた第１および第２の
ソース電極、１５はソース、ドレイン領域３、４、第１
のゲート電極６、ゲート絶縁膜８および第１のソース電
極１３から成る第１のＭＯＳＦＥＴ、１６はソース、ド
レイン領域５、４、第２のゲート電極７、ゲート絶縁膜
８および第２のソース電極１４から成る第２のＭＯＳＦ
ＥＴである。
【０００４】次いで、以上のように構成された従来の半
導体装置の製造工程について図１９ないし図２３にもと
づいて説明する。まず、半導体基板１上に例えばＬＯＣ
ＯＳ法又はＣＶＤ法およびパターニングにて酸化膜２を
形成する（図２０（ａ），（ｂ））。次に、例えば熱酸
化法により１０〜２０ｎｍの厚みの絶縁膜を形成し、こ
の上面に例えばＬＰＣＶＤ法によりｐｏｌｙ Ｓｉ膜を
形成し、これらを写真製版およびエッチングにてパター
ニングを行いゲート絶縁膜８および第１および第２のゲ
ート電極６、７を形成する（図２１（ａ），（ｂ））。
導体装置の製造工程について図１９ないし図２３にもと
づいて説明する。まず、半導体基板１上に例えばＬＯＣ
ＯＳ法又はＣＶＤ法およびパターニングにて酸化膜２を
形成する（図２０（ａ），（ｂ））。次に、例えば熱酸
化法により１０〜２０ｎｍの厚みの絶縁膜を形成し、こ
の上面に例えばＬＰＣＶＤ法によりｐｏｌｙ Ｓｉ膜を
形成し、これらを写真製版およびエッチングにてパター
ニングを行いゲート絶縁膜８および第１および第２のゲ
ート電極６、７を形成する（図２１（ａ），（ｂ））。
【０００５】次に、例えばＡｓイオンを１０19〜１０20
ｃｍ-3半導体基板１にイオン注入しソース、ドレイン、
ソース領域３、４、５をそれぞれ形成し、例えばＣＶＤ
法にてＳｉＯ2膜を堆積させ、異方性ドライエッチング
によりサイドウォール９を形成する（図２２（ａ），
（ｂ））。次に、例えばＣＶＤ法によりＳｉＯ2膜を１
μｍ堆積させ層間絶縁膜１０を形成し、この層間絶縁膜
１０の各ソース領域３、５に至る位置まで第１および第
２のコンタクトホール１１、１２をそれぞれ形成する
（図２３（ａ），（ｂ））。次に、例えばＡｌＳｉＣｕ
を０．５μｍ堆積させ導電性膜を形成し、パターニング
を行い第１および第２のソース電極１３、１４を形成す
る（図１９（ａ），（ｂ））。
ｃｍ-3半導体基板１にイオン注入しソース、ドレイン、
ソース領域３、４、５をそれぞれ形成し、例えばＣＶＤ
法にてＳｉＯ2膜を堆積させ、異方性ドライエッチング
によりサイドウォール９を形成する（図２２（ａ），
（ｂ））。次に、例えばＣＶＤ法によりＳｉＯ2膜を１
μｍ堆積させ層間絶縁膜１０を形成し、この層間絶縁膜
１０の各ソース領域３、５に至る位置まで第１および第
２のコンタクトホール１１、１２をそれぞれ形成する
（図２３（ａ），（ｂ））。次に、例えばＡｌＳｉＣｕ
を０．５μｍ堆積させ導電性膜を形成し、パターニング
を行い第１および第２のソース電極１３、１４を形成す
る（図１９（ａ），（ｂ））。
【０００６】以上のようにして、第１および第２のＭＯ
ＳＦＥＴ１５、１６はそれぞれ形成される。そして、こ
の回路の動作は、両ＭＯＳＦＥＴ１５、１６がＯＮされ
ると、第１のソース電極１３と第２のソース電極１４と
が電気的に接続されるというＡＮＤの関係にある。
ＳＦＥＴ１５、１６はそれぞれ形成される。そして、こ
の回路の動作は、両ＭＯＳＦＥＴ１５、１６がＯＮされ
ると、第１のソース電極１３と第２のソース電極１４と
が電気的に接続されるというＡＮＤの関係にある。
【０００７】
【発明が解決しようとする課題】従来の半導体装置は一
般的に高集積化が要求され、サブミクロン、ハーフミク
ロンとスケールダウンがなされ微細化がすすむなか、従
来の半導体装置は以上のように構成され特に、横方向に
配置された各ソース、ドレイン、ソース領域３、４、５
を単純にディメンションを減少するだけでは寸法を正確
に規制するのはむずかしいため、高集積化が困難である
という問題点があった。
般的に高集積化が要求され、サブミクロン、ハーフミク
ロンとスケールダウンがなされ微細化がすすむなか、従
来の半導体装置は以上のように構成され特に、横方向に
配置された各ソース、ドレイン、ソース領域３、４、５
を単純にディメンションを減少するだけでは寸法を正確
に規制するのはむずかしいため、高集積化が困難である
という問題点があった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、高集積化に適した半導体装置お
よび半導体装置の製造方法を提供することを目的とす
る。
ためになされたもので、高集積化に適した半導体装置お
よび半導体装置の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、半導体基板上に相互間に絶縁膜を介在
させて積層させた複数のゲート電極と、各ゲート電極を
貫通する第１導電型の第１の半導体層と、第１の半導体
層と各ゲート電極との間に形成されたゲート絶縁膜と、
第１の半導体層の上部および下部に形成された第２導電
型の第２および第３の半導体層とを備えたものである。
の半導体装置は、半導体基板上に相互間に絶縁膜を介在
させて積層させた複数のゲート電極と、各ゲート電極を
貫通する第１導電型の第１の半導体層と、第１の半導体
層と各ゲート電極との間に形成されたゲート絶縁膜と、
第１の半導体層の上部および下部に形成された第２導電
型の第２および第３の半導体層とを備えたものである。
【００１０】又、この発明に係る請求項２の半導体装置
は、半導体基板上に形成された第１の絶縁膜と、第１の
絶縁膜上に形成された第１のゲート電極と、第１のゲー
ト電極上に形成された第２の絶縁膜と、第２の絶縁膜上
に第１のゲート電極と重なり合う領域を有するように形
成された第２のゲート電極と、両ゲート電極を貫通する
第１導電型の第１の半導体層と、第１の半導体層と両ゲ
ート電極との間に形成されたゲート絶縁膜と、第１の半
導体層の上部および下部に形成された第２導電型の第２
および第３の半導体層とを備えたものである。
は、半導体基板上に形成された第１の絶縁膜と、第１の
絶縁膜上に形成された第１のゲート電極と、第１のゲー
ト電極上に形成された第２の絶縁膜と、第２の絶縁膜上
に第１のゲート電極と重なり合う領域を有するように形
成された第２のゲート電極と、両ゲート電極を貫通する
第１導電型の第１の半導体層と、第１の半導体層と両ゲ
ート電極との間に形成されたゲート絶縁膜と、第１の半
導体層の上部および下部に形成された第２導電型の第２
および第３の半導体層とを備えたものである。
【００１１】又、この発明に係る請求項３の半導体装置
は、請求項２において、第１および第２のゲート電極の
うち少なくとも一方が第１の半導体層を介して分断され
２つのゲート電極を形成しているものである。
は、請求項２において、第１および第２のゲート電極の
うち少なくとも一方が第１の半導体層を介して分断され
２つのゲート電極を形成しているものである。
【００１２】又、この発明に係る請求項４の半導体装置
は、半導体基板上に形成された第１の絶縁膜と、第１の
絶縁膜上に形成された第１のゲート電極と、第１のゲー
ト電極上に形成された第２の絶縁膜と、第２の絶縁膜上
に第１のゲート電極と重なり合う領域を有するように形
成された第２のゲート電極と、第１および第２ゲート電
極を貫通する第１導電型の第１の半導体層と、第１の半
導体層と第１および第２のゲート電極との間に形成され
た第１のゲート絶縁膜と、第１の半導体層の上部および
下部に形成された第２導電型の第２および第３の半導体
層とから成る第１の半導体層をチャネル層、第２および
第３の半導体層をソース／ドレイン層とする第１のＭＩ
Ｓ型トランジスタと、半導体基板上に形成された第３の
絶縁膜と、第３の絶縁膜上に形成された第３および第４
のゲート電極と、第３および第４のゲート電極上に形成
された第４の絶縁膜と、第３および第４のゲート電極に
挟まれた第２導電型の第４の半導体層と、第４の半導体
層と第３および第４ゲート電極との間に形成された第２
のゲート絶縁膜と、第４の半導体層の上部および下部に
形成された第１導電型の第５および第６の半導体層とか
ら成る第４の半導体層をチャネル層と、第５および第６
の半導体層をソース／ドレイン層とする第２のＭＩＳ型
トランジスタとを備え、第３および第４のゲート電極の
いずれか一方が第１のゲート電極と電気的に接続されて
おり、もう一方が第２のゲート電極と電気的に接続され
ているものである。
は、半導体基板上に形成された第１の絶縁膜と、第１の
絶縁膜上に形成された第１のゲート電極と、第１のゲー
ト電極上に形成された第２の絶縁膜と、第２の絶縁膜上
に第１のゲート電極と重なり合う領域を有するように形
成された第２のゲート電極と、第１および第２ゲート電
極を貫通する第１導電型の第１の半導体層と、第１の半
導体層と第１および第２のゲート電極との間に形成され
た第１のゲート絶縁膜と、第１の半導体層の上部および
下部に形成された第２導電型の第２および第３の半導体
層とから成る第１の半導体層をチャネル層、第２および
第３の半導体層をソース／ドレイン層とする第１のＭＩ
Ｓ型トランジスタと、半導体基板上に形成された第３の
絶縁膜と、第３の絶縁膜上に形成された第３および第４
のゲート電極と、第３および第４のゲート電極上に形成
された第４の絶縁膜と、第３および第４のゲート電極に
挟まれた第２導電型の第４の半導体層と、第４の半導体
層と第３および第４ゲート電極との間に形成された第２
のゲート絶縁膜と、第４の半導体層の上部および下部に
形成された第１導電型の第５および第６の半導体層とか
ら成る第４の半導体層をチャネル層と、第５および第６
の半導体層をソース／ドレイン層とする第２のＭＩＳ型
トランジスタとを備え、第３および第４のゲート電極の
いずれか一方が第１のゲート電極と電気的に接続されて
おり、もう一方が第２のゲート電極と電気的に接続され
ているものである。
【００１３】又、この発明に係る請求項５の半導体装置
は、請求項４において、第３および第４のゲート電極が
第１および第２のゲート電極のいずれか一方と同一層に
形成されているものである。
は、請求項４において、第３および第４のゲート電極が
第１および第２のゲート電極のいずれか一方と同一層に
形成されているものである。
【００１４】又、この発明に係る請求項６の半導体装置
は、請求項２または請求項３において、第１の半導体層
がＳｉとＧｅとの化合物である。
は、請求項２または請求項３において、第１の半導体層
がＳｉとＧｅとの化合物である。
【００１５】又、この発明の請求項７の半導体装置は、
請求項４または請求項５において、第１および第４の半
導体層のいずれか一方がＳｉとＧｅとの化合物である。
請求項４または請求項５において、第１および第４の半
導体層のいずれか一方がＳｉとＧｅとの化合物である。
【００１６】又、この発明に係る請求項８の半導体装置
は、請求項２または請求項３または請求項６において、
第２および第３の半導体層のうち少なくとも一方の不純
物の濃度は第１の半導体層と接する側が低く形成されて
いるものである。
は、請求項２または請求項３または請求項６において、
第２および第３の半導体層のうち少なくとも一方の不純
物の濃度は第１の半導体層と接する側が低く形成されて
いるものである。
【００１７】又、この発明に係る請求項９の半導体装置
は、請求項８において、第１の半導体層と第２および第
３の半導体層とのそれぞれの境界が第２および第１のゲ
ート電極にそれぞれかかる位置にて形成されているもの
である。
は、請求項８において、第１の半導体層と第２および第
３の半導体層とのそれぞれの境界が第２および第１のゲ
ート電極にそれぞれかかる位置にて形成されているもの
である。
【００１８】又、この発明に係る請求項１０の半導体装
置は、請求項４または請求項５または請求項７におい
て、第２および第３の半導体層のうち少なくとも一方の
不純物の濃度は第１の半導体層と接する側が低く、第５
および第６の半導体層のうち少なくとも一方の不純物の
濃度は第４の半導体層と接する側が低く形成されている
ものである。
置は、請求項４または請求項５または請求項７におい
て、第２および第３の半導体層のうち少なくとも一方の
不純物の濃度は第１の半導体層と接する側が低く、第５
および第６の半導体層のうち少なくとも一方の不純物の
濃度は第４の半導体層と接する側が低く形成されている
ものである。
【００１９】又、この発明に係る請求項１１の半導体装
置は、請求項１０において、第１の半導体層と第２およ
び第３の半導体層とのそれぞれの境界が第２および第１
のゲート電極にそれぞれかかる位置にて形成され第４の
半導体層と第５および第６の半導体層とのそれぞれの境
界が第３および第４のゲート電極にかかる位置にて形成
されているものである。
置は、請求項１０において、第１の半導体層と第２およ
び第３の半導体層とのそれぞれの境界が第２および第１
のゲート電極にそれぞれかかる位置にて形成され第４の
半導体層と第５および第６の半導体層とのそれぞれの境
界が第３および第４のゲート電極にかかる位置にて形成
されているものである。
【００２０】又、この発明に係る請求項１２の半導体装
置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１のゲート電極を形成し、第１
のゲート電極上に第２の絶縁膜を形成し、第２の絶縁膜
上に第１のゲート電極と重なり合う領域を有するように
第２のゲート電極を形成する、そして、両ゲート電極の
重なり合う領域に両ゲート電極を貫通させて半導体基板
上に至るコンタクトホールを形成し、コンタクトホール
内の両ゲート電極の露出する領域にゲート絶縁膜を形成
し、コンタクトホール内に第２導電型の第３の半導体層
を形成し、コンタクトホール内の第３の半導体層上に第
１導電型の第１の半導体層を両ゲート電極にかかるよう
に形成し、コンタクトホール内の第１の半導体層上に第
２導電型の第２の半導体層を形成するようにしたもので
ある。
置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１のゲート電極を形成し、第１
のゲート電極上に第２の絶縁膜を形成し、第２の絶縁膜
上に第１のゲート電極と重なり合う領域を有するように
第２のゲート電極を形成する、そして、両ゲート電極の
重なり合う領域に両ゲート電極を貫通させて半導体基板
上に至るコンタクトホールを形成し、コンタクトホール
内の両ゲート電極の露出する領域にゲート絶縁膜を形成
し、コンタクトホール内に第２導電型の第３の半導体層
を形成し、コンタクトホール内の第３の半導体層上に第
１導電型の第１の半導体層を両ゲート電極にかかるよう
に形成し、コンタクトホール内の第１の半導体層上に第
２導電型の第２の半導体層を形成するようにしたもので
ある。
【００２１】又、この発明に係る請求項１３の半導体装
置の製造方法は、請求項１２において、第１および第２
のゲート電極の重なり合う領域において第１および第２
のゲート電極の幅を異なるように形成し、コンタクトホ
ールの径を両ゲート電極のうち小さい方の幅より大きく
大きい方の幅より小さく形成するようにしたものであ
る。
置の製造方法は、請求項１２において、第１および第２
のゲート電極の重なり合う領域において第１および第２
のゲート電極の幅を異なるように形成し、コンタクトホ
ールの径を両ゲート電極のうち小さい方の幅より大きく
大きい方の幅より小さく形成するようにしたものであ
る。
【００２２】又、この発明に係る請求項１４の半導体装
置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１の導電性膜を形成し、第１の
導電性膜上に第２の絶縁膜を形成し、第２の絶縁膜に第
１の導電性膜上まで貫く第１のコンタクトホールを形成
し、第２の絶縁膜上に第１の導電性膜と重なり合う領域
を有するとともに第１のコンタクトホールを介して第１
の導電性膜と電気的に接続される第２の導電性膜を形成
する、そして、両導電性膜の重なり合う領域に両導電性
膜を貫通させて半導体基板上に至る第２のコンタクトホ
ールを形成し、第２のコンタクトホール内の両導電性膜
の露出する領域に第１のゲート絶縁膜を形成し、第２の
コンタクトホール内に第２導電型の第３の半導体層を形
成し、第２のコンタクトホール内の第３の半導体層上に
第１導電型の第１の半導体層を両導電性膜にかかるよう
に形成し、第２のコンタクトホール内の第１の半導体層
上に第２導電型の第２の半導体層を形成する、そして、
両導電性膜の重なり合わない領域で両導電性膜のうちい
ずれか一方を分断するように半導体基板上まで貫く第３
のコンタクトホールを形成し、第３のコンタクトホール
内の一方の導電性膜の露出する領域に第２のゲート絶縁
膜を形成し、第３のコンタクトホール内に第１導電型の
第６の半導体層を形成し、第３コンタクトホール内の第
６の半導体層上に第２導電型の第４の半導体層を一方の
導電性膜にかかるように形成し、第３のコンタクトホー
ル内の第４の半導体層上に第１導電型の第５の半導体層
を形成するようにしたものである。
置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１の導電性膜を形成し、第１の
導電性膜上に第２の絶縁膜を形成し、第２の絶縁膜に第
１の導電性膜上まで貫く第１のコンタクトホールを形成
し、第２の絶縁膜上に第１の導電性膜と重なり合う領域
を有するとともに第１のコンタクトホールを介して第１
の導電性膜と電気的に接続される第２の導電性膜を形成
する、そして、両導電性膜の重なり合う領域に両導電性
膜を貫通させて半導体基板上に至る第２のコンタクトホ
ールを形成し、第２のコンタクトホール内の両導電性膜
の露出する領域に第１のゲート絶縁膜を形成し、第２の
コンタクトホール内に第２導電型の第３の半導体層を形
成し、第２のコンタクトホール内の第３の半導体層上に
第１導電型の第１の半導体層を両導電性膜にかかるよう
に形成し、第２のコンタクトホール内の第１の半導体層
上に第２導電型の第２の半導体層を形成する、そして、
両導電性膜の重なり合わない領域で両導電性膜のうちい
ずれか一方を分断するように半導体基板上まで貫く第３
のコンタクトホールを形成し、第３のコンタクトホール
内の一方の導電性膜の露出する領域に第２のゲート絶縁
膜を形成し、第３のコンタクトホール内に第１導電型の
第６の半導体層を形成し、第３コンタクトホール内の第
６の半導体層上に第２導電型の第４の半導体層を一方の
導電性膜にかかるように形成し、第３のコンタクトホー
ル内の第４の半導体層上に第１導電型の第５の半導体層
を形成するようにしたものである。
【００２３】
【作用】この発明の請求項１における半導体装置は、信
号が各ゲート電極に入力され、第２および第３の半導体
層から信号が取り出される。
号が各ゲート電極に入力され、第２および第３の半導体
層から信号が取り出される。
【００２４】又、この発明の請求項２における半導体装
置は、信号が第１および第２のゲート電極に入力され、
第２および第３の半導体層から信号が取り出される。
置は、信号が第１および第２のゲート電極に入力され、
第２および第３の半導体層から信号が取り出される。
【００２５】又、この発明の請求項３における半導体装
置は信号が第１および第２のゲート電極の一方の分断さ
れたゲート電極の一方又は両方および分断されていない
ゲート電極に入力され第２および第３の半導体層から信
号が取り出される。
置は信号が第１および第２のゲート電極の一方の分断さ
れたゲート電極の一方又は両方および分断されていない
ゲート電極に入力され第２および第３の半導体層から信
号が取り出される。
【００２６】又、この発明の請求項４における半導体装
置は信号が第１および第２のゲート電極に入力されかつ
第３および第４のゲート電極の一方又は両方に入力され
第２、第５、第３および第６の半導体層から信号が取り
出される。
置は信号が第１および第２のゲート電極に入力されかつ
第３および第４のゲート電極の一方又は両方に入力され
第２、第５、第３および第６の半導体層から信号が取り
出される。
【００２７】又、この発明の請求項５における半導体装
置は第３および第４のゲート電極を第１および第２のゲ
ート電極のいずれか一方と同一層に形成する。
置は第３および第４のゲート電極を第１および第２のゲ
ート電極のいずれか一方と同一層に形成する。
【００２８】又、この発明の請求項６における半導体装
置のＳｉとＧｅとの化合物から成る第１の半導体層はホ
ールのモビリティを高める。
置のＳｉとＧｅとの化合物から成る第１の半導体層はホ
ールのモビリティを高める。
【００２９】又、この発明の請求項７における半導体装
置のＳｉとＧｅとの化合物から成る第１および第４の半
導体層のいずれか一方は、ホールのモビリティを高め
る。
置のＳｉとＧｅとの化合物から成る第１および第４の半
導体層のいずれか一方は、ホールのモビリティを高め
る。
【００３０】又、この発明の請求項８における半導体装
置の第２および第３の半導体層の不純物の濃度の低い箇
所はホットキャリアを抑制する。
置の第２および第３の半導体層の不純物の濃度の低い箇
所はホットキャリアを抑制する。
【００３１】又、この発明の請求項９における半導体装
置の第１の半導体層と第２および第３の半導体層とのそ
れぞれ境界を第２および第１のゲート電極のそれぞれか
かる位置に設けることにより、寄生抵抗を減少させる。
置の第１の半導体層と第２および第３の半導体層とのそ
れぞれ境界を第２および第１のゲート電極のそれぞれか
かる位置に設けることにより、寄生抵抗を減少させる。
【００３２】又、この発明の請求項１０における半導体
装置の第２、第３、第５、第６の半導体層の不純物の濃
度の低い箇所はホットキャリアを抑制する。
装置の第２、第３、第５、第６の半導体層の不純物の濃
度の低い箇所はホットキャリアを抑制する。
【００３３】又、この発明の請求項１１における半導体
装置の第１の半導体層と第２および第３の半導体層との
それぞれ境界を第２および第１のゲート電極のそれぞれ
かかる位置に設け、第４の半導体層と第５および第６の
半導体層とのそれぞれ境界を第３および第４のゲート電
極のそれぞれかかる位置に設けることにより、寄生抵抗
を減少させる。
装置の第１の半導体層と第２および第３の半導体層との
それぞれ境界を第２および第１のゲート電極のそれぞれ
かかる位置に設け、第４の半導体層と第５および第６の
半導体層とのそれぞれ境界を第３および第４のゲート電
極のそれぞれかかる位置に設けることにより、寄生抵抗
を減少させる。
【００３４】又、この発明の請求項１２における半導体
装置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１のゲート電極を形成し、第１
のゲート電極上に第２の絶縁膜を形成し、第２の絶縁膜
上に第１のゲート電極と重なり合う領域を有するように
第２のゲート電極を形成する、そして、両ゲート電極の
重なり合う領域に両ゲート電極を貫通させて半導体基板
上に至るコンタクトホールを形成し、コンタクトホール
内の両ゲート電極の露出する領域にゲート絶縁膜を形成
し、コンタクトホール内に第２導電型の第３の半導体層
を形成し、コンタクトホール内の第３の半導体層上に第
１導電型の第１の半導体層を両ゲート電極にかかるよう
に形成し、コンタクトホール内の第１の半導体層上に第
２導電型の第２の半導体層を形成するので、信号が第１
および第２のゲート電極に入力され第２および第３の半
導体層から信号が取り出される。
装置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１のゲート電極を形成し、第１
のゲート電極上に第２の絶縁膜を形成し、第２の絶縁膜
上に第１のゲート電極と重なり合う領域を有するように
第２のゲート電極を形成する、そして、両ゲート電極の
重なり合う領域に両ゲート電極を貫通させて半導体基板
上に至るコンタクトホールを形成し、コンタクトホール
内の両ゲート電極の露出する領域にゲート絶縁膜を形成
し、コンタクトホール内に第２導電型の第３の半導体層
を形成し、コンタクトホール内の第３の半導体層上に第
１導電型の第１の半導体層を両ゲート電極にかかるよう
に形成し、コンタクトホール内の第１の半導体層上に第
２導電型の第２の半導体層を形成するので、信号が第１
および第２のゲート電極に入力され第２および第３の半
導体層から信号が取り出される。
【００３５】又、この発明の請求項１３における半導体
装置の製造方法は、第１および第２のゲート電極の重な
り合う領域において第１および第２のゲート電極の幅を
異なるように形成し、コンタクトホールの径を両ゲート
電極のうち小さい方の幅より大きく大きい方の幅より小
さく形成するので、信号が第１および第２のゲート電極
の一方の分断されたゲート電極の一方又は両方および分
断されていないゲート電極に入力され第２および第３の
半導体層から信号が取り出される。
装置の製造方法は、第１および第２のゲート電極の重な
り合う領域において第１および第２のゲート電極の幅を
異なるように形成し、コンタクトホールの径を両ゲート
電極のうち小さい方の幅より大きく大きい方の幅より小
さく形成するので、信号が第１および第２のゲート電極
の一方の分断されたゲート電極の一方又は両方および分
断されていないゲート電極に入力され第２および第３の
半導体層から信号が取り出される。
【００３６】又、この発明の請求項１４における半導体
装置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１の導電性膜を形成し、第１の
導電性膜上に第２の絶縁膜を形成し、第２の絶縁膜に第
１の導電性膜上まで貫く第１のコンタクトホールを形成
し、第２の絶縁膜上に第１の導電性膜と重なり合う領域
を有するとともに第１のコンタクトホールを介して第１
の導電性膜と電気的に接続される第２の導電性膜を形成
する、そして、両導電性膜の重なり合う領域に両導電性
膜を貫通させて半導体基板上に至る第２のコンタクトホ
ールを形成し、第２のコンタクトホール内の両導電性膜
の露出する領域に第１のゲート絶縁膜を形成し、第２の
コンタクトホール内に第２導電型の第３の半導体層を形
成し、第２のコンタクトホール内の第３の半導体層上に
第１導電型の第１の半導体層を両導電性膜にかかるよう
に形成し、第２のコンタクトホール内の第１の半導体層
上に第２導電型の第２の半導体層を形成する、そして、
両導電性膜の重なり合わない領域で両導電性膜のうちい
ずれか一方を分断するように半導体基板上まで貫く第３
のコンタクトホールを形成し、第３のコンタクトホール
内の一方の導電性膜の露出する領域に第２のゲート絶縁
膜を形成し、第３のコンタクトホール内に第１導電型の
第６の半導体層を形成し、第３コンタクトホール内の第
６の半導体層上に第２導電型の第４の半導体層を一方の
導電性膜にかかるように形成し、第３のコンタクトホー
ル内の第４の半導体層上に第１導電型の第５の半導体層
を形成するので、信号が第１および第２のゲート電極に
入力されかつ第３および第４のゲート電極の一方又は両
方に入力され第２、第５、第３および第６の半導体層か
ら信号が取り出される。
装置の製造方法は、半導体基板上に第１の絶縁膜を形成
し、第１の絶縁膜上に第１の導電性膜を形成し、第１の
導電性膜上に第２の絶縁膜を形成し、第２の絶縁膜に第
１の導電性膜上まで貫く第１のコンタクトホールを形成
し、第２の絶縁膜上に第１の導電性膜と重なり合う領域
を有するとともに第１のコンタクトホールを介して第１
の導電性膜と電気的に接続される第２の導電性膜を形成
する、そして、両導電性膜の重なり合う領域に両導電性
膜を貫通させて半導体基板上に至る第２のコンタクトホ
ールを形成し、第２のコンタクトホール内の両導電性膜
の露出する領域に第１のゲート絶縁膜を形成し、第２の
コンタクトホール内に第２導電型の第３の半導体層を形
成し、第２のコンタクトホール内の第３の半導体層上に
第１導電型の第１の半導体層を両導電性膜にかかるよう
に形成し、第２のコンタクトホール内の第１の半導体層
上に第２導電型の第２の半導体層を形成する、そして、
両導電性膜の重なり合わない領域で両導電性膜のうちい
ずれか一方を分断するように半導体基板上まで貫く第３
のコンタクトホールを形成し、第３のコンタクトホール
内の一方の導電性膜の露出する領域に第２のゲート絶縁
膜を形成し、第３のコンタクトホール内に第１導電型の
第６の半導体層を形成し、第３コンタクトホール内の第
６の半導体層上に第２導電型の第４の半導体層を一方の
導電性膜にかかるように形成し、第３のコンタクトホー
ル内の第４の半導体層上に第１導電型の第５の半導体層
を形成するので、信号が第１および第２のゲート電極に
入力されかつ第３および第４のゲート電極の一方又は両
方に入力され第２、第５、第３および第６の半導体層か
ら信号が取り出される。
【００３７】
実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の実施例１における半導体装置の構
成を示す平面図および断面図である。図において、従来
の場合と同様の部分は同一符号を付して説明を省略す
る。１７は半導体基板１上に形成された第１の絶縁膜、
１８はこの第１の絶縁膜１７上に形成された第１のゲー
ト電極、１９はこの第１のゲート電極１８と他の箇所と
の平坦化を行うために形成された層間絶縁膜、２０は第
１のゲート電極１８および層間絶縁膜１９上に形成され
た第２の絶縁膜である。
る。図１はこの発明の実施例１における半導体装置の構
成を示す平面図および断面図である。図において、従来
の場合と同様の部分は同一符号を付して説明を省略す
る。１７は半導体基板１上に形成された第１の絶縁膜、
１８はこの第１の絶縁膜１７上に形成された第１のゲー
ト電極、１９はこの第１のゲート電極１８と他の箇所と
の平坦化を行うために形成された層間絶縁膜、２０は第
１のゲート電極１８および層間絶縁膜１９上に形成され
た第２の絶縁膜である。
【００３８】２１は第２の絶縁膜２０上に第１のゲート
電極１８と重なり合う領域を有するように形成された第
２のゲート電極、２２はこの第２のゲート電極２１を覆
うように形成された層間絶縁膜、２３は両ゲート電極１
８、２１を貫通するように半導体基板１に至るまで形成
されたコンタクトホール、２４はこのコンタクトホール
２３の内壁に形成されたゲート絶縁膜、２５はコンタク
トホール２３内の両ゲート電極１８、２１のかかる位置
に形成された第１の半導体層、２６、２７はコンタクト
ホール２３内の第１の半導体層２５の上部および下部に
形成された第２および第３の半導体層、２８は第３の半
導体層２７の電位を取り出すために所望な領域分半導体
基板１に形成された不純物拡散層、２９は第２の半導体
層２６の電位を取り出すために層間絶縁膜２２上に形成
された取出電極である。尚、図においては両ゲート電極
１８、２１の取出部および不純物拡散層２８の取出部は
省略されている。
電極１８と重なり合う領域を有するように形成された第
２のゲート電極、２２はこの第２のゲート電極２１を覆
うように形成された層間絶縁膜、２３は両ゲート電極１
８、２１を貫通するように半導体基板１に至るまで形成
されたコンタクトホール、２４はこのコンタクトホール
２３の内壁に形成されたゲート絶縁膜、２５はコンタク
トホール２３内の両ゲート電極１８、２１のかかる位置
に形成された第１の半導体層、２６、２７はコンタクト
ホール２３内の第１の半導体層２５の上部および下部に
形成された第２および第３の半導体層、２８は第３の半
導体層２７の電位を取り出すために所望な領域分半導体
基板１に形成された不純物拡散層、２９は第２の半導体
層２６の電位を取り出すために層間絶縁膜２２上に形成
された取出電極である。尚、図においては両ゲート電極
１８、２１の取出部および不純物拡散層２８の取出部は
省略されている。
【００３９】次いで、以上のように構成された実施例１
の半導体装置の製造工程について図１ないし図６にもと
づいて説明する。まず、半導体基板１上に例えばＬＯＣ
ＯＳ法又はＣＶＤ法およびパターニングにて酸化膜２を
形成し、半導体基板１上に例えばＡｓイオンを１０19〜
１０20ｃｍ-3イオン注入および熱拡散法により不純物拡
散層２８を形成する（図２（ａ），（ｂ））。次に、例
えばＣＶＤ法によりシリコン酸化膜を２００ｎｍ堆積さ
せ、研磨法やレジストエッチバック法やリフロー法など
を用いて平坦化を行い第１の絶縁膜１７を形成し、この
第１の絶縁膜１７上に例えばＣＶＤ法やスパッタ法によ
り多結晶シリコン膜または金属シリサイド膜を０．３μ
ｍ堆積し、写真製版およびパターニングにより第１のゲ
ート電極１８を形成する（図３（ａ），（ｂ））。尚、
第１のゲート電極１８の厚み０．３μｍはチャネル長に
相当する。
の半導体装置の製造工程について図１ないし図６にもと
づいて説明する。まず、半導体基板１上に例えばＬＯＣ
ＯＳ法又はＣＶＤ法およびパターニングにて酸化膜２を
形成し、半導体基板１上に例えばＡｓイオンを１０19〜
１０20ｃｍ-3イオン注入および熱拡散法により不純物拡
散層２８を形成する（図２（ａ），（ｂ））。次に、例
えばＣＶＤ法によりシリコン酸化膜を２００ｎｍ堆積さ
せ、研磨法やレジストエッチバック法やリフロー法など
を用いて平坦化を行い第１の絶縁膜１７を形成し、この
第１の絶縁膜１７上に例えばＣＶＤ法やスパッタ法によ
り多結晶シリコン膜または金属シリサイド膜を０．３μ
ｍ堆積し、写真製版およびパターニングにより第１のゲ
ート電極１８を形成する（図３（ａ），（ｂ））。尚、
第１のゲート電極１８の厚み０．３μｍはチャネル長に
相当する。
【００４０】次に、第１のゲート電極１８による段差を
平坦化するために例えばＣＶＤ法によりシリコン酸化膜
を堆積させ、研磨法やレジストエッチバック法やリフロ
ー法などを用いて平坦化を行い層間絶縁膜１９を形成す
る。尚、この層間絶縁膜１９は必ずしも必要とは限ら
ず、例えば第１のゲート電極１８による段差を緩和する
ために第１のゲート電極１８の周囲にサイドウォールを
設けるようにしてもよい。次に、層間絶縁膜１９上に例
えばＣＶＤ法によりシリコン酸化膜を２０ｎｍ堆積させ
第２の絶縁膜２０を形成し、この第２の絶縁膜２０の上
に例えばＣＶＤ法やスパッタ法により多結晶シリコン膜
または金属シリサイド膜を０．３μｍ堆積し、写真製版
およびパターニングにより第１のゲート電極１８と重な
り合う領域を有するような第２のゲート電極２１を形成
する（図４（ａ），（ｂ））。
平坦化するために例えばＣＶＤ法によりシリコン酸化膜
を堆積させ、研磨法やレジストエッチバック法やリフロ
ー法などを用いて平坦化を行い層間絶縁膜１９を形成す
る。尚、この層間絶縁膜１９は必ずしも必要とは限ら
ず、例えば第１のゲート電極１８による段差を緩和する
ために第１のゲート電極１８の周囲にサイドウォールを
設けるようにしてもよい。次に、層間絶縁膜１９上に例
えばＣＶＤ法によりシリコン酸化膜を２０ｎｍ堆積させ
第２の絶縁膜２０を形成し、この第２の絶縁膜２０の上
に例えばＣＶＤ法やスパッタ法により多結晶シリコン膜
または金属シリサイド膜を０．３μｍ堆積し、写真製版
およびパターニングにより第１のゲート電極１８と重な
り合う領域を有するような第２のゲート電極２１を形成
する（図４（ａ），（ｂ））。
【００４１】次に、例えばＣＶＤ法によりシリコン酸化
膜を１μｍ堆積させ層間絶縁膜２２を形成し、コンタク
トホール２３を開口する（図５（ａ），（ｂ））。次
に、コンタクトホール２３の内壁にゲート絶縁膜２４を
形成する。次に、コンタクトホール２３内例えばＳｉの
ｎ型およびｐ型のエピタキシャルＳｉ層を順次形成して
いく。まず、例えばＳｉＨ4とＨＣｌとの混合ガスまた
はＳｉＨ2Ｃｌ2を原材料ガスとして、ｎ型の場合にはＡ
ｓＨ3をｐ型の場合にはＢ2Ｈ6をそれぞれ添加し、不純
物濃度が例えばＡｓ：１０17〜１０20ｃｍ-3、Ｂ：１０
17〜１０18ｃｍ-3、Ａｓ：１０17〜１０20ｃｍ-3の順に
成るように調整して、第３の半導体層２７、第１の半導
体層２５、第２の半導体層２６を順次形成する（図６
（ａ），（ｂ））。
膜を１μｍ堆積させ層間絶縁膜２２を形成し、コンタク
トホール２３を開口する（図５（ａ），（ｂ））。次
に、コンタクトホール２３の内壁にゲート絶縁膜２４を
形成する。次に、コンタクトホール２３内例えばＳｉの
ｎ型およびｐ型のエピタキシャルＳｉ層を順次形成して
いく。まず、例えばＳｉＨ4とＨＣｌとの混合ガスまた
はＳｉＨ2Ｃｌ2を原材料ガスとして、ｎ型の場合にはＡ
ｓＨ3をｐ型の場合にはＢ2Ｈ6をそれぞれ添加し、不純
物濃度が例えばＡｓ：１０17〜１０20ｃｍ-3、Ｂ：１０
17〜１０18ｃｍ-3、Ａｓ：１０17〜１０20ｃｍ-3の順に
成るように調整して、第３の半導体層２７、第１の半導
体層２５、第２の半導体層２６を順次形成する（図６
（ａ），（ｂ））。
【００４２】次に、層間絶縁膜２２上に例えばＣＶＤ法
やスパッタ法により金属膜または金属シリサイド膜から
成る導電性膜を形成し、写真製版およびパターニングに
より取出電極２９を形成する（図１（ａ），（ｂ））。
このように構成された回路の動作は両ゲート電極１８、
２１に信号が入力されると、第２および第３の半導体層
２６、２７から、取出電極２９と不純物拡散層２８に接
続されている取出部（図示省略）とから信号が取り出さ
れるというＡＮＤの関係にある。
やスパッタ法により金属膜または金属シリサイド膜から
成る導電性膜を形成し、写真製版およびパターニングに
より取出電極２９を形成する（図１（ａ），（ｂ））。
このように構成された回路の動作は両ゲート電極１８、
２１に信号が入力されると、第２および第３の半導体層
２６、２７から、取出電極２９と不純物拡散層２８に接
続されている取出部（図示省略）とから信号が取り出さ
れるというＡＮＤの関係にある。
【００４３】上記のように実施例１の半導体装置は、従
来の図１９に示した２個のＭＯＳＦＥＴ１５、１６から
成る回路を、第１、第２、第３の半導体層２５、２６、
２７と２個のゲート電極１８、２１から成る１個のＭＯ
ＳＦＥＴで構成しているので、従来に比較して占有面積
が減少し、高集積化を図ることができる。
来の図１９に示した２個のＭＯＳＦＥＴ１５、１６から
成る回路を、第１、第２、第３の半導体層２５、２６、
２７と２個のゲート電極１８、２１から成る１個のＭＯ
ＳＦＥＴで構成しているので、従来に比較して占有面積
が減少し、高集積化を図ることができる。
【００４４】実施例２．上記実施例１では両ゲート電極
１８、２１の重なり合う領域において両ゲート電極１
８、２１との幅を同一の大きさにて形成する工程を示し
たけれども、これに限られることはなく、上記実施例１
と同様の工程を経て図３（ａ）を形成し、例えば図７
（ａ）に示すように、第２の絶縁膜２０を形成し、第２
のゲート電極３０を第１のゲート電極１８と重なり合う
領域において両ゲート電極１８、３０幅が異なるように
形成する。次に、図７（ｂ）に示すように、コンタクト
ホール３１の径を第１のゲート電極１８の幅より小さく
且つ第２のゲート電極３０の幅より大きく形成し、第３
および第４のゲート電極３０ａ、３０ｂを形成する。以
下、上記実施例１と同様の工程を経て図８（ａ），
（ｂ）に示すように形成する。
１８、２１の重なり合う領域において両ゲート電極１
８、２１との幅を同一の大きさにて形成する工程を示し
たけれども、これに限られることはなく、上記実施例１
と同様の工程を経て図３（ａ）を形成し、例えば図７
（ａ）に示すように、第２の絶縁膜２０を形成し、第２
のゲート電極３０を第１のゲート電極１８と重なり合う
領域において両ゲート電極１８、３０幅が異なるように
形成する。次に、図７（ｂ）に示すように、コンタクト
ホール３１の径を第１のゲート電極１８の幅より小さく
且つ第２のゲート電極３０の幅より大きく形成し、第３
および第４のゲート電極３０ａ、３０ｂを形成する。以
下、上記実施例１と同様の工程を経て図８（ａ），
（ｂ）に示すように形成する。
【００４５】このように構成された回路は、第３および
第４のゲート電極３０ａ、３０ｂのいずれか一方又は両
方且つ第１のゲート電極１８に信号が入力されると、第
２および第３の半導体層２６、２７から、取出電極２９
と不純物拡散層２８に接続されている取出部（図示省
略）とから信号が取り出されるというＯＲとＡＮＤとの
回路の組み合わせの関係にある。
第４のゲート電極３０ａ、３０ｂのいずれか一方又は両
方且つ第１のゲート電極１８に信号が入力されると、第
２および第３の半導体層２６、２７から、取出電極２９
と不純物拡散層２８に接続されている取出部（図示省
略）とから信号が取り出されるというＯＲとＡＮＤとの
回路の組み合わせの関係にある。
【００４６】上記のように構成された実施例２の半導体
装置は、従来のように各半導体層を平面的に形成する場
合と異なり縦に形成するようにしているので、従来と比
較して占有面積が減少し、高集積化を図ることができ
る。又、上記実施例１の製造工程を増加させることなく
ＯＲとＡＮＤとの回路を容易に製作できる。
装置は、従来のように各半導体層を平面的に形成する場
合と異なり縦に形成するようにしているので、従来と比
較して占有面積が減少し、高集積化を図ることができ
る。又、上記実施例１の製造工程を増加させることなく
ＯＲとＡＮＤとの回路を容易に製作できる。
【００４７】実施例３．上記各実施例では各ゲート電極
１８、２１、３０ａ、３０ｂを２層に渡って形成する例
を示したけれども、これらに限られることはなく例えば
図９に示すように、第２のゲート電極２１上に第３の絶
縁膜３２を形成し、この第３の絶縁膜３２上に第１およ
び第２のゲート電極１８、２１と重なり合う領域を有す
るような第３のゲート電極３３を形成する。そして、こ
の第３のゲート電極３３上に層間絶縁膜３４を形成して
取出電極２９を形成する。この時、第１の半導体層２５
はゲート絶縁膜２４を介して各ゲート電極１８、２１、
３３にかかるように形成されている。
１８、２１、３０ａ、３０ｂを２層に渡って形成する例
を示したけれども、これらに限られることはなく例えば
図９に示すように、第２のゲート電極２１上に第３の絶
縁膜３２を形成し、この第３の絶縁膜３２上に第１およ
び第２のゲート電極１８、２１と重なり合う領域を有す
るような第３のゲート電極３３を形成する。そして、こ
の第３のゲート電極３３上に層間絶縁膜３４を形成して
取出電極２９を形成する。この時、第１の半導体層２５
はゲート絶縁膜２４を介して各ゲート電極１８、２１、
３３にかかるように形成されている。
【００４８】上記のように実施例３の半導体装置は１つ
のＭＩＳＦＥＴ部である第１、第２、第３の半導体層２
５、２６、２７に対し複数のゲート電極１８、２１、３
３が形成されているので、上記各実施例と同様の効果を
奏することは言うまでもない。又、ゲート電極が４層以
上に渡って形成しても同様の効果を奏する。
のＭＩＳＦＥＴ部である第１、第２、第３の半導体層２
５、２６、２７に対し複数のゲート電極１８、２１、３
３が形成されているので、上記各実施例と同様の効果を
奏することは言うまでもない。又、ゲート電極が４層以
上に渡って形成しても同様の効果を奏する。
【００４９】実施例４．上記各実施例では第１の半導体
層２５をｐ型のＢを不純物とするエピタキシャルＳｉ層
とする例を示したけれども、例えば第１の半導体層２５
をＳｉとＧｅとの化合物（Ｓｉ(1-x)Ｇｅx（０＜ｘ＜
１））にて形成するようにしてもよい。この場合の工程
は、例えばＳｉＨ4とＨＣｌとの混合ガス又はＳｉＨ2Ｃ
ｌ2を原材料ガスとして、ＧｅＨ4を添加して形成する。
このようにすれば、第１の半導体層２５をホールのモビ
リティが高いＳｉとＧｅとの化合物で構成されるので、
ＭＯＳＦＥＴの動作速度を速くすることができ、半導体
装置の高速化を図ることができる。
層２５をｐ型のＢを不純物とするエピタキシャルＳｉ層
とする例を示したけれども、例えば第１の半導体層２５
をＳｉとＧｅとの化合物（Ｓｉ(1-x)Ｇｅx（０＜ｘ＜
１））にて形成するようにしてもよい。この場合の工程
は、例えばＳｉＨ4とＨＣｌとの混合ガス又はＳｉＨ2Ｃ
ｌ2を原材料ガスとして、ＧｅＨ4を添加して形成する。
このようにすれば、第１の半導体層２５をホールのモビ
リティが高いＳｉとＧｅとの化合物で構成されるので、
ＭＯＳＦＥＴの動作速度を速くすることができ、半導体
装置の高速化を図ることができる。
【００５０】実施例５．上記各実施例では第２および第
３の半導体層２６、２７を一定の不純物濃度にて形成す
る例を示したけれども、これに限られることはなく、例
えば図１０に示すように第２および第３の半導体層２
６、２７の第１の半導体層２５と接する側に、低濃度領
域２６ｂ、２７ｂ、Ａｓ：１０17〜１０18ｃｍ-3の不純
物濃度から成る領域を形成し、残部を高濃度領域２６
ａ、２７ａ、Ａｓ：１０19〜１０20ｃｍ-3の不純物濃度
から成る領域を形成するようにしてもよい。この場合の
工程は、添加ガスとしてのＡｓＨ3の流量を調整するこ
とにより、容易に行うことができる。
３の半導体層２６、２７を一定の不純物濃度にて形成す
る例を示したけれども、これに限られることはなく、例
えば図１０に示すように第２および第３の半導体層２
６、２７の第１の半導体層２５と接する側に、低濃度領
域２６ｂ、２７ｂ、Ａｓ：１０17〜１０18ｃｍ-3の不純
物濃度から成る領域を形成し、残部を高濃度領域２６
ａ、２７ａ、Ａｓ：１０19〜１０20ｃｍ-3の不純物濃度
から成る領域を形成するようにしてもよい。この場合の
工程は、添加ガスとしてのＡｓＨ3の流量を調整するこ
とにより、容易に行うことができる。
【００５１】上記のように構成すれば、従来のＬＤＤ構
造と同様となり、ＬＤＤ構造の特徴であるホットキャリ
ヤの発生を抑えるという効果を得ることができる。尚、
上記実施例５では第２および第３の半導体層２６、２７
に低濃度領域２６ｂ、２７ｂを設ける例を示したが、設
計上の選択によりドレイン領域と定められた第２および
第３の半導体層２６、２７のうち一方のみに、低濃度領
域を形成するようにしても同様の効果を奏することがで
きる。
造と同様となり、ＬＤＤ構造の特徴であるホットキャリ
ヤの発生を抑えるという効果を得ることができる。尚、
上記実施例５では第２および第３の半導体層２６、２７
に低濃度領域２６ｂ、２７ｂを設ける例を示したが、設
計上の選択によりドレイン領域と定められた第２および
第３の半導体層２６、２７のうち一方のみに、低濃度領
域を形成するようにしても同様の効果を奏することがで
きる。
【００５２】実施例６．さらに、例えば図１１に示すよ
うに、第２および第３の半導体層２６、２７の低濃度領
域２６ｄ、２７ｄを第１および第２のゲート電極１８、
２１にそれぞれかかるように形成すれば、従来のＧＯＬ
Ｄ（Ｇａｔｅ−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｄ
ｅｖｉｃｅ）構造と同様となり、ＧＯＬＤ構造の特徴で
ある両ゲート電極１８、２１に電圧を印加した場合、両
ゲート電極１８、２１からの電界により低濃度領域２６
ｄ、２７ｄに電荷蓄積層ができ、この低濃度領域２６
ｄ、２７ｄに発生する寄生抵抗を減少するという効果を
得ることができる。
うに、第２および第３の半導体層２６、２７の低濃度領
域２６ｄ、２７ｄを第１および第２のゲート電極１８、
２１にそれぞれかかるように形成すれば、従来のＧＯＬ
Ｄ（Ｇａｔｅ−Ｄｒａｉｎ Ｏｖｅｒｌａｐｐｅｄ Ｄ
ｅｖｉｃｅ）構造と同様となり、ＧＯＬＤ構造の特徴で
ある両ゲート電極１８、２１に電圧を印加した場合、両
ゲート電極１８、２１からの電界により低濃度領域２６
ｄ、２７ｄに電荷蓄積層ができ、この低濃度領域２６
ｄ、２７ｄに発生する寄生抵抗を減少するという効果を
得ることができる。
【００５３】実施例７．図１２はこの発明の実施例７の
半導体装置の構成を示す平面図および断面図である。図
において、上記各実施例と同様の部分は同一符号を付し
て説明を省略する。３５は半導体基板１上に形成された
第１の絶縁膜、３６はこの第１の絶縁膜３５上に形成さ
れた第１のゲート電極、３７はこの第１のゲート電極３
６と他の箇所との平坦化を行うために形成された層間絶
縁膜、３８は第１のゲート電極３６および層間絶縁膜３
７上に形成された第２の絶縁膜である。
半導体装置の構成を示す平面図および断面図である。図
において、上記各実施例と同様の部分は同一符号を付し
て説明を省略する。３５は半導体基板１上に形成された
第１の絶縁膜、３６はこの第１の絶縁膜３５上に形成さ
れた第１のゲート電極、３７はこの第１のゲート電極３
６と他の箇所との平坦化を行うために形成された層間絶
縁膜、３８は第１のゲート電極３６および層間絶縁膜３
７上に形成された第２の絶縁膜である。
【００５４】３９は第２の絶縁膜３８上に第１のゲート
電極３６と重なり合う領域を有するように形成された第
２のゲート電極、４０はこの第２のゲート電極３９を覆
うように形成された層間絶縁膜、４１は第１および第２
のゲート電極３６、３９を貫通するように半導体基板１
に至るまで形成された第２のコンタクトホール、４２は
この第２のコンタクトホール４１の内壁に形成された第
１のゲート絶縁膜、４３は第２のコンタクトホール４１
内の第１および第２のゲート電極３６、３９のかかる位
置に形成された第１の半導体層、４４、４５は第２のコ
ンタクトホール４１内の第１の半導体層４３の上部およ
び下部に形成された第２および第３の半導体層、４６は
第２の半導体層４４の電位を取り出すために層間絶縁膜
４０上に形成された第１の取出電極である。
電極３６と重なり合う領域を有するように形成された第
２のゲート電極、４０はこの第２のゲート電極３９を覆
うように形成された層間絶縁膜、４１は第１および第２
のゲート電極３６、３９を貫通するように半導体基板１
に至るまで形成された第２のコンタクトホール、４２は
この第２のコンタクトホール４１の内壁に形成された第
１のゲート絶縁膜、４３は第２のコンタクトホール４１
内の第１および第２のゲート電極３６、３９のかかる位
置に形成された第１の半導体層、４４、４５は第２のコ
ンタクトホール４１内の第１の半導体層４３の上部およ
び下部に形成された第２および第３の半導体層、４６は
第２の半導体層４４の電位を取り出すために層間絶縁膜
４０上に形成された第１の取出電極である。
【００５５】４７は第１の絶縁膜３５上に形成された第
３のゲート電極で、第１のゲート電極３６と同一層で形
成されるとともに電気的に接続されている。４８は第１
の絶縁膜３５上に形成された第４のゲート電極で、第１
および第３のゲート電極３６、４７と同一層で形成さ
れ、第２の絶縁膜３８に形成された第１のコンタクトホ
ール４９を介して第２のゲート電極３９と電気的に接続
されている。
３のゲート電極で、第１のゲート電極３６と同一層で形
成されるとともに電気的に接続されている。４８は第１
の絶縁膜３５上に形成された第４のゲート電極で、第１
および第３のゲート電極３６、４７と同一層で形成さ
れ、第２の絶縁膜３８に形成された第１のコンタクトホ
ール４９を介して第２のゲート電極３９と電気的に接続
されている。
【００５６】５０は第３および第４のゲート電極４７、
４８に挟まれるように半導体基板１に至るまで形成され
た第３のコンタクトホール、５１はこの第３のコンタク
トホール５０の内壁に形成された第２のゲート絶縁膜、
５２は第３のコンタクトホール５０内の第３および第４
のゲート電極４７、４８のかかる位置に形成された第４
の半導体層、５３、５４は第３のコンタクトホール５０
内の第４の半導体層５２の上部および下部に形成された
第５および第６の半導体層、５５は第３および第５の半
導体層４５、５４の電位を取り出すために所望な領域分
半導体基板１に形成された不純物拡散層、５６は第５の
半導体層５３の電位を取り出すために層間絶縁膜４０上
に形成された第２の取出電極である。尚、図においては
各ゲート電極３６、３９、４７、４８の取出部および不
純物拡散層５５の取出部は省略されており、又、第２お
よび第３の半導体層４４、４５、第５および第６の半導
体層５３、５４はソース／ドレイン層のいずれであって
もよいことは言うまでもない。
４８に挟まれるように半導体基板１に至るまで形成され
た第３のコンタクトホール、５１はこの第３のコンタク
トホール５０の内壁に形成された第２のゲート絶縁膜、
５２は第３のコンタクトホール５０内の第３および第４
のゲート電極４７、４８のかかる位置に形成された第４
の半導体層、５３、５４は第３のコンタクトホール５０
内の第４の半導体層５２の上部および下部に形成された
第５および第６の半導体層、５５は第３および第５の半
導体層４５、５４の電位を取り出すために所望な領域分
半導体基板１に形成された不純物拡散層、５６は第５の
半導体層５３の電位を取り出すために層間絶縁膜４０上
に形成された第２の取出電極である。尚、図においては
各ゲート電極３６、３９、４７、４８の取出部および不
純物拡散層５５の取出部は省略されており、又、第２お
よび第３の半導体層４４、４５、第５および第６の半導
体層５３、５４はソース／ドレイン層のいずれであって
もよいことは言うまでもない。
【００５７】次いで、以上のように構成された実施例７
の半導体装置の製造工程について図１２ないし図１８に
もとづいて説明する。まず、半導体基板１上に例えばＬ
ＯＣＯＳ法又はＣＶＤ法およびパターニングにて酸化膜
２を形成し、半導体基板１上に例えばＡｓイオンを１０
19〜１０20ｃｍ-3イオン注入および熱拡散法により不純
物拡散層５５を形成する。次に、例えばＣＶＤ法により
シリコン酸化膜を２００ｎｍ堆積させ、研磨法やレジス
トエッチバック法やリフロー法などを用いて平坦化を行
い第１の絶縁膜３５を形成し、この第１の絶縁膜３５上
に例えばＣＶＤ法やスパッタ法により多結晶シリコン膜
または金属シリサイド膜を０．３μｍ堆積し、写真製版
およびパターニングにより第１の導電性膜５７を形成す
る（図１３（ａ），（ｂ））。
の半導体装置の製造工程について図１２ないし図１８に
もとづいて説明する。まず、半導体基板１上に例えばＬ
ＯＣＯＳ法又はＣＶＤ法およびパターニングにて酸化膜
２を形成し、半導体基板１上に例えばＡｓイオンを１０
19〜１０20ｃｍ-3イオン注入および熱拡散法により不純
物拡散層５５を形成する。次に、例えばＣＶＤ法により
シリコン酸化膜を２００ｎｍ堆積させ、研磨法やレジス
トエッチバック法やリフロー法などを用いて平坦化を行
い第１の絶縁膜３５を形成し、この第１の絶縁膜３５上
に例えばＣＶＤ法やスパッタ法により多結晶シリコン膜
または金属シリサイド膜を０．３μｍ堆積し、写真製版
およびパターニングにより第１の導電性膜５７を形成す
る（図１３（ａ），（ｂ））。
【００５８】次に、第１の導電性膜５７による段差を平
坦化するために例えばＣＶＤ法によりシリコン酸化膜を
堆積させ、研磨法やレジストエッチバック法やリフロー
法などを用いて平坦化を行い層間絶縁膜３７を形成す
る。次に、層間絶縁膜３７上に例えばＣＶＤ法によりシ
リコン酸化膜を２０ｎｍ堆積させ第２の絶縁膜３８を形
成し、この第２の絶縁膜３８の所望の位置に第１の導電
性膜５７に至るまでの第１のコンタクトホール４９を形
成する（図１４（ａ），（ｂ））。
坦化するために例えばＣＶＤ法によりシリコン酸化膜を
堆積させ、研磨法やレジストエッチバック法やリフロー
法などを用いて平坦化を行い層間絶縁膜３７を形成す
る。次に、層間絶縁膜３７上に例えばＣＶＤ法によりシ
リコン酸化膜を２０ｎｍ堆積させ第２の絶縁膜３８を形
成し、この第２の絶縁膜３８の所望の位置に第１の導電
性膜５７に至るまでの第１のコンタクトホール４９を形
成する（図１４（ａ），（ｂ））。
【００５９】次に、この第２の絶縁膜３８の上に例えば
ＣＶＤ法やスパッタ法により多結晶シリコン膜または金
属シリサイド膜を０．３μｍ堆積し、写真製版およびパ
ターニングにより第１の導電性膜５７と重なり合う領域
を有するとともに第１のコンタクトホール４９を介して
第１の導電性膜５７と電気的に接続されるような第２の
導電性膜５８を形成する（図１５（（ａ），（ｂ））。
ＣＶＤ法やスパッタ法により多結晶シリコン膜または金
属シリサイド膜を０．３μｍ堆積し、写真製版およびパ
ターニングにより第１の導電性膜５７と重なり合う領域
を有するとともに第１のコンタクトホール４９を介して
第１の導電性膜５７と電気的に接続されるような第２の
導電性膜５８を形成する（図１５（（ａ），（ｂ））。
【００６０】次に、第２のゲート電極３９および第２の
導電性膜５８上に例えばＣＶＤ法によりシリコン酸化膜
を１μｍ堆積させ層間絶縁膜４０を形成する。そして、
第１および第２の導電性膜５７、５８の重なり合わない
領域で、第１の導電性膜５７を分断して第３および第４
のゲート電極４７、４８を形成されるように半導体基板
１上の不純物拡散層５５に至る位置まで第３のコンタク
トホール５０を形成する。このように第３のコンタクト
ホール５０を形成することにより、第１、第３、第４の
ゲート電極３６、４７、４８が同一層に形成される。そ
して、第１のゲート電極３６と第３のゲート電極４７
と、第４のゲート電極４８と第２のゲート電極３９とは
電気的に接続されている。
導電性膜５８上に例えばＣＶＤ法によりシリコン酸化膜
を１μｍ堆積させ層間絶縁膜４０を形成する。そして、
第１および第２の導電性膜５７、５８の重なり合わない
領域で、第１の導電性膜５７を分断して第３および第４
のゲート電極４７、４８を形成されるように半導体基板
１上の不純物拡散層５５に至る位置まで第３のコンタク
トホール５０を形成する。このように第３のコンタクト
ホール５０を形成することにより、第１、第３、第４の
ゲート電極３６、４７、４８が同一層に形成される。そ
して、第１のゲート電極３６と第３のゲート電極４７
と、第４のゲート電極４８と第２のゲート電極３９とは
電気的に接続されている。
【００６１】次に、第３のコンタクトホール５０の内壁
に第２のゲート絶縁膜５１を形成する。次に、第３のコ
ンタクトホール５０内に、例えばＳｉのｐ型およびｎ型
のエピタキシャルＳｉ層を順次形成していく。まず、例
えばＳｉＨ4とＨＣｌとの混合ガスまたはＳｉＨ2Ｃｌ2
を原材料ガスとして、ｐ型の場合にはＢ2Ｈ6をｎ型の場
合にはＡｓＨ3をそれぞれ添加し、不純物濃度が例えば
Ｂ：１０17〜１０20ｃｍ-3、Ａｓ：１０17〜１０18ｃｍ
-3、Ｂ：１０17〜１０20ｃｍ-3の順に成るように調整し
て、第６の半導体層５４、第４の半導体層５２、第５の
半導体層５３を順次形成する（図１６（ａ），
（ｂ））。
に第２のゲート絶縁膜５１を形成する。次に、第３のコ
ンタクトホール５０内に、例えばＳｉのｐ型およびｎ型
のエピタキシャルＳｉ層を順次形成していく。まず、例
えばＳｉＨ4とＨＣｌとの混合ガスまたはＳｉＨ2Ｃｌ2
を原材料ガスとして、ｐ型の場合にはＢ2Ｈ6をｎ型の場
合にはＡｓＨ3をそれぞれ添加し、不純物濃度が例えば
Ｂ：１０17〜１０20ｃｍ-3、Ａｓ：１０17〜１０18ｃｍ
-3、Ｂ：１０17〜１０20ｃｍ-3の順に成るように調整し
て、第６の半導体層５４、第４の半導体層５２、第５の
半導体層５３を順次形成する（図１６（ａ），
（ｂ））。
【００６２】次に、層間絶縁膜４０上に例えば２０ｎｍ
の厚みのシリコン窒化膜５９を堆積させ、第１および第
２のゲート電極３６、３９の重なり合う領域に第２のコ
ンタクトホール４１を開口する（図１７（ａ），
（ｂ））。次に、第２のコンタクトホール４１の内壁に
第１のゲート絶縁膜４２を形成する。次に、第２のコン
タクトホール４１内に、例えばＳｉのｎ型およびｐ型の
エピタキシャルＳｉ層を順次形成していく。まず、例え
ばＳｉＨ4とＨＣｌとの混合ガスまたはＳｉＨ2Ｃｌ2を
原材料ガスとして、ｎ型の場合にはＡｓＨ3をｐ型の場
合にはＢ2Ｈ6をそれぞれ添加し、不純物濃度が例えばＡ
ｓ：１０17〜１０20ｃｍ-3、Ｂ：１０17〜１０18ｃ
ｍ-3、Ａｓ：１０17〜１０20ｃｍ-3の順に成るように調
整して、第３の半導体層４５、第１の半導体層４３、第
２の半導体層４４を順次形成し、シリコン窒化膜５９を
例えば熱リン酸で除去する。（図１８（ａ），
（ｂ））。尚、エピタキシャルＳｉ層を形成する際には
第３のコンタクトホール５０の上面にはシリコン窒化膜
５９が堆積されているため、第６の半導体層５４上に不
必要なエピタキシャルＳｉ層の成長は阻止されている。
の厚みのシリコン窒化膜５９を堆積させ、第１および第
２のゲート電極３６、３９の重なり合う領域に第２のコ
ンタクトホール４１を開口する（図１７（ａ），
（ｂ））。次に、第２のコンタクトホール４１の内壁に
第１のゲート絶縁膜４２を形成する。次に、第２のコン
タクトホール４１内に、例えばＳｉのｎ型およびｐ型の
エピタキシャルＳｉ層を順次形成していく。まず、例え
ばＳｉＨ4とＨＣｌとの混合ガスまたはＳｉＨ2Ｃｌ2を
原材料ガスとして、ｎ型の場合にはＡｓＨ3をｐ型の場
合にはＢ2Ｈ6をそれぞれ添加し、不純物濃度が例えばＡ
ｓ：１０17〜１０20ｃｍ-3、Ｂ：１０17〜１０18ｃ
ｍ-3、Ａｓ：１０17〜１０20ｃｍ-3の順に成るように調
整して、第３の半導体層４５、第１の半導体層４３、第
２の半導体層４４を順次形成し、シリコン窒化膜５９を
例えば熱リン酸で除去する。（図１８（ａ），
（ｂ））。尚、エピタキシャルＳｉ層を形成する際には
第３のコンタクトホール５０の上面にはシリコン窒化膜
５９が堆積されているため、第６の半導体層５４上に不
必要なエピタキシャルＳｉ層の成長は阻止されている。
【００６３】次に、層間絶縁膜４０上に例えばＣＶＤ法
やスパッタ法により金属膜または金属シリサイド膜から
成る導電性膜を形成し、写真製版およびパターニングに
より第１および第２の取出電極４６、５６を形成する
（図１２（ａ），（ｂ））。
やスパッタ法により金属膜または金属シリサイド膜から
成る導電性膜を形成し、写真製版およびパターニングに
より第１および第２の取出電極４６、５６を形成する
（図１２（ａ），（ｂ））。
【００６４】上記のように構成された実施例７の半導体
装置は、従来のように各半導体層を平面的に形成するの
ではなく第１、第２、第３の半導体層４３、４４、４５
から成るＮＭＯＳＦＥＴと第４、第５、第６の半導体層
５２、５３、５４から成るＰＭＯＳＦＥＴの実質的に２
つのＭＯＳＦＥＴにて構成しているので、従来と比較し
て占有面積が減少され、高集積化を図ることができる。
装置は、従来のように各半導体層を平面的に形成するの
ではなく第１、第２、第３の半導体層４３、４４、４５
から成るＮＭＯＳＦＥＴと第４、第５、第６の半導体層
５２、５３、５４から成るＰＭＯＳＦＥＴの実質的に２
つのＭＯＳＦＥＴにて構成しているので、従来と比較し
て占有面積が減少され、高集積化を図ることができる。
【００６５】尚、実施例７では第３および第４のゲート
電極４７、４８を第１のゲート電極３６と同一層に形成
する例を示したけれども、これに限られることはなく、
例えば第３および第４のゲート電極４７、４８を第２の
ゲート電極３９と同一層に形成し、第３のゲート電極４
７と第２のゲート電極３９とおよび第４のゲート電極４
８と第１のゲート電極３６とがそれぞれ電気的に接続さ
れていればよい。
電極４７、４８を第１のゲート電極３６と同一層に形成
する例を示したけれども、これに限られることはなく、
例えば第３および第４のゲート電極４７、４８を第２の
ゲート電極３９と同一層に形成し、第３のゲート電極４
７と第２のゲート電極３９とおよび第４のゲート電極４
８と第１のゲート電極３６とがそれぞれ電気的に接続さ
れていればよい。
【００６６】実施例８．上記実施例７では第１の半導体
層４３をｐ型のＢを不純物とするエピタキシャルＳｉ層
とする例を示したけれども、例えば第１の半導体層４３
をＳｉとＧｅとの化合物（Ｓｉ(1-x)Ｇｅx（０＜ｘ＜
１））にて形成するようにしてもよい。この場合の工程
は、例えばＳｉＨ4とＨＣｌとの混合ガス又はＳｉＨ2Ｃ
ｌ2を原材料ガスとして、ＧｅＨ4を添加して形成する。
このようにすれば、第１の半導体層４３をホールのモビ
リティが高いＳｉとＧｅとの化合物で構成されるので、
ＭＯＳＦＥＴの動作速度を速くすることができ、半導体
装置の高速化を図ることができる。
層４３をｐ型のＢを不純物とするエピタキシャルＳｉ層
とする例を示したけれども、例えば第１の半導体層４３
をＳｉとＧｅとの化合物（Ｓｉ(1-x)Ｇｅx（０＜ｘ＜
１））にて形成するようにしてもよい。この場合の工程
は、例えばＳｉＨ4とＨＣｌとの混合ガス又はＳｉＨ2Ｃ
ｌ2を原材料ガスとして、ＧｅＨ4を添加して形成する。
このようにすれば、第１の半導体層４３をホールのモビ
リティが高いＳｉとＧｅとの化合物で構成されるので、
ＭＯＳＦＥＴの動作速度を速くすることができ、半導体
装置の高速化を図ることができる。
【００６７】実施例９．上記各実施例では第２および第
３の半導体層４４、４５と第５および第６の半導体層５
３、５４とを一定の不純物濃度にて形成する例を示した
けれども、これに限られることはなく、例えば第２およ
び第３の半導体層４４、４５の第１の半導体層４３と接
する側および第５および第６の半導体層５３、５４の第
４の半導体層５２と接する側に、低濃度領域、Ａｓ：１
０17〜１０18ｃｍ-3およびＢ：１０17〜１０18ｃｍ-3の
不純物濃度から成る領域を形成し、残部を高濃度領域、
Ａｓ：１０19〜１０20ｃｍ-3およびＢ：１０10〜１０20
ｃｍ-3の不純物濃度から成る領域を形成するようにして
もよい。この場合の工程は、添加ガスとしてのＡｓＨ3
およびＢ2Ｈ6の流量を調整することにより、容易に行う
ことができる。
３の半導体層４４、４５と第５および第６の半導体層５
３、５４とを一定の不純物濃度にて形成する例を示した
けれども、これに限られることはなく、例えば第２およ
び第３の半導体層４４、４５の第１の半導体層４３と接
する側および第５および第６の半導体層５３、５４の第
４の半導体層５２と接する側に、低濃度領域、Ａｓ：１
０17〜１０18ｃｍ-3およびＢ：１０17〜１０18ｃｍ-3の
不純物濃度から成る領域を形成し、残部を高濃度領域、
Ａｓ：１０19〜１０20ｃｍ-3およびＢ：１０10〜１０20
ｃｍ-3の不純物濃度から成る領域を形成するようにして
もよい。この場合の工程は、添加ガスとしてのＡｓＨ3
およびＢ2Ｈ6の流量を調整することにより、容易に行う
ことができる。
【００６８】上記のように構成すれば、従来のＬＤＤ構
造と同様となり、ＬＤＤ構造の特徴であるホットキャリ
ヤの発生を抑えるという効果を得ることができる。尚、
上記実施例９では第２、３、５および第６の半導体層４
４、４５、５３、５４にそれぞれ低濃度領域を設ける例
を示したが、設計上の選択によりドレイン領域と定めら
れた、第２および第３の半導体層４４、４５のうち一方
および第５および第６の半導体層５３、５４のうち一方
に、低濃度領域を形成するようにしても同様の効果を奏
することができる。
造と同様となり、ＬＤＤ構造の特徴であるホットキャリ
ヤの発生を抑えるという効果を得ることができる。尚、
上記実施例９では第２、３、５および第６の半導体層４
４、４５、５３、５４にそれぞれ低濃度領域を設ける例
を示したが、設計上の選択によりドレイン領域と定めら
れた、第２および第３の半導体層４４、４５のうち一方
および第５および第６の半導体層５３、５４のうち一方
に、低濃度領域を形成するようにしても同様の効果を奏
することができる。
【００６９】実施例１０．さらに、例えば第２および第
３の半導体層４４、４５および第５および第６の半導体
層５３、５４のそれぞれ低濃度領域を第１および第２の
ゲート電極３６、３９と第３および第４のゲート電極４
７、４８とにそれぞれかかるように形成すれば、従来の
ＧＯＬＤ構造と同様となり、ＧＯＬＤ構造の特徴である
各ゲート電極３６、３９、４７、４８に電圧を印加した
場合、両ゲート電極３６、３９、４７、４８からの電界
により低濃度領域に電荷蓄積層ができ、この低濃度領域
に発生する寄生抵抗を減少するという効果を得ることが
できる。
３の半導体層４４、４５および第５および第６の半導体
層５３、５４のそれぞれ低濃度領域を第１および第２の
ゲート電極３６、３９と第３および第４のゲート電極４
７、４８とにそれぞれかかるように形成すれば、従来の
ＧＯＬＤ構造と同様となり、ＧＯＬＤ構造の特徴である
各ゲート電極３６、３９、４７、４８に電圧を印加した
場合、両ゲート電極３６、３９、４７、４８からの電界
により低濃度領域に電荷蓄積層ができ、この低濃度領域
に発生する寄生抵抗を減少するという効果を得ることが
できる。
【００７０】尚、上記各実施例では不純物拡散層２８、
５５を半導体基板１に形成する例を示したけれども、こ
れに限られることはなく、例えばサリサイド技術などに
より不純物拡散層２８、５５のかわりに金属シリサイド
膜を半導体基板１上に形成するようにしてもよい。
５５を半導体基板１に形成する例を示したけれども、こ
れに限られることはなく、例えばサリサイド技術などに
より不純物拡散層２８、５５のかわりに金属シリサイド
膜を半導体基板１上に形成するようにしてもよい。
【００７１】実施例１１．尚、上記各実施例の各ＭＯＳ
ＦＥＴの第１の導電型と第２の導電型を逆に形成すれ
ば、従来の極性の逆のタイプの回路と同様の機能を有す
る回路を構成することは言うまでもない。
ＦＥＴの第１の導電型と第２の導電型を逆に形成すれ
ば、従来の極性の逆のタイプの回路と同様の機能を有す
る回路を構成することは言うまでもない。
【００７２】
【発明の効果】以上のように、この発明の請求項１によ
れば、半導体基板上に相互間に絶縁膜を介在させて積層
させた複数のゲート電極と、各ゲート電極を貫通する第
１導電型の第１の半導体層と、第１の半導体層と各ゲー
ト電極との間に形成されたゲート絶縁膜と、第１の半導
体層の上部および下部に形成された第２導電型の第２お
よび第３の半導体層とを備えるようにしたので、半導体
基板上での占有面積を縮少することが可能となり、延い
ては高集積化を図ることができるという半導体装置を提
供する。
れば、半導体基板上に相互間に絶縁膜を介在させて積層
させた複数のゲート電極と、各ゲート電極を貫通する第
１導電型の第１の半導体層と、第１の半導体層と各ゲー
ト電極との間に形成されたゲート絶縁膜と、第１の半導
体層の上部および下部に形成された第２導電型の第２お
よび第３の半導体層とを備えるようにしたので、半導体
基板上での占有面積を縮少することが可能となり、延い
ては高集積化を図ることができるという半導体装置を提
供する。
【００７３】又、この発明の請求項２によれば、半導体
基板上に形成された第１の絶縁膜と、第１の絶縁膜上に
形成された第１のゲート電極と、第１のゲート電極上に
形成された第２の絶縁膜と、第２の絶縁膜上に第１のゲ
ート電極と重なり合う領域を有するように形成された第
２のゲート電極と、両ゲート電極を貫通する第１導電型
の第１の半導体層と、第１の半導体層と両ゲート電極と
の間に形成されたゲート絶縁膜と、第１の半導体層の上
部および下部に形成された第２導電型の第２および第３
の半導体層とを備えるようにしたので、従来の場合と同
様の機能を有しながらも、半導体基板上での占有面積を
縮少することが可能となり、延いては高集積化を図るこ
とができるという半導体装置を提供する。
基板上に形成された第１の絶縁膜と、第１の絶縁膜上に
形成された第１のゲート電極と、第１のゲート電極上に
形成された第２の絶縁膜と、第２の絶縁膜上に第１のゲ
ート電極と重なり合う領域を有するように形成された第
２のゲート電極と、両ゲート電極を貫通する第１導電型
の第１の半導体層と、第１の半導体層と両ゲート電極と
の間に形成されたゲート絶縁膜と、第１の半導体層の上
部および下部に形成された第２導電型の第２および第３
の半導体層とを備えるようにしたので、従来の場合と同
様の機能を有しながらも、半導体基板上での占有面積を
縮少することが可能となり、延いては高集積化を図るこ
とができるという半導体装置を提供する。
【００７４】又、この発明の請求項３によれば、請求項
２において、第１および第２のゲート電極のうち少なく
とも一方が第１の半導体層を介して分断され２つのゲー
ト電極を形成しているので、より一層半導体基板上での
占有面積を縮少することが可能となり、延いては一層高
集積化を図ることができるのはもちろんのこと、ＯＲと
の組み合わせの回路を簡単な構成で実現することができ
る半導体装置を提供する。
２において、第１および第２のゲート電極のうち少なく
とも一方が第１の半導体層を介して分断され２つのゲー
ト電極を形成しているので、より一層半導体基板上での
占有面積を縮少することが可能となり、延いては一層高
集積化を図ることができるのはもちろんのこと、ＯＲと
の組み合わせの回路を簡単な構成で実現することができ
る半導体装置を提供する。
【００７５】又、この発明の請求項４によれば、半導体
基板上に形成された第１の絶縁膜と、第１の絶縁膜上に
形成された第１のゲート電極と、第１のゲート電極上に
形成された第２の絶縁膜と、第２の絶縁膜上に第１のゲ
ート電極と重なり合う領域を有するように形成された第
２のゲート電極と、第１および第２ゲート電極を貫通す
る第１導電型の第１の半導体層と、第１の半導体層と第
１および第２のゲート電極との間に形成された第１のゲ
ート絶縁膜と、第１の半導体層の上部および下部に形成
された第２導電型の第２および第３の半導体層とから成
る第１の半導体層をチャネル層、第２および第３の半導
体層をソース／ドレイン層とする第１のＭＩＳ型トラン
ジスタと、半導体基板上に形成された第３の絶縁膜と、
第３の絶縁膜上に形成された第３および第４のゲート電
極と、第３および第４のゲート電極上に形成された第４
の絶縁膜と、第３および第４のゲート電極に挟まれた第
２導電型の第４の半導体層と、第４の半導体層と第３お
よび第４ゲート電極との間に形成された第２のゲート絶
縁膜と、第４の半導体層の上部および下部に形成された
第１導電型の第５および第６の半導体層とから成る第４
の半導体層をチャネル層と、第５および第６の半導体層
をソース／ドレイン層とする第２のＭＩＳ型トランジス
タとを備え、第３および第４のゲート電極のいずれか一
方が第１のゲート電極と電気的に接続されており、もう
一方が第２のゲート電極と電気的に接続されているの
で、従来４つのＭＩＳ型トランジスタから成る回路を、
２つのＭＩＳ型トランジスタにて構成することが可能と
なり、高集積化を図ることができる半導体装置を得る。
基板上に形成された第１の絶縁膜と、第１の絶縁膜上に
形成された第１のゲート電極と、第１のゲート電極上に
形成された第２の絶縁膜と、第２の絶縁膜上に第１のゲ
ート電極と重なり合う領域を有するように形成された第
２のゲート電極と、第１および第２ゲート電極を貫通す
る第１導電型の第１の半導体層と、第１の半導体層と第
１および第２のゲート電極との間に形成された第１のゲ
ート絶縁膜と、第１の半導体層の上部および下部に形成
された第２導電型の第２および第３の半導体層とから成
る第１の半導体層をチャネル層、第２および第３の半導
体層をソース／ドレイン層とする第１のＭＩＳ型トラン
ジスタと、半導体基板上に形成された第３の絶縁膜と、
第３の絶縁膜上に形成された第３および第４のゲート電
極と、第３および第４のゲート電極上に形成された第４
の絶縁膜と、第３および第４のゲート電極に挟まれた第
２導電型の第４の半導体層と、第４の半導体層と第３お
よび第４ゲート電極との間に形成された第２のゲート絶
縁膜と、第４の半導体層の上部および下部に形成された
第１導電型の第５および第６の半導体層とから成る第４
の半導体層をチャネル層と、第５および第６の半導体層
をソース／ドレイン層とする第２のＭＩＳ型トランジス
タとを備え、第３および第４のゲート電極のいずれか一
方が第１のゲート電極と電気的に接続されており、もう
一方が第２のゲート電極と電気的に接続されているの
で、従来４つのＭＩＳ型トランジスタから成る回路を、
２つのＭＩＳ型トランジスタにて構成することが可能と
なり、高集積化を図ることができる半導体装置を得る。
【００７６】又、この発明の請求項５によれば、請求項
４において、第３および第４のゲート電極が第１および
第２のゲート電極のいずれか一方と同一層に形成されて
いるので、２つのＭＩＳ型トランジスタの接続を容易に
なすことができる半導体装置を得る。
４において、第３および第４のゲート電極が第１および
第２のゲート電極のいずれか一方と同一層に形成されて
いるので、２つのＭＩＳ型トランジスタの接続を容易に
なすことができる半導体装置を得る。
【００７７】又、この発明の請求項６によれば、請求項
２または請求項３において、第１の半導体層がＳｉとＧ
ｅとの化合物であるので、高速化を図ることができる半
導体装置を得る。
２または請求項３において、第１の半導体層がＳｉとＧ
ｅとの化合物であるので、高速化を図ることができる半
導体装置を得る。
【００７８】又、この発明の請求項７によれば、請求項
４または請求項５において、第１および第４の半導体層
のいずれか一方がＳｉとＧｅとの化合物であるので、高
速化を図ることができる半導体装置を得る。
４または請求項５において、第１および第４の半導体層
のいずれか一方がＳｉとＧｅとの化合物であるので、高
速化を図ることができる半導体装置を得る。
【００７９】又、この発明の請求項８によれば、請求項
２または請求項３または請求項６において、第２および
第３の半導体層のうち少なくとも一方の不純物の濃度は
第１の半導体層と接する側が低く形成されているので、
ホットキャリヤの発生を抑えるという高品質な半導体装
置を得る。
２または請求項３または請求項６において、第２および
第３の半導体層のうち少なくとも一方の不純物の濃度は
第１の半導体層と接する側が低く形成されているので、
ホットキャリヤの発生を抑えるという高品質な半導体装
置を得る。
【００８０】又、この発明の請求項９によれば、請求項
８において、第１の半導体層と第２および第３の半導体
層とのそれぞれの境界が第２および第１のゲート電極に
それぞれかかる位置にて形成されているので、不純物濃
度の低い箇所での寄生抵抗を減少するという高品質な半
導体装置を得る。
８において、第１の半導体層と第２および第３の半導体
層とのそれぞれの境界が第２および第１のゲート電極に
それぞれかかる位置にて形成されているので、不純物濃
度の低い箇所での寄生抵抗を減少するという高品質な半
導体装置を得る。
【００８１】又、この発明の請求項１０によれば、請求
項４または請求項５または請求項７において、第２およ
び第３の半導体層のうち少なくとも一方の不純物の濃度
は第１の半導体層と接する側が低く、第５および第６の
半導体層のうち少なくとも一方の不純物の濃度は第４の
半導体層と接する側が低く形成されているので、ホット
キャリアの発生を抑えるという高品質な半導体装置を得
る。
項４または請求項５または請求項７において、第２およ
び第３の半導体層のうち少なくとも一方の不純物の濃度
は第１の半導体層と接する側が低く、第５および第６の
半導体層のうち少なくとも一方の不純物の濃度は第４の
半導体層と接する側が低く形成されているので、ホット
キャリアの発生を抑えるという高品質な半導体装置を得
る。
【００８２】又、この発明の請求項１１によれば、請求
項１０において、第１の半導体層と第２および第３の半
導体層とのそれぞれの境界が第２および第１のゲート電
極にそれぞれかかる位置にて形成され第４の半導体層と
第５および第６の半導体層とのそれぞれの境界が第３お
よび第４のゲート電極にかかる位置にて形成されている
ので、不純物濃度の低い箇所での寄生抵抗を減少すると
いう高品質な半導体装置を得る。
項１０において、第１の半導体層と第２および第３の半
導体層とのそれぞれの境界が第２および第１のゲート電
極にそれぞれかかる位置にて形成され第４の半導体層と
第５および第６の半導体層とのそれぞれの境界が第３お
よび第４のゲート電極にかかる位置にて形成されている
ので、不純物濃度の低い箇所での寄生抵抗を減少すると
いう高品質な半導体装置を得る。
【００８３】又、この発明の請求項１２によれば、半導
体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第
１のゲート電極を形成し、第１のゲート電極上に第２の
絶縁膜を形成し、第２の絶縁膜上に第１のゲート電極と
重なり合う領域を有するように第２のゲート電極を形成
する、そして、両ゲート電極の重なり合う領域に両ゲー
ト電極を貫通させて半導体基板上に至るコンタクトホー
ルを形成し、コンタクトホール内の両ゲート電極の露出
する領域にゲート絶縁膜を形成し、コンタクトホール内
に第２導電型の第３の半導体層を形成し、コンタクトホ
ール内の第３の半導体層上に第１導電型の第１の半導体
層を両ゲート電極にかかるように形成し、コンタクトホ
ール内の第１の半導体層上に第２導電型の第２の半導体
層を形成するようにしたので、従来の場合と同様の機能
を有しながらも、半導体基板上での占有面積を縮少する
ことが可能となり、延いては高集積化を図ることができ
る半導体装置の特殊な工程を必要としない半導体装置の
製造方法を得る。
体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第
１のゲート電極を形成し、第１のゲート電極上に第２の
絶縁膜を形成し、第２の絶縁膜上に第１のゲート電極と
重なり合う領域を有するように第２のゲート電極を形成
する、そして、両ゲート電極の重なり合う領域に両ゲー
ト電極を貫通させて半導体基板上に至るコンタクトホー
ルを形成し、コンタクトホール内の両ゲート電極の露出
する領域にゲート絶縁膜を形成し、コンタクトホール内
に第２導電型の第３の半導体層を形成し、コンタクトホ
ール内の第３の半導体層上に第１導電型の第１の半導体
層を両ゲート電極にかかるように形成し、コンタクトホ
ール内の第１の半導体層上に第２導電型の第２の半導体
層を形成するようにしたので、従来の場合と同様の機能
を有しながらも、半導体基板上での占有面積を縮少する
ことが可能となり、延いては高集積化を図ることができ
る半導体装置の特殊な工程を必要としない半導体装置の
製造方法を得る。
【００８４】又、この発明の請求項１３によれば、請求
項１２において、第１および第２のゲート電極の重なり
合う領域において第１および第２のゲート電極の幅を異
なるように形成し、コンタクトホールの径を両ゲート電
極のうち小さい方の幅より大きく大きい方の幅より小さ
く形成するので、工程を増やすことなく、より一層高集
積化を図ることができる半導体装置の製造方法を得る。
項１２において、第１および第２のゲート電極の重なり
合う領域において第１および第２のゲート電極の幅を異
なるように形成し、コンタクトホールの径を両ゲート電
極のうち小さい方の幅より大きく大きい方の幅より小さ
く形成するので、工程を増やすことなく、より一層高集
積化を図ることができる半導体装置の製造方法を得る。
【００８５】又、この発明の請求項１４によれば、半導
体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第
１の導電性膜を形成し、第１の導電性膜上に第２の絶縁
膜を形成し、第２の絶縁膜に第１の導電性膜上まで貫く
第１のコンタクトホールを形成し、第２の絶縁膜上に第
１の導電性膜と重なり合う領域を有するとともに第１の
コンタクトホールを介して第１の導電性膜と電気的に接
続される第２の導電性膜を形成する、そして、両導電性
膜の重なり合う領域に両導電性膜を貫通させて半導体基
板上に至る第２のコンタクトホールを形成し、第２のコ
ンタクトホール内の両導電性膜の露出する領域に第１の
ゲート絶縁膜を形成し、第２のコンタクトホール内に第
２導電型の第３の半導体層を形成し、第２のコンタクト
ホール内の第３の半導体層上に第１導電型の第１の半導
体層を両導電性膜にかかるように形成し、第２のコンタ
クトホール内の第１の半導体層上に第２導電型の第２の
半導体層を形成する、そして、両導電性膜の重なり合わ
ない領域で両導電性膜のうちいずれか一方を分断するよ
うに半導体基板上まで貫く第３のコンタクトホールを形
成し、第３のコンタクトホール内の一方の導電性膜の露
出する領域に第２のゲート絶縁膜を形成し、第３のコン
タクトホール内に第１導電型の第６の半導体層を形成
し、第３コンタクトホール内の第６の半導体層上に第２
導電型の第４の半導体層を一方の導電性膜にかかるよう
に形成し、第３のコンタクトホール内の第４の半導体層
上に第１導電型の第５の半導体層を形成するので、高集
積化を図ることができる半導体装置の製造方法を得る。
体基板上に第１の絶縁膜を形成し、第１の絶縁膜上に第
１の導電性膜を形成し、第１の導電性膜上に第２の絶縁
膜を形成し、第２の絶縁膜に第１の導電性膜上まで貫く
第１のコンタクトホールを形成し、第２の絶縁膜上に第
１の導電性膜と重なり合う領域を有するとともに第１の
コンタクトホールを介して第１の導電性膜と電気的に接
続される第２の導電性膜を形成する、そして、両導電性
膜の重なり合う領域に両導電性膜を貫通させて半導体基
板上に至る第２のコンタクトホールを形成し、第２のコ
ンタクトホール内の両導電性膜の露出する領域に第１の
ゲート絶縁膜を形成し、第２のコンタクトホール内に第
２導電型の第３の半導体層を形成し、第２のコンタクト
ホール内の第３の半導体層上に第１導電型の第１の半導
体層を両導電性膜にかかるように形成し、第２のコンタ
クトホール内の第１の半導体層上に第２導電型の第２の
半導体層を形成する、そして、両導電性膜の重なり合わ
ない領域で両導電性膜のうちいずれか一方を分断するよ
うに半導体基板上まで貫く第３のコンタクトホールを形
成し、第３のコンタクトホール内の一方の導電性膜の露
出する領域に第２のゲート絶縁膜を形成し、第３のコン
タクトホール内に第１導電型の第６の半導体層を形成
し、第３コンタクトホール内の第６の半導体層上に第２
導電型の第４の半導体層を一方の導電性膜にかかるよう
に形成し、第３のコンタクトホール内の第４の半導体層
上に第１導電型の第５の半導体層を形成するので、高集
積化を図ることができる半導体装置の製造方法を得る。
【図１】 この発明の実施例１における半導体装置の構
成を示す平面図および断面図である。
成を示す平面図および断面図である。
【図２】 図１に示す半導体装置の製造工程の一工程を
示す平面図および断面図である。
示す平面図および断面図である。
【図３】 図１に示す半導体装置の製造工程の一工程を
示す平面図および断面図である。
示す平面図および断面図である。
【図４】 図１に示す半導体装置の製造工程の一工程を
示す平面図および断面図である。
示す平面図および断面図である。
【図５】 図１に示す半導体装置の製造工程の一工程を
示す平面図および断面図である。
示す平面図および断面図である。
【図６】 図１に示す半導体装置の製造工程の一工程を
示す平面図および断面図である。
示す平面図および断面図である。
【図７】 この発明の実施例２における半導体装置のの
製造工程の一工程を示す平面図および断面図である。
製造工程の一工程を示す平面図および断面図である。
【図８】 この発明の実施例２における半導体装置の構
成を示す平面図および断面図である。
成を示す平面図および断面図である。
【図９】 この発明の実施例３における半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図１０】 この発明の実施例５における半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図１１】 この発明の実施例６における半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図１２】 この発明の実施例７における半導体装置の
構成を示す平面図および断面図である。
構成を示す平面図および断面図である。
【図１３】 図１２に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図１４】 図１２に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図１５】 図１２に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図１６】 図１２に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図１７】 図１２に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図１８】 図１２に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図１９】 従来における半導体装置の構成を示す平面
図および断面図である。
図および断面図である。
【図２０】 図１９に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図２１】 図１９に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図２２】 図１９に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
【図２３】 図１９に示す半導体装置の製造工程の一工
程を示す平面図および断面図である。
程を示す平面図および断面図である。
１ 半導体基板、１７，３５ 第１の絶縁膜、１８，３
６ 第１のゲート電極、２０，３８ 第２の絶縁膜、２
１，３９ 第２のゲート電極、２３，３１ コンタクト
ホール、２４ ゲート絶縁膜、２５，４３ 第１の半導
体層、２６，４４ 第２の半導体層、２７，４５ 第３
の半導体層、４１ 第２のコンタクトホール、４２ 第
１のゲート絶縁膜、４７ 第３のゲート電極、４８ 第
４のゲート電極、４９ 第１のコンタクトホール、５０
第３のコンタクトホール、５１ 第２のゲート絶縁
膜、５２ 第４の半導体層、５３ 第５の半導体層、５
４ 第６の半導体層、５７ 第１の導電性膜、５８ 第
２の導電性膜。
６ 第１のゲート電極、２０，３８ 第２の絶縁膜、２
１，３９ 第２のゲート電極、２３，３１ コンタクト
ホール、２４ ゲート絶縁膜、２５，４３ 第１の半導
体層、２６，４４ 第２の半導体層、２７，４５ 第３
の半導体層、４１ 第２のコンタクトホール、４２ 第
１のゲート絶縁膜、４７ 第３のゲート電極、４８ 第
４のゲート電極、４９ 第１のコンタクトホール、５０
第３のコンタクトホール、５１ 第２のゲート絶縁
膜、５２ 第４の半導体層、５３ 第５の半導体層、５
４ 第６の半導体層、５７ 第１の導電性膜、５８ 第
２の導電性膜。
Claims (14)
- 【請求項１】 半導体基板上に相互間に絶縁膜を介在さ
せて積層させた複数のゲート電極と、上記各ゲート電極
を貫通する第１導電型の第１の半導体層と、上記第１の
半導体層と上記各ゲート電極との間に形成されたゲート
絶縁膜と、上記第１の半導体層の上部および下部に形成
された第２導電型の第２および第３の半導体層とを備え
たことを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成された第１の絶縁膜
と、上記第１の絶縁膜上に形成された第１のゲート電極
と、上記第１のゲート電極上に形成された第２の絶縁膜
と、上記第２の絶縁膜上に上記第１のゲート電極と重な
り合う領域を有するように形成された第２のゲート電極
と、上記両ゲート電極を貫通する第１導電型の第１の半
導体層と、上記第１の半導体層と上記両ゲート電極との
間に形成されたゲート絶縁膜と、上記第１の半導体層の
上部および下部に形成された第２導電型の第２および第
３の半導体層とを備えたことを特徴とする半導体装置。 - 【請求項３】 第１および第２のゲート電極のうち少な
くとも一方が第１の半導体層を介して分断され２つのゲ
ート電極を形成していることを特徴とする請求項２記載
の半導体装置。 - 【請求項４】 半導体基板上に形成された第１の絶縁膜
と、上記第１の絶縁膜上に形成された第１のゲート電極
と、上記第１のゲート電極上に形成された第２の絶縁膜
と、上記第２の絶縁膜上に上記第１のゲート電極と重な
り合う領域を有するように形成された第２のゲート電極
と、上記第１および第２ゲート電極を貫通する第１導電
型の第１の半導体層と、上記第１の半導体層と上記第１
および第２のゲート電極との間に形成された第１のゲー
ト絶縁膜と、上記第１の半導体層の上部および下部に形
成された第２導電型の第２および第３の半導体層とから
成る第１の半導体層をチャネル層、第２および第３の半
導体層をソース／ドレイン層とする第１のＭＩＳ型トラ
ンジスタと、半導体基板上に形成された第３の絶縁膜
と、上記第３の絶縁膜上に形成された第３および第４の
ゲート電極と、上記第３および第４のゲート電極上に形
成された第４の絶縁膜と、上記第３および第４のゲート
電極に挟まれた第２導電型の第４の半導体層と、上記第
４の半導体層と上記第３および第４ゲート電極との間に
形成された第２のゲート絶縁膜と、上記第４の半導体層
の上部および下部に形成された第１導電型の第５および
第６の半導体層とから成る第４の半導体層をチャネル層
と、第５および第６の半導体層をソース／ドレイン層と
する第２のＭＩＳ型トランジスタとを備え、上記第３お
よび第４のゲート電極のいずれか一方が上記第１のゲー
ト電極と電気的に接続されており、もう一方が上記第２
のゲート電極と電気的に接続されていることを特徴とす
る半導体装置。 - 【請求項５】 第３および第４のゲート電極が第１およ
び第２のゲート電極のいずれか一方と同一層に形成され
ていることを特徴とする請求項４記載の半導体装置。 - 【請求項６】 第１の半導体層がＳｉとＧｅとの化合物
であることを特徴とする請求項２または請求項３記載の
半導体装置。 - 【請求項７】 第１および第４の半導体層のいずれか一
方がＳｉとＧｅとの化合物であることを特徴とする請求
項４または請求項５記載の半導体装置。 - 【請求項８】 第２および第３の半導体層のうち少なく
とも一方の不純物の濃度は第１の半導体層と接する側が
低く形成されていることを特徴とする請求項２または請
求項３または請求項６記載の半導体装置。 - 【請求項９】 第１の半導体層と第２および第３の半導
体層とのそれぞれの境界が第２および第１のゲート電極
にそれぞれかかる位置にて形成されていることを特徴と
する請求項８記載の半導体装置。 - 【請求項１０】 第２および第３の半導体層のうち少な
くとも一方の不純物の濃度は第１の半導体層と接する側
が低く、第５および第６の半導体層のうち少なくとも一
方の不純物の濃度は第４の半導体層と接する側が低く形
成されていることを特徴とする請求項４または請求項５
または請求項７記載の半導体装置。 - 【請求項１１】 第１の半導体層と第２および第３の半
導体層とのそれぞれの境界が第２および第１のゲート電
極にそれぞれかかる位置にて形成され第４の半導体層と
第５および第６の半導体層とのそれぞれの境界が第３お
よび第４のゲート電極にかかる位置にて形成されている
ことを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 半導体基板上に第１の絶縁膜を形成す
る工程と、上記第１の絶縁膜上に第１のゲート電極を形
成する工程と、上記第１のゲート電極上に第２の絶縁膜
を形成する工程と、上記第２の絶縁膜上に上記第１のゲ
ート電極と重なり合う領域を有するように第２のゲート
電極を形成する工程と、上記両ゲート電極の重なり合う
領域に上記両ゲート電極を貫通させて上記半導体基板上
に至るコンタクトホールを形成する工程と、上記コンタ
クトホール内の上記両ゲート電極の露出する領域にゲー
ト絶縁膜を形成する工程と、上記コンタクトホール内に
第２導電型の第３の半導体層を形成する工程と、上記コ
ンタクトホール内の上記第３の半導体層上に第１導電型
の第１の半導体層を上記両ゲート電極にかかるように形
成する工程と、上記コンタクトホール内の上記第１の半
導体層上に上記第２導電型の第２の半導体層を形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１３】 第１および第２のゲート電極の重なり
合う領域において第１および第２のゲート電極の幅を異
なるように形成し、コンタクトホールの径を上記両ゲー
ト電極のうち小さい方の幅より大きく大きい方の幅より
小さく形成することを特徴とする請求項１２記載の半導
体装置の製造方法。 - 【請求項１４】 半導体基板上に第１の絶縁膜を形成す
る工程と、上記第１の絶縁膜上に第１の導電性膜を形成
する工程と、上記第１の導電性膜上に第２の絶縁膜を形
成する工程と、上記第２の絶縁膜に上記第１の導電性膜
上まで貫く第１のコンタクトホールを形成する工程と、
上記第２の絶縁膜上に上記第１の導電性膜と重なり合う
領域を有するとともに上記第１のコンタクトホールを介
して上記第１の導電性膜と電気的に接続される第２の導
電性膜を形成する工程と、上記両導電性膜の重なり合う
領域に上記両導電性膜を貫通させて上記半導体基板上に
至る第２のコンタクトホールを形成する工程と、上記第
２のコンタクトホール内の上記両導電性膜の露出する領
域に第１のゲート絶縁膜を形成する工程と、上記第２の
コンタクトホール内に第２導電型の第３の半導体層を形
成する工程と、上記第２のコンタクトホール内の上記第
３の半導体層上に第１導電型の第１の半導体層を上記両
導電性膜にかかるように形成する工程と、上記第２のコ
ンタクトホール内の上記第１の半導体層上に上記第２導
電型の第２の半導体層を形成する工程と、上記両導電性
膜の重なり合わない領域で上記両導電性膜のうちいずれ
か一方を分断するように上記半導体基板上まで貫く第３
のコンタクトホールを形成する工程と、上記第３のコン
タクトホール内の上記一方の導電性膜の露出する領域に
第２のゲート絶縁膜を形成する工程と、上記第３のコン
タクトホール内に第１導電型の第６の半導体層を形成す
る工程と、上記第３のコンタクトホール内の上記第６の
半導体層上に第２導電型の第４の半導体層を上記一方の
導電性膜にかかるように形成する工程と、上記第３のコ
ンタクトホール内の上記第４の半導体層上に上記第１導
電型の第５の半導体層を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14340294A JP3400547B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14340294A JP3400547B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818039A JPH0818039A (ja) | 1996-01-19 |
| JP3400547B2 true JP3400547B2 (ja) | 2003-04-28 |
Family
ID=15337939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14340294A Expired - Fee Related JP3400547B2 (ja) | 1994-06-24 | 1994-06-24 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3400547B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704784B1 (ko) | 2005-03-07 | 2007-04-10 | 삼성전자주식회사 | 적층된 반도체 장치 및 그 제조방법 |
-
1994
- 1994-06-24 JP JP14340294A patent/JP3400547B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0818039A (ja) | 1996-01-19 |
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