JP3381646B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、ゲートフィンガー型のＭＯ
Ｓトランジスタにおける基板電位の固定構造とその形成
方法に関するものである。
【０００２】
【従来の技術】例えば無線通信等の分野で用いられる高
周波用ＭＯＳＬＳＩにおいては、ゲートを複数の電極指
に分岐させたタイプの電界効果トランジスタ（Field-Ef
fect Transistor,以下、ＦＥＴと略記する）、いわゆる
ゲートフィンガー型ＦＥＴと呼ばれるものがある。この
種のゲートフィンガー型ＦＥＴは高周波用ＭＯＳＬＳＩ
におけるアンプ等のアナログ系回路によく用いられ、高
出力が要求されている。
【０００３】ところで、ＭＯＳＦＥＴの最も基本的な特
性であるしきい値電圧Ｖｔ は、一般的に以下の（１）
式で表される。
【数１】 ここで、Ｖt：しきい値電圧、ＶSB：ソース−基板間電
圧、Ｖt0：ＶSB＝０の時のしきい値電圧、Φf：フェル
ミレベル、ＮA：基板不純物濃度、Ｃox：ゲート酸化膜
容量、ｑ：電子の電荷量、ε：半導体の誘電率、であ
る。（１）式中の（２Φf＋ＶSB）1/2とＶtとの関係を
グラフ化した例が図２３である。Φfは材料により決ま
る定数であるから、ＶSBの値によってＶtが変動するこ
とになり、ＶSBの値が大きくなる程、Ｖtが増大する傾
向を示す。
【０００４】また、ＭＯＳＦＥＴのドレイン−ソース間
電圧Ｖdsとドレイン電流Ｉdとの関係を示したものが図
２４である。図２４中の複数のＶds−Ｉd特性曲線Ｔ1〜
Ｔ6はゲート電位（Ｖg−Ｖt）が異なるものであり、ゲ
ート電位が高い程Ｖds−Ｉd特性曲線は上側に位置す
る。例えばＭＯＳＦＥＴをアンプに用いた場合、飽和領
域のＶds−Ｉd特性曲線Ｔ4と負荷曲線Ｆとの交点が動作
点Ｑとなり、動作点ＱにおいてＭＯＳＦＥＴが動作する
ようにゲート印加電圧Ｖgを所定の値に調整する。とこ
ろが、ゲート印加電圧Ｖgが一定であっても、実際のゲ
ート電位はＶg−Ｖ tであるから、Ｖtが変動すると動作
点Ｑも変動することになる。
【０００５】アンプに使用するようなＭＯＳＦＥＴでは
一般にゲート幅が１００〜４００μｍと大きいため、動
作に必要な数ｍＡ程度のドレイン電流Ｉdを得るため
に、通常、ゲート印加電圧Ｖgを１Ｖ付近まで下げて使
用している。したがって、Ｖtの変動の影響がより大き
くなり、Ｖtの変動による動作点の変動に起因して出力
波形の歪み、ゲインの低下等、特性上の不具合が生じ
る。すなわち、ＶSBの変動によりＶtが変動し、動作点
が変動するのであるから、ＭＯＳＦＥＴにおけるＶSBの
変動を充分に抑え、ＶSBを如何に一定に固定するかが重
要になる。
【０００６】
【発明が解決しようとする課題】ゲートフィンガー型Ｆ
ＥＴにおいて、上記ソース−基板間電圧（ＶSB）を固定
するための構造例を示したものが図１９、図２０であ
る。図１９に示す構造では、Ｎ+型ソース・ドレイン拡
散層５０上に複数のゲートフィンガー５１が形成され、
ＮチャネルＭＯＳＦＥＴ５２が構成されている。Ｎ+型
ソース・ドレイン拡散層５０はＰウェル層上に形成さ
れ、Ｐウェル層の電位（基板電位）を固定するためのウ
ェルコンタクト５３がＮ+型ソース・ドレイン拡散層５
０の両側方の２箇所に形成されている。また、図２０に
示す構造では、ウェルコンタクト５４がＮ+型ソース・
ドレイン拡散層５０の周囲を囲むように形成されてい
る。
【０００７】ところが、図１９および図２０に示した従
来の基板電位固定構造は、いずれにしろソース・ドレイ
ン拡散層の周辺部にウェルコンタクトを形成するもので
あるから、ゲートフィンガーの数が増えてゲート全体の
幅が大きくなればなる程、中央付近のゲートフィンガー
とウェルコンタクトの距離が離れ、この間の基板抵抗が
あるために基板電位を最低電位に固定することが難しく
なる。そこで、ゲートフィンガー型ＦＥＴの例ではない
が、ゲートに近い位置で基板電位を固定した例が、特開
平２−１５６６５号公報、特開昭６３−２５０１７７号
公報に記載されている。
【０００８】図２１は、特開平２−１５６６５号公報に
記載された基板電位固定構造である。この構造では、ウ
ェルコンタクト５５がＭＯＳＦＥＴ５６のＮ+ソース領
域５７を貫通してＰウェル領域５８にまで達し、これら
２つの領域５７、５８と電気的に接続されており、ウェ
ルコンタクト５５がいわばソースとウェルの共通コンタ
クトとなっている。そして、この共通コンタクトが層間
絶縁膜５９上に形成された配線６０に接続され、この配
線６０を介してＮ+ソース領域５７とＰウェル領域５８
の双方が最低電位に固定されるようになっている。
【０００９】図２２は、特開昭６３−２５０１７７号公
報に記載された基板電位固定構造である。この構造の場
合、ＭＯＳＦＥＴ６１のＮ+ソース領域６２に隣接して
ウェルコンタクト用のＰ+拡散領域６３が形成され、こ
れらＮ+ソース領域６２、Ｐ+拡散領域６３にソース電位
固定用コンタクト６４、基板電位固定用コンタクト６５
がそれぞれ形成されている。そして、これら２つのコン
タクト６４、６５が層間絶縁膜６６上に形成された配線
６７に共通に接続され、この配線６７を介してＮ+ソー
ス領域６２とＰウェル領域６８の双方が最低電位に固定
されるようになっている。
【００１０】しかしながら、これら２つの構造にもそれ
ぞれ問題点がある。通常、ＭＯＳＦＥＴのソース側とド
レイン側のコンタクト構造は対称的であるから、ソース
側とドレイン側のコンタクトホールの形成は１回のフォ
トリソグラフィー工程で可能である。ところが、図２１
に示した構造の場合、ソース側のコンタクトホールはＮ
+ソース領域を貫通してＰウェル領域にまで達し、ドレ
イン側のコンタクトホールはＮ+ドレイン領域までで止
まるという非対称性のため、ソース側とドレイン側のコ
ンタクトホールを１回のフォトリソグラフィー工程で形
成することができず、製造プロセスが複雑になる、とい
う欠点がある。一方、図２２に示した構造の場合、Ｎ+
ソース領域に隣接するウェルコンタクト用のＰ+拡散領
域を形成する必要があるため、ＭＯＳＦＥＴの占有面積
が大きくなり、素子の微細化に適さなくなる、という欠
点がある。
【００１１】本発明は、上記の課題を解決するためにな
されたものであって、製造プロセスの複雑化、ＭＯＳＦ
ＥＴの占有面積の増大といった従来の問題点を生じるこ
となく、基板電位を確実に固定して素子特性の安定化を
図ることができる半導体装置およびその製造方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の半導体装置は、半導体基板上に、
複数の電極指を有する制御電極と共通電極と出力電極と
を備え、前記制御電極の一つの電極指と共通電極用不純
物拡散領域と出力電極用不純物拡散領域とを有するトラ
ンジスタが複数個隣接して形成された活性領域が設けら
れ、第１導電型の不純物が導入された前記各トランジス
タの共通電極用不純物拡散領域の下方にあたる半導体基
板内部に、該半導体基板と電気的に接続されるとともに
前記各共通電極用不純物拡散領域と電気的に接続され、
前記第１導電型と反対の導電型である第２導電型の不純
物が導入された基板電位固定用不純物拡散領域が形成さ
れたことを特徴とするものである。
【００１３】本発明の第１の半導体装置は、複数の電極
指を有する制御電極を備えたトランジスタ、いわゆるゲ
ートフィンガー型トランジスタにおいて、トランジスタ
の共通電極用不純物拡散領域の下方に半導体基板および
共通電極用不純物拡散領域と電気的に接続された基板電
位固定用不純物拡散領域を形成したものである。この構
造では、基板電位固定用不純物拡散領域の電位を固定す
ることにより、半導体基板の電位と共通電極用不純物拡
散領域の電位がともに固定される。この場合、ゲートフ
ィンガー型トランジスタを構成する単体の各トランジス
タの下方でこれら電位を固定する構造のため、これら電
位が安定して共通の電位に固定される。
【００１４】また、前記基板電位固定用不純物拡散領域
を、前記活性領域外方の素子分離領域にまで延在させる
とよい。前記基板電位固定用不純物拡散領域を形成する
位置は、最低限、各トランジスタの共通電極用不純物拡
散領域の下方および制御電極の電極指の下方でよいが、
活性領域外方の素子分離領域にまで延在させた場合、基
板電位をより安定して固定することができる。
【００１５】前記共通電極用不純物拡散領域の形態とし
ては、第２導電型の不純物が導入されたウェル領域上に
形成し、前記基板電位固定用不純物拡散領域をウェル領
域内部に形成してもよい。具体的には、例えば、Ｎ型半
導体基板を用いた場合にこの基板内にＮ型の共通電極用
不純物拡散領域を形成するようにしてもよいし、Ｎ型半
導体基板内にＰウェル層を形成し、Ｐウェル層中にＰ型
の共通電極用不純物拡散領域を形成するようにしてもよ
い。
【００１６】また、本発明の第１の半導体装置半導体基
板において、前記各トランジスタの共通電極用不純物拡
散領域を貫通して基板電位固定用不純物拡散領域に達す
るコンタクトホールを設け、コンタクトホールの内部に
導電層を埋め込むことによって、基板電位固定用不純物
拡散領域が各共通電極用不純物拡散領域と電気的に接続
された構造とすることができる。そして、複数のトラン
ジスタを覆う層間絶縁膜上に共通配線を設け、コンタク
トホール内部に埋め込んだ導電層と共通配線とが電気的
に接続された構造とすることができる。この構造を採る
場合、各トランジスタの共通電極用不純物拡散領域にお
けるコンタクトホール部分を除く領域および出力電極用
不純物拡散領域の全域にあたる半導体基板の表面および
前記制御電極の表面に、コンタクトホール形成時のエッ
チング停止膜を設けるとよい。このエッチング停止膜を
設けた場合の利点については後述する。具体的には、層
間絶縁膜をシリコン酸化膜とした場合、エッチング停止
膜としてシリサイド膜を用いることが可能である。
【００１７】また、本発明の第２の半導体装置は、半導
体基板上に、複数の電極指を有する制御電極と共通電極
と出力電極とを備え、前記制御電極の一つの電極指と共
通電極用不純物拡散領域と出力電極用不純物拡散領域と
を有するトランジスタが複数個隣接して形成された活性
領域が設けられ、第１導電型の不純物が導入された前記
各トランジスタの共通電極用不純物拡散領域の下方にあ
たる半導体基板内部に、該半導体基板と電気的に接続さ
れ、前記活性領域外方の素子分離用絶縁膜の下方まで延
在し、前記第１導電型と反対の導電型である第２導電型
の不純物が導入された基板電位固定用不純物拡散領域が
形成され、前記複数のトランジスタを覆う層間絶縁膜
に、該層間絶縁膜を貫通して前記各トランジスタの共通
電極用不純物拡散領域に達する第１のコンタクトホール
と前記層間絶縁膜および素子分離用絶縁膜を貫通して前
記基板電位固定用不純物拡散領域に達する第２のコンタ
クトホールとがそれぞれ設けられ、これら第１および第
２のコンタクトホールの内部に導電層がそれぞれ埋め込
まれ、前記層間絶縁膜上に設けられた共通配線と前記各
導電層とが電気的に接続されることにより前記基板電位
固定用不純物拡散領域が前記各共通電極用不純物拡散領
域と電気的に接続されたことを特徴とするものである。
【００１８】本発明の第２の半導体装置においても、上
記本発明の第１の半導体装置と同様、半導体基板の電位
と共通電極用不純物拡散領域の電位を安定して共通の電
位に固定することができる。また、本発明の第１の半導
体装置におけるコンタクトの位置が共通電極用不純物拡
散領域内であるのに対して、本発明の第２の半導体装置
の場合、活性領域外の素子分離絶縁膜上になる。したが
って、基板電位固定のためのコンタクト構造を設けるこ
とにより占有面積が増大することはない。
【００１９】また、本発明の第２の半導体装置において
も、共通電極用不純物拡散領域をウェル領域上に形成
し、基板電位固定用不純物拡散領域をウェル領域内部に
形成することができる。そして、各トランジスタの共通
電極用不純物拡散領域の全域および出力電極用不純物拡
散領域の全域にあたる半導体基板の表面および制御電極
の表面に、コンタクトホール形成時のエッチング停止膜
を設けると良い点は本発明の第１の半導体装置と同様で
ある。
【００２０】また、本発明の第３の半導体装置は、半導
体基板上に、複数の電極指を有する制御電極と共通電極
と出力電極とを備え、前記制御電極の一つの電極指と共
通電極用不純物拡散領域と出力電極用不純物拡散領域と
を有するトランジスタが複数個隣接して形成された活性
領域が設けられ、第１導電型の不純物が導入された前記
各トランジスタの共通電極用不純物拡散領域の下方にあ
たる半導体基板内部に、該半導体基板と電気的に接続さ
れ前記第１導電型と反対の導電型である第２導電型の不
純物が導入された基板電位固定用不純物拡散領域が形成
され、前記半導体基板の裏面側から前記基板電位固定用
不純物拡散領域を貫通して前記共通電極用不純物拡散領
域に達するコンタクトホールが設けられるとともに該コ
ンタクトホールの内部に導電層が埋め込まれたことを特
徴とするものである。
【００２１】本発明の第１、第２の半導体装置が基板表
面側の配線を通じて基板電位固定用不純物拡散領域の電
位を固定していたのに対して、本発明の第３の半導体装
置では、基板裏面側から基板電位固定用不純物拡散領域
の電位を固定する構造である。よって、本発明の第３の
半導体装置の場合、基板表面側に設ける配線は出力電極
用不純物拡散領域に電位を与えるためだけの配線とな
り、配線領域を低減することができる。
【００２２】上記本発明の第１ないし第３の半導体装置
において、半導体基板中に第２導電型の不純物を導入し
てなる基板電位固定用不純物拡散領域に代えて、半導体
基板内部に半導体基板の材料とは異なる材料、例えば金
属からなり、基板電位固定用不純物拡散領域と同じ機能
を有する基板電位固定用導電層を設けてもよい。言い換
えると、一般的な方法では、例えばシリコン基板中に深
くボロンをイオン注入することによってＰ型の基板電位
固定用不純物拡散領域を形成することができるが、半導
体中に不純物を導入したこの種の基板電位固定用不純物
拡散領域に代えて、金属層を用いることもできる。半導
体基板中の深い位置に金属層を形成する構造は、２枚の
半導体基板の張り合わせ技術を用いることにより実現が
可能である。金属層を用いた場合、半導体中に不純物を
導入した基板電位固定用不純物拡散領域を用いた場合に
比べて、基板抵抗をさらに低減できるという利点を有し
ている。
【００２３】本発明の第１の半導体装置の製造方法は、
半導体基板の内部に第２導電型の不純物を導入すること
により基板電位固定用不純物拡散領域を形成する工程
と、前記半導体基板に前記基板電位固定用不純物拡散領
域に到達する第１のコンタクトホールを形成する工程
と、前記半導体基板表面に、制御電極と前記第２導電型
と反対の導電型である第１導電型の不純物を導入した共
通電極用不純物拡散領域と出力電極用不純物拡散領域と
を有するトランジスタを、該トランジスタの前記共通電
極用不純物拡散領域がその領域内に前記第１のコンタク
トホール形成箇所を含むように形成する工程と、前記第
１のコンタクトホール内に導電層を埋め込むことにより
前記共通電極用不純物拡散領域と前記基板電位固定用不
純物拡散領域とを電気的に接続する工程とを有すること
を特徴とするものである。
【００２４】本発明の第１の半導体装置の製造方法にお
いては、半導体基板内の基板電位固定用不純物拡散領域
に到達する第１のコンタクトホールを形成しておき、共
通電極用不純物拡散領域が第１のコンタクトホール形成
箇所を含むようにトランジスタを形成した後、第１のコ
ンタクトホール内に導電層を埋め込むことにより共通電
極用不純物拡散領域と基板電位固定用不純物拡散領域と
を電気的に接続することができ、ひいては共通電極用不
純物拡散領域と半導体基板の双方の電位を固定すること
ができる。
【００２５】上記製造方法において、前記トランジスタ
形成工程の後に、トランジスタを覆う層間絶縁膜を形成
する工程と、層間絶縁膜を貫通して第１のコンタクトホ
ールと連続する第２のコンタクトホールを形成する工程
と、第１および第２のコンタクトホールが連続してなる
コンタクトホール内に導電層を埋め込むことにより、共
通電極用不純物拡散領域と基板電位固定用不純物拡散領
域とを電気的に接続する工程と、導電層の上方にあたる
層間絶縁膜上に共通配線を形成する工程とを設けてもよ
い。さらに、第１のコンタクトホール形成工程の後に、
第１のコンタクトホール内部にシリコン酸化膜を埋め込
んでおき、ついで、トランジスタを形成し、シリコン酸
化膜からなる層間絶縁膜を形成した後、層間絶縁膜を貫
通する第２のコンタクトホールを形成する工程において
層間絶縁膜のエッチング、第１のコンタクトホール内部
に埋め込んだシリコン酸化膜のエッチングを連続して行
うことにより、第１および第２のコンタクトホールが連
続してなるコンタクトホールを形成するようにするとよ
い。
【００２６】上記方法を採る場合、第１のコンタクトホ
ール内部にシリコン酸化膜を埋め込み、トランジスタを
形成した後、トランジスタの共通電極用不純物拡散領域
における第１のコンタクトホール形成箇所を除く領域お
よびトランジスタの出力電極用不純物拡散領域の全域に
あたる半導体基板の表面および制御電極の表面に第２の
コンタクトホール形成工程でのエッチングを停止するた
めのエッチング停止膜を形成し、層間絶縁膜を形成した
後、第２のコンタクトホール形成工程を行うことが望ま
しい。エッチング停止膜としてはシリサイド膜を用いる
ことができる。
【００２７】エッチング停止膜を用いる理由は、第２の
コンタクトホール形成工程でエッチングを行う際には、
共通電極用不純物拡散領域内の第１のコンタクトホール
の部分では層間絶縁膜のエッチングに続いて、埋め込ん
だシリコン酸化膜をエッチングし、コンタクトホール底
部の位置を基板電位固定用不純物拡散領域の深さにまで
到達させる必要があるが、出力電極用不純物拡散領域の
側では層間絶縁膜のエッチングだけに留め、コンタクト
ホール底部の位置を出力電極用不純物拡散領域の表面で
留めなければならないからである。このように、共通電
極用不純物拡散領域側と出力電極用不純物拡散領域側で
非対称なエッチングを行う必要があるため、エッチング
停止膜を用いるのである。なお、エッチングすべき膜材
料にシリコン酸化膜を用いた場合、エッチング停止膜に
シリサイド膜を用いれば、充分なエッチング選択比が確
保でき、エッチング停止膜としての機能を果たすことが
できる。
【００２８】したがって、この方法を採用した場合、共
通電極用不純物拡散領域側のコンタクトホールの形成と
出力電極用不純物拡散領域側のコンタクトホールの形成
を１回のフォトリソグラフィー工程で行うことができ、
製造プロセスが複雑化することがない、という利点が得
られる。
【００２９】本発明の第２の半導体装置の製造方法は、
半導体基板の内部に第２導電型の不純物を導入すること
により基板電位固定用不純物拡散領域を形成する工程
と、前記半導体基板表面に前記基板電位固定用不純物拡
散領域の端部上方にまで延在する素子分離用絶縁膜を形
成する工程と、前記半導体基板表面の前記素子分離用絶
縁膜が形成された領域を除く活性領域に、制御電極と前
記第２導電型と反対の導電型である第１導電型の不純物
を導入した共通電極用不純物拡散領域と出力電極用不純
物拡散領域とを有するトランジスタを形成する工程と、
該トランジスタを覆う層間絶縁膜を形成する工程と、該
層間絶縁膜を貫通して前記トランジスタの前記共通電極
用不純物拡散領域に到達する第１のコンタクトホールを
形成する工程と、前記素子分離用絶縁膜が前記基板電位
固定用不純物拡散領域の端部上方にまで延在する箇所に
て前記層間絶縁膜および前記素子分離用絶縁膜を貫通し
て前記基板電位固定用不純物拡散領域に到達する第２の
コンタクトホールを形成する工程と、前記第１および第
２のコンタクトホール内にそれぞれ導電層を埋め込む工
程と、これら導電層の上方にあたる前記層間絶縁膜上に
共通配線を形成することにより前記共通電極用不純物拡
散領域と前記基板電位固定用不純物拡散領域とを電気的
に接続する工程とを有することを特徴とするものであ
る。
【００３０】本発明の第２の半導体装置の製造方法は、
基板電位固定用不純物拡散領域とのコンタクトを活性領
域外の素子分離絶縁膜上に配置した形態の本発明の第２
の半導体装置を製造する方法である。
【００３１】上記製造方法において、第１のコンタクト
ホールの形成と第２のコンタクトホールの形成とを同一
の工程にて行うことができる。その場合、第１の製造方
法と同様、トランジスタ形成工程の後に、トランジスタ
の共通電極用不純物拡散領域の全域および出力電極用不
純物拡散領域の全域にあたる半導体基板の表面および制
御電極の表面に第１および第２のコンタクトホール形成
工程でのエッチングを停止するためのエッチング停止膜
を形成し、層間絶縁膜を形成した後、第１および第２の
コンタクトホール形成工程を行うことが望ましい。この
エッチング停止膜の機能は、本発明の第１の半導体装置
の製造方法と同様であるが、本製造方法の場合には、基
板電位固定用不純物拡散領域の深さまで深くエッチング
すべき箇所は素子分離用絶縁膜の箇所であって、共通電
極用不純物拡散領域および出力電極用不純物拡散領域の
箇所ではエッチング深さをこれら不純物拡散領域表面に
留めなければならない。そこで、共通電極用不純物拡散
領域の全域および出力電極用不純物拡散領域の全域にエ
ッチング停止膜を形成する。
【００３２】また、上記本発明の第１、第２の半導体装
置の製造方法において、基板電位固定用不純物拡散領域
を形成する工程で、半導体基板内に第２導電型の不純物
を導入する際に注入エネルギーを変えた複数回の第２導
電型の不純物イオン注入を行い、その後の熱処理を経て
基板電位固定用不純物拡散領域とウェル領域とを形成す
ることが可能である。基板電位固定用不純物拡散領域と
ウェル領域とは同じ導電型の不純物を拡散した領域であ
るから、例えば半導体基板内の深い位置に高濃度、浅い
位置に低濃度のイオン注入を行った後、熱処理を行うこ
とによって、高濃度の不純物を含む基板電位固定用不純
物拡散領域とそれよりも低濃度の不純物を含むウェル領
域を同時に形成することができる。この方法を採れば、
基板電位固定用不純物拡散領域を形成するためのフォト
リソグラフィー工程とウェル領域を形成するためのフォ
トリソグラフィー工程が１回で済み、製造プロセスを簡
略化することができる。
【００３３】
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態を図１ないし図８を参照して説明
する。図１は本実施の形態の半導体装置の要部を示す断
面図であって、ゲートフィンガー型ＦＥＴの基板電位固
定構造を示している。
【００３４】図１に示すように、Ｐ型シリコン（Ｓｉ）
基板１（半導体基板）上にＰ型ウェル層２が形成され、
Ｐ型ウェル層２上にＮチャネルトランジスタ３が形成さ
れている。すなわち、Ｐ型Ｓｉ基板１上にシリコン酸化
膜（ＳｉＯ2）からなるゲート絶縁膜（図示略）を介し
てポリシリコンからなるゲート電極４（制御電極）が形
成されている。符号４は櫛型のゲート電極における各電
極指を示している。ゲート電極４の上面にシリサイド膜
５が形成され、側壁にはＳｉＯ2からなるサイドウォー
ル膜６が形成されている。シリコン基板１表面のゲート
電極４下の領域がチャネル領域となっており、チャネル
領域を挟む両側方がＮ+型（第１導電型）のソース領域
７（共通電極用不純物拡散領域）およびＮ+型のドレイ
ン領域８（出力電極用不純物拡散領域）となっている。
また、隣接するトランジスタにおいて、ソース領域７、
ドレイン領域８は互いに共通に用いられている。
【００３５】シリコン基板１表面のトランジスタ３が形
成された活性領域の外方はフィールド酸化膜９（素子分
離用絶縁膜）が形成された素子分離領域となっており、
シリコン基板１内部の活性領域からフィールド酸化膜９
の端部にかけて基板電位固定用Ｐ+層１０（基板電位固
定用不純物拡散領域）が形成されている。また、トラン
ジスタ３を覆う第１層間絶縁膜１１が形成され、ソース
領域７、ドレイン領域８上方にあたる部分にコンタクト
ホール１２、１３がそれぞれ形成されている。ソース領
域７側のコンタクトホール１２は、第１層間絶縁膜１１
を貫通し、さらに基板１表面のソース領域７を貫通し
て、基板電位固定用Ｐ+層１０の内部にまで達してい
る。ソース領域７表面のコンタクトホール１２部分を除
く領域にはシリサイド膜５が形成されている。一方、ド
レイン領域８側のコンタクトホール１３は、第１層間絶
縁膜１１を貫通し、ドレイン領域８表面に形成されたシ
リサイド膜５の表面で止まっている。これらコンタクト
ホール１２、１３の内部にはタングステン（Ｗ）層１４
（導電層）が埋め込まれている。
【００３６】第１層間絶縁膜１１上のタングステン層１
４上方にあたる領域にアルミニウム（Ａｌ）からなるソ
ース側第１Ａｌ配線１５、ドレイン側第１Ａｌ配線１６
が形成され、これら第１Ａｌ配線１５、１６上を含む第
１層間絶縁膜１１上に第２層間絶縁膜１７が形成されて
いる。さらに、第１層間絶縁膜１１上の第１Ａｌ配線１
５、１６上にあたる領域に第２層間絶縁膜１７を貫通す
るスルーホール１８、１９が形成され、第２層間絶縁膜
１７上のスルーホール１８、１９上方にあたる領域にソ
ース側第２Ａｌ配線２０、ドレイン側第２Ａｌ配線２１
がそれぞれ形成されている。なお、スルーホール１８、
１９内にはタングステンが埋め込まれている。
【００３７】次に、図２〜図８のプロセスフロー図を用
いて、上記構成の半導体装置の製造方法を工程順に説明
する。なお、図２〜図４は上記半導体装置の平面図であ
り、図５〜図８は図２〜図４の各破断線における縦断面
図である。まず、図５（ａ）に示すように、Ｐ型Ｓｉ基
板１表面に基板電位固定用Ｐ+層形成用のパターン（図
示せず）を形成した後、８００ｋｅＶ〜１．２ＭｅＶ程
度の高い注入エネルギーでボロン（第２導電型の不純
物）をイオン注入することによって、Ｐ型Ｓｉ基板１の
深い位置に基板電位固定用Ｐ+層１０を形成する。
【００３８】次いで、図５（ｂ）に示すように、全面に
シリコン酸化膜２２、シリコン窒化膜２３を順次形成す
る。シリコン酸化膜２２の形成には熱酸化法を用い、８
００〜９００℃の温度で膜厚５〜１５ｎｍ程度のシリコ
ン酸化膜２２を成長させる。また、シリコン窒化膜２３
の形成には低圧ＣＶＤ法を用い、膜厚１００〜２００ｎ
ｍ程度のシリコン窒化膜２３を成長させる。その後、フ
ォトリソグラフィー工程により、素子分離領域の孔およ
び基板電位固定用Ｐ+層に達するトレンチ（第１のコン
タクトホール）を形成するためのレジストパターン２４
を形成する。
【００３９】その後、図５（ｃ）に示すように、図５
（ｂ）に示したレジストパターン２４をマスクとしてシ
リコン窒化膜２３およびシリコン酸化膜２２のエッチン
グを行い、次いで、Ｓｉ基板１のエッチングを行うこと
により、素子分離領域を掘り込んだ孔２５、基板電位固
定用Ｐ+層１０の一部を掘り込んだトレンチ２６をそれ
ぞれ形成する。この際、エッチング深さとしては、トレ
ンチ２６の底部が基板電位固定用Ｐ+層１０にまで確実
に到達することが必須であり、深さを３００〜５００ｎ
ｍとする。
【００４０】次いで、図６（ｄ）に示すように、プラズ
マＣＶＤ法により全面に高密度プラズマＣＶＤ酸化膜２
７を成長させる。この際、高密度プラズマＣＶＤ酸化膜
２７の膜厚は、トレンチ２６がプラズマＣＶＤ酸化膜２
７によって充分に埋め込まれる膜厚とする必要があり、
５００〜１０００ｎｍとする。その後、ＣＭＰ法を用い
てＳｉ基板１上部のプラズマＣＶＤ酸化膜２７を研磨し
て基板１を平坦化し、素子分離領域の孔２５および基板
電位固定用Ｐ+層１０に達するトレンチ２６の内部にの
みプラズマＣＶＤ酸化膜２７が埋め込まれた状態とし、
これをフィールド酸化膜９とする。その後、ウェットエ
ッチングによりシリコン窒化膜２３およびシリコン酸化
膜２２を除去する。
【００４１】図６（ｄ）に示す工程に対応する平面図
が、図２（ａ）である。平面的には、素子分離領域と各
トランジスタのソース領域内の複数（図２（ａ）におい
ては６個）のコンタクトとなる部分（斜線部分）にフィ
ールド酸化膜９が形成されている。そして、活性領域２
８の外側、素子分離領域の端部にかかるように基板電位
固定用Ｐ+層１０の矩形状のパターンが形成されてい
る。なお、このパターン形状は矩形に限ることはない。
【００４２】次いで、図６（ｅ）に示すように、熱酸化
法により膜厚１０〜２０ｎｍ程度のシリコン酸化膜（図
示略）を全面に形成した後、Ｐ型ウェル層形成のイオン
注入用のレジストパターン２９を形成し、このレジスト
パターン２９をマスクとしてボロンをイオン注入する。
このイオン注入時には、不純物分布がレトログレードプ
ロファイルを示すように、注入エネルギーとドーズ量を
変えた複数回のイオン注入を行う。
【００４３】次いで、図６（ｆ）に示すように、レジス
トパターン２９を剥離し、ウェットエッチングによりシ
リコン酸化膜を除去した後、膜厚１０ｎｍ以下のゲート
酸化膜（図示略）を全面に形成する。その後、膜厚１０
０〜２００ｎｍ程度のポリシリコン膜を全面に形成し、
フォトリソグラフィー工程によりこれらポリシリコン膜
およびゲート酸化膜をパターニングし、ゲート電極４を
形成する。
【００４４】図６（ｆ）に示す工程に対応する平面図
が、図２（ｂ）である。平面的には、図２（ａ）に示し
た活性領域２８上に複数本（図２（ｂ）においては４
本）の電極指がかかるように、櫛形のゲート電極４のパ
ターンが形成されている。
【００４５】次いで、図７（ｇ）に示すように、ＬＤＤ
構造のソース領域７、ドレイン領域８を形成する。それ
には、まず１×１０13ｃｍ-2程度のドーズ量で砒素をイ
オン注入し、Ｎ型低濃度拡散層（図示略）を形成する。
そして、周知の方法によりゲート電極４の側壁にシリコ
ン酸化膜からなるサイドウォール膜６を形成した後、先
のイオン注入よりは高い１×１０15ｃｍ-2程度のドーズ
量で砒素をイオン注入し、Ｎ型高濃度拡散層を形成して
ＬＤＤ構造のソース領域７、ドレイン領域８とする。こ
こまでの工程でゲートフィンガー型のトランジスタ３が
形成される。
【００４６】次いで、図７（ｈ）に示すように、スパッ
タ等の成膜法と熱処理とを用いて、シリコン基板１上と
ゲート電極４をなすポリシリコン膜上にコバルトあるい
はチタン（ＣｏあるいはＴｉ）を含むシリサイド膜５
（ＣｏＳｉ2、ＴｉＳｉ2）を選択的に成長させる。ここ
では、素子分離領域のフィールド酸化膜９上とソース領
域７内のコンタクト部分のフィールド酸化膜９上にはシ
リサイド膜５は成長しない。
【００４７】次いで、図７（ｉ）に示すように、全面を
覆うシリコン酸化膜からなる第１層間絶縁膜１１をＣＶ
Ｄ法により形成した後、ソース領域７およびドレイン領
域８とのコンタクトホール１２、１３を形成するための
レジストパターン３０を形成する。この際、ソース領域
７側では基板電位固定用Ｐ+層１０に達するフィールド
酸化膜９（コンタクトホールの位置に相当）との位置合
わせを行う必要があり、レジストパターン３０の開口部
の寸法をコンタクトホールの寸法にアライメント余裕を
考慮した寸法とする。
【００４８】次いで、図８（ｊ）に示すように、レジス
トパターン３０をマスクとしたプラズマエッチングを行
い、ソース領域７、ドレイン領域８側それぞれのコンタ
クトホール１２、１３（第２のコンタクトホール）を形
成する（後述するように、実際にはゲート電極４のコン
タクトホールも同時に形成する）。この際、エッチング
時間を管理したプラズマエッチングを行い、第１層間絶
縁膜１１の膜厚分とトレンチ２６の深さ分とを合わせた
膜厚のシリコン酸化膜を除去し得るだけの充分なエッチ
ング時間を確保する。
【００４９】この時、ドレイン領域８上の第１層間絶縁
膜１１を全てエッチングし終わった段階でドレイン領域
８上のシリサイド膜５が露出するが、一般的にシリコン
酸化膜用のエッチャントではシリサイド膜に対するエッ
チング選択比が充分に確保できるため、シリサイド膜５
がエッチング停止膜として機能し、ドレイン領域８側は
これ以上エッチングされることがない。また、ソース領
域７側においても、アライメント余裕を取った分だけレ
ジストパターン３０の開口部が大きく、第１層間絶縁膜
１１をエッチングし終わった段階でトレンチ２６の周囲
でわずかにシリサイド膜５が露出するが、ここでも同様
にエッチングが停止し、トレンチ２６の大きさが拡大す
ることはない。なお、本実施の形態ではシリサイド膜５
を用いたが、シリコン酸化膜用のエッチャントに対する
エッチング選択比が大きい膜材料であれば、シリサイド
以外の材料を用いてもよい。
【００５０】図８（ｊ）に示す工程に対応する平面図
が、図３（ｃ）である。平面的には、ソース領域７、ド
レイン領域８のコンタクトホール１２、１３の形状はゲ
ート電極４の電極指に沿って長く延びるスリット状の形
状とする。よって、特にソース領域１２では、ソース領
域７全体に達するコンタクトホール１２がスリット状に
開口してソース領域７とのコンタクトを取り、その中の
略正方形状のトレンチ２６の部分で基板電位固定用Ｐ+
層１０とのコンタクトを取る構造となっている。また、
図８（ｊ）はＣ−Ｃ’線に沿う断面図のため、上記の説
明ではこの工程でソース領域７、ドレイン領域８のコン
タクトホール１２、１３を形成するとだけ述べたが、実
際には、図３（ｃ）に示すように、ゲート電極４の複数
の電極指間を結ぶ接続部分で、ゲート電極４と後で形成
するゲート配線とのコンタクトを取るための複数個（図
３（ｃ）においては３個）の略正方形状のコンタクトホ
ール３１を形成している。
【００５１】次いで、図８（ｋ）に示すように、ソース
領域７のコンタクトホール１２およびトレンチ２６の内
部、ドレイン領域８のコンタクトホール１３の内部をそ
れぞれ埋め込むタングステン層１４を形成する。
【００５２】次いで、図８（ｌ）に示すように、第１層
間絶縁膜１１上の全面にアルミニウム膜を成膜し、フォ
トリソグラフィー工程によりタングステン層１４上方に
あたる領域にアルミニウム膜を残すようにパターニング
を行い、タングステン層４の箇所でソース領域７、ドレ
イン領域８とそれぞれ電気的に接続するソース側第１Ａ
ｌ配線１５、ドレイン側第１Ａｌ配線１６を形成する。
【００５３】次いで、これら第１Ａｌ配線１５、１６上
を含む第１層間絶縁膜１１上の全面に第２層間絶縁膜１
７を成膜する。そして、フォトリソグラフィー工程によ
り第１Ａｌ配線１５、１６上にあたる領域に第２層間絶
縁膜１７を貫通するスルーホール１８、１９を形成した
後、スルーホール１８、１９内にタングステン膜を埋め
込む。そして、第２層間絶縁膜１７上の全面にアルミニ
ウム膜を成膜し、最後に、フォトリソグラフィー工程に
よりスルーホール１８、１９上方にあたる領域にアルミ
ニウム膜を残すようにパターニングを行い、スルーホー
ル１８、１９の箇所でソース側第１Ａｌ配線１５、ドレ
イン側第１Ａｌ配線１６とそれぞれ電気的に接続するソ
ース側第２Ａｌ配線２０（共通配線）、ドレイン側第２
Ａｌ配線２１を形成する。
【００５４】図８（ｌ）に示す工程に対応する平面図
が、図４（ｄ）である。平面的には、ソース側の第１Ａ
ｌ配線１５と第２Ａｌ配線２０、ドレイン側の第１Ａｌ
配線１６と第２Ａｌ配線２１はともに重なっており、ソ
ース側配線とドレイン側配線とはソース領域７、ドレイ
ン領域８のスリット状のコンタクトホール１２、１３に
沿って反対方向に延びている。また、ゲート電極４上の
３個のコンタクトホール３１の並ぶ方向（ソース側配
線、ドレイン側配線の延びる方向と直交する方向）に第
１Ａｌ配線からなるゲート配線３２が形成されている。
すなわち、ゲート配線３２は第１層目のＡｌ配線から形
成され、ソース側配線およびドレイン側配線はゲート配
線４と直交しても接触しないように第２層目のＡｌ配線
から形成されており、これら配線は２層配線構造を採っ
ている。したがって、ソース側第１Ａｌ配線１５とドレ
イン側第１Ａｌ配線１６は、配線とは言ってもコンタク
トホール１２、１３上にのみ存在している。以上の工程
により、本実施の形態の半導体装置が完成する。
【００５５】本実施の形態の半導体装置においては、ト
ランジスタ３のソース領域７を貫通して基板電位固定用
Ｐ+層１０に達するコンタクトホールが設けられ、コン
タクトホールの内部にタングステン層１４が埋め込まれ
たことにより、基板電位固定用Ｐ+層１０とソース領域
７とが電気的に接続されている。さらに、タングステン
層１４がソース側第１Ａｌ配線１５を経てソース側第２
Ａｌ配線２０に接続されている。したがって、ソース側
第２Ａｌ配線２０の電位を固定することにより、ソース
領域７と基板電位固定用Ｐ+層１０とが共通の電位に固
定される構造となっている。しかも、ゲートフィンガー
型ＦＥＴを構成する単体のトランジスタ３が全てこのよ
うな構造となっているため、ゲートフィンガー型ＦＥＴ
の周辺領域でコンタクトを取っていた従来の構造と異な
り、基板電位を充分に安定して固定することができる。
また、本実施の形態の場合、基板電位固定用Ｐ+層１０
が素子分離領域まで延在しているため、基板電位がより
安定する。
【００５６】また、基板電位固定用Ｐ+層１０とのコン
タクトをソース領域７を貫通して行っているため、ソー
ス領域に隣接した箇所にコンタクト領域を設けていた従
来の構造と異なり、ＦＥＴの占有面積がそれ程大きくな
ることもない。
【００５７】その結果、本実施の形態のＦＥＴによれ
ば、Ｖｔの変動を充分に小さく抑えることができ、この
ゲートフィンガー型ＦＥＴを例えばアナログ回路におけ
るアンプ等に用いた場合、動作点の変動に起因する出力
波形の歪み、ゲインの低下等、特性上の不具合や占有面
積の増大が生じることなく、良好な特性を有するアナロ
グ回路を実現することができる。
【００５８】さらに、本実施の形態の場合、ソース領域
７内のコンタクトホール１２部分を除く領域とドレイン
領域８全域、およびゲート電極４の上面にコンタクトホ
ール形成時のエッチング停止膜であるシリサイド膜５を
設けた。このシリサイド膜５の存在によって本発明の特
徴であるソース側とドレイン側で非対称な深さのコンタ
クトホールを１回のフォトリソグラフィー工程で形成す
ることができ、製造プロセスを複雑化することがない、
という効果を奏することができる。また、上記の領域へ
のシリサイド膜５の成膜は選択的に行われるため、この
点でもフォトリソグラフィー工程数を増やすことがない
優れた方法である。
【００５９】また、単結晶シリコンやポリシリコンに比
べて比抵抗が低いシリサイド膜５の使用により、製造プ
ロセス上の効果のみならず、表面にシリサイド膜５を持
つソース領域７やドレイン領域８、さらにはゲート電極
４の低抵抗化を図ることができる。したがって、ゲート
フィンガー型ＦＥＴにおける応答速度を向上させること
ができる、といった素子特性上の効果も得ることができ
る。
【００６０】［第２の実施の形態］以下、本発明の第２
の実施の形態を図９ないし図１７を参照して説明する。
図９は本実施の形態の半導体装置の要部を示す断面図で
あって、ゲートフィンガー型ＦＥＴの基板電位固定構造
を示している。本実施の形態も基板内に基板電位固定用
Ｐ+層を設ける点では第１の実施の形態と同様である
が、コンタクトの形態が異なっている。すなわち、第１
の実施の形態がソース領域を貫通して基板電位固定用Ｐ
+層に接続する共通のコンタクトを取っていたのに対
し、本実施の形態では、ソース領域とは別に素子分離領
域のフィールド酸化膜を貫通して基板電位固定用Ｐ+層
に接続するコンタクトを取っている点が異なっている。
【００６１】図９に示すように、Ｐ型シリコン基板１
（半導体基板）表面のＰ型ウェル層２上にＮチャネルト
ランジスタ３が形成されている。すなわち、Ｐ型シリコ
ン基板１上にゲート絶縁膜（図示略）を介してポリシリ
コンからなるゲート電極４が形成されている。ゲート電
極４上面にシリサイド膜５が形成され、側壁にはサイド
ウォール膜６が形成されている。そして、シリコン基板
１表面に、Ｎ+型（第１導電型）のソース領域７（共通
電極用不純物拡散領域）およびＮ+型のドレイン領域８
（出力電極用不純物拡散領域）が形成されている。
【００６２】シリコン基板１表面の素子分離領域にはフ
ィールド酸化膜９（素子分離用絶縁膜）が形成され、シ
リコン基板１内部の活性領域からフィールド酸化膜９の
端部にかけて基板電位固定用Ｐ+層１０が形成されてい
る。また、トランジスタ３を覆う第１層間絶縁膜１１が
形成され、ソース領域７、ドレイン領域８上方にあたる
部分に第１層間絶縁膜１１を貫通するコンタクトホール
３４、１３（第１のコンタクトホール）がそれぞれ形成
されている。また、基板電位固定用Ｐ+層１０がフィー
ルド酸化膜９の端部に延在した箇所で第１層間絶縁膜１
１およびフィールド酸化膜９を貫通して基板電位固定用
Ｐ+層１０に達するコンタクトホール３５（第２のコン
タクトホール）が形成されている。シリコン基板１表面
のソース領域７全域とドレイン領域８全域にはシリサイ
ド膜５が形成されており、ソース領域７、ドレイン領域
８上のコンタクトホール３４、１３はシリサイド膜５表
面で止まっている。そして、これら全てのコンタクトホ
ール３４、１３、３５の内部にはタングステン（Ｗ）層
１４（導電層）が埋め込まれている。
【００６３】第１層間絶縁膜１１上のタングステン層１
４上方にあたる領域にアルミニウム（Ａｌ）からなるソ
ース側第１Ａｌ配線３６、ドレイン側第１Ａｌ配線１６
がそれぞれ形成されるとともに、ソース側第１Ａｌ配線
３６はフィールド酸化膜９上のコンタクトホール３５内
のタングステン層１４上方にまで延び、これと接続され
ている。そして、これら第１Ａｌ配線３６、１６上を含
む第１層間絶縁膜１１上に第２層間絶縁膜１７が形成さ
れている。さらに、第１層間絶縁膜１１上の第１Ａｌ配
線３６、１６上にあたる領域に第２層間絶縁膜１７を貫
通するスルーホール１８、１９が形成され、第２層間絶
縁膜１７上のスルーホール１８、１９上方にあたる領域
にソース側第２Ａｌ配線３７、ドレイン側第２Ａｌ配線
２１がそれぞれ形成されている。なお、スルーホール１
８、１９にはコンタクト部と同様にタングステン層が埋
め込まれている。
【００６４】次に、図１０〜図１７のプロセスフロー図
を用いて、上記構成の半導体装置の製造方法を工程順に
説明する。なお、図１０〜図１３は上記半導体装置の平
面図であり、図１４、図１５は図１０〜図１３のフィー
ルド酸化膜上のコンタクトホールを通る破断線における
縦断面図、図１６、図１７は図１０〜図１３のゲート電
極を横切る破断線における縦断面図である。
【００６５】本実施の形態の製造方法において、図１４
（ａ）、図１６（ａ）に示すように、シリコン基板１内
に基板電位固定用Ｐ+層１０を形成する工程からフィー
ルド酸化膜９を形成する工程、Ｐウェル層２を形成する
工程、ゲート電極４を形成する工程まではほぼ同様であ
るため、この間の詳細な説明は省略する。ただし、第１
の実施の形態のように、ソース領域７となる箇所を貫通
して基板電位固定用Ｐ +層１０に達するトレンチ２６を
形成する必要はなく、フィールド酸化膜９を選択酸化法
で形成すればよい。
【００６６】なお、基板電位固定用Ｐ+層形成工程終了
後の平面図を示したものが図１０（ａ）であり、基板電
位固定用Ｐ+層１０のパターンが活性領域２８外の素子
分離領域のフィールド酸化膜９のパターン端部と重なっ
ている。ゲート電極形成工程終了後の平面図を示したも
のが図１１（ｂ）であり、活性領域２８上に複数本（図
１１（ｂ）においては４本）の電極指を有する櫛形のゲ
ート電極４のパターンが形成されている。
【００６７】ゲート電極４形成後、図１４（ｂ）、図１
６（ｂ）に示すように、砒素をイオン注入し、Ｎ型低濃
度拡散層（図示略）を形成する。そして、ゲート電極４
の側壁にサイドウォール膜６を形成した後、再度砒素を
イオン注入してＮ型高濃度拡散層を形成し、ＬＤＤ構造
のソース領域７、ドレイン領域８とする。ここまでの工
程でトランジスタ３が形成される。
【００６８】次いで、シリコン基板１上のソース領域７
全域およびドレイン領域８全域とゲート電極４上にシリ
サイド膜５を選択成長させる。次いで、第１層間絶縁膜
１１を全面に形成した後、ソース領域７、ドレイン領域
８、およびフィールド酸化膜９上のコンタクトホール３
４、１３、３５を形成するためのレジストパターン（図
示せず）を形成する。次いで、このレジストパターンを
マスクとしたプラズマエッチングを行い、ソース領域７
上のコンタクトホール３４、ドレイン領域８上のコンタ
クトホール１３、基板電位固定用Ｐ+層１０がフィール
ド酸化膜９の端部に延在した箇所でのフィールド酸化膜
９上のコンタクトホール３５（第１のコンタクトホー
ル）をそれぞれ形成する（後述するように、実際にはゲ
ート電極上のコンタクトホールも同時に形成する）。こ
の際、エッチング時間を管理したプラズマエッチングを
行い、図１４（ｂ）に示すように、フィールド酸化膜９
上のコンタクトホール３５がフィールド酸化膜９を貫通
して基板電位固定用Ｐ+層１０に到達するだけの充分な
エッチング時間を確保する。この時、図１６（ｂ）に示
すように、ソース領域７上およびドレイン領域８上では
シリサイド膜５がエッチング停止膜として機能し、シリ
サイド膜５表面でエッチングが停止する。
【００６９】図１４（ｂ）、図１６（ｂ）に示す工程に
対応する平面図が、図１２（ｃ）である。平面的には、
ソース領域７、ドレイン領域８の各コンタクトホール３
４、１３の形状はゲート電極４に沿って長く延びるスリ
ット状の形状とする。また、フィールド酸化膜９上のコ
ンタクトホール３５は、各ソース領域７が延びる方向に
沿って両側に２個ずつ設ける。また、図１４（ｂ）、図
１６（ｂ）の断面図には現れないが、実際には、図１２
（ｃ）に示すように、ゲート電極４の複数の電極指間を
結ぶ接続部分でゲート電極４と後で形成するゲート配線
とのコンタクトを取るための複数個（図１２（ｃ）にお
いては３個）のコンタクトホール３１を形成する。
【００７０】次いで、図１５（ｃ）、図１７（ｃ）に示
すように、ソース領域７のコンタクトホール３４内、ド
レイン領域８のコンタクトホール１３内、およびフィー
ルド酸化膜９上のコンタクトホール３５内をそれぞれ埋
め込むタングステン層１４を形成する。次いで、第１層
間絶縁膜１１上にタングステン層１４の箇所でソース領
域７、ドレイン領域８とそれぞれ電気的に接続するソー
ス側第１Ａｌ配線３６、ドレイン側第１Ａｌ配線１６を
形成する。ソース側第１Ａｌ配線３６は、図１５（ｃ）
に示すように、フィールド酸化膜９上のコンタクトホー
ル３５内のタングステン層１４上方まで延在させ、ソー
ス領域７と基板電位固定用Ｐ+層１０のための共通配線
とする。
【００７１】次いで、第２層間絶縁膜１７を成膜した
後、ソース側第１Ａｌ配線３６およびドレイン側第１Ａ
ｌ配線１６上に第２層間絶縁膜１７を貫通するスルーホ
ール１８、１９をそれぞれ形成し、スルーホール１８、
１９の内部にタングステンを埋め込む。そして、全面に
アルミニウム膜を成膜し、最後に、スルーホール１８、
１９の箇所でソース側第１Ａｌ配線３６、ドレイン側第
１Ａｌ配線１６とそれぞれ電気的に接続するソース側第
２Ａｌ配線３７、ドレイン側第２Ａｌ配線２１を形成す
る。
【００７２】図１５（ｃ）、図１７（ｃ）に示す工程に
対応する平面図が、図１３（ｄ）である。平面的には、
ソース側の第１Ａｌ配線３６と第２Ａｌ配線３７、ドレ
イン側の第１Ａｌ配線１６と第２Ａｌ配線２１はともに
重なっており、ソース側配線とドレイン側配線とはソー
ス領域７、ドレイン領域８のスリット状のコンタクトホ
ール３４、１３に沿って反対方向に延びている。また、
ゲート電極４上の３個のコンタクトホール３１の並ぶ方
向（ソース側配線、ドレイン側配線の延びる方向と直交
する方向）に第１Ａｌ配線からなるゲート配線３２が形
成されている。以上の工程により、本実施の形態の半導
体装置が完成する。
【００７３】本実施の形態の場合、ソース領域７と基板
電位固定用Ｐ+層１０とがタングステン層１４を介して
ソース側第１Ａｌ配線３６、ソース側第２Ａｌ配線３７
に共通に接続されている。よって、ソース側第２Ａｌ配
線３７の電位を固定することにより、ソース領域７と基
板電位固定用Ｐ+層１０とが共通の電位に固定され、基
板電位を充分に安定して固定することができる。また、
本実施の形態の場合も、基板電位固定用Ｐ+層１０が素
子分離領域まで延在しているため、基板電位がより安定
する。
【００７４】また、本実施の形態の場合、基板電位固定
用Ｐ+層１０とのコンタクト部分を素子の形成には用い
ない素子分離領域に設けているため、ＦＥＴの占有面積
が増大することがないし、第１の実施の形態と比べた場
合、特にソース領域７の占有面積を低減することが可能
である。
【００７５】このように、本実施の形態のＦＥＴにおい
ても、Ｖｔの変動が小さく抑えられ、このゲートフィン
ガー型ＦＥＴをアナログ回路等に用いた場合、動作点の
変動に起因する出力波形の歪み、ゲインの低下等、特性
上の不具合や占有面積の増大が生じることなく、良好な
特性を有するアナログ回路が実現できる、という第１の
実施の形態と同様の効果を奏することができる。
【００７６】［第３の実施の形態］以下、本発明の第３
の実施の形態を図１８を参照して説明する。図１８は本
実施の形態の半導体装置の要部を示す断面図であって、
ゲートフィンガー型ＦＥＴの基板電位固定構造を示して
いる。本実施の形態も基板内に基板電位固定用Ｐ+層を
設ける点では第１、第２の実施の形態と同様であるが、
コンタクトの形態が異なっている。すなわち、第１、第
２の実施の形態がコンタクトの位置は別として基板の表
面側から電位固定用Ｐ+層に接続するコンタクトを取っ
ていたのに対し、本実施の形態では、基板の裏面側から
基板電位固定用Ｐ+層に接続するコンタクトを取る点が
異なっている。
【００７７】図１８に示すように、Ｐ型シリコン基板１
（半導体基板）表面のＰ型ウェル層２上にＮチャネルト
ランジスタ３が形成されている。すなわち、Ｐ型シリコ
ン基板１上にゲート絶縁膜（図示略）を介してサイドウ
ォール膜６を有するポリシリコンゲート電極４が形成さ
れている。そして、シリコン基板１表面にＮ+型（第１
導電型）のソース領域７（共通電極用不純物拡散領域）
およびＮ+型のドレイン領域８（出力電極用不純物拡散
領域）が形成されている。
【００７８】シリコン基板１表面の活性領域の外方はフ
ィールド酸化膜９（素子分離用絶縁膜）が形成された素
子分離領域となっており、シリコン基板１内部の活性領
域からフィールド酸化膜９の端部にかけて基板電位固定
用Ｐ+層１０が形成されている。また、基板１上に第１
層間絶縁膜１１が形成され、第１層間絶縁膜１１のドレ
イン領域８上方にあたる部分にコンタクトホール１３が
形成されている。そして、基板１裏面側から基板電位固
定用Ｐ+層１０を貫通してソース領域７に達するコンタ
クトホール３９が形成されている。これらコンタクトホ
ール１３、３９の内部にはタングステン（Ｗ）層１４
（導電層）が埋め込まれている。
【００７９】第１層間絶縁膜１１上のタングステン層１
４上方にあたる領域にアルミニウム（Ａｌ）からなるド
レイン側第１Ａｌ配線１６が形成され、第１層間絶縁膜
１１上に第２層間絶縁膜１７が形成されている。さら
に、第１層間絶縁膜１１上のドレイン側第１Ａｌ配線１
６上にあたる領域に第２層間絶縁膜１７を貫通するスル
ーホール１９が形成され、スルーホール１９内にタング
ステンが埋め込まれている。そして、第２層間絶縁膜１
７上のスルーホール１９上方にあたる領域にドレイン側
第２Ａｌ配線２１が形成されている。
【００８０】本実施の形態の場合、任意の方法によりＰ
型シリコン基板１自体の電位を固定することにより、基
板電位固定用Ｐ+層１０およびソース領域７の電位を固
定することが可能になる。したがって、本実施の形態の
大きな利点は、基板１の表面側にソース配線が不要にな
るという点である。
【００８１】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態においては、半導体基板にＰ型シリ
コン基板を用い、Ｐ型ウェル層上にＮチャネルトランジ
スタを形成し、基板電位固定用の不純物拡散領域をＰ型
とした例を挙げたが、本発明を適用し得る構成はこれに
限ることなく、上記各導電型が逆であってもよいし、ウ
ェル層を設けずに基板上に直接トランジスタを形成する
構成でもよい。
【００８２】また、上記実施の形態では半導体基板中に
不純物を導入することにより基板電位固定用不純物拡散
領域を形成したが、この種の基板電位固定用不純物拡散
領域に代えて、金属層を用いることもできる。半導体基
板中の深い位置に金属層を形成する構造は、２枚の半導
体基板の張り合わせ技術を用いることにより実現が可能
である。金属層を用いた場合、半導体中に不純物を導入
した基板電位固定用不純物拡散領域を用いた場合に比べ
て、基板抵抗をさらに低減できるという利点を有してい
る。
【００８３】また、上記実施の形態で用いた各パターン
の平面形状、各層の構成材料や膜厚等の寸法、また、製
造方法における各工程の処理条件等、種々の具体的な記
載については適宜設計変更が可能なことは勿論である。
【００８４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ゲートフィンガー型ＦＥＴの下方に基板電位固
定用不純物拡散領域を設け、これと共通電極用不純物拡
散領域を電気的に接続したことにより、基板電位を充分
に安定して固定することができる。この時、基板電位固
定用不純物拡散領域のコンタクトを共通電極用不純物拡
散領域を貫通するようにしたり、素子分離領域に配置し
たりしたため、トランジスタの占有面積が増大すること
もない。その結果、トランジスタのしきい値電圧の変動
を充分に小さく抑えることができ、このゲートフィンガ
ー型ＦＥＴを例えばアナログ回路におけるアンプ等に用
いた場合、動作点の変動に起因する出力波形の歪み、ゲ
インの低下等、特性上の欠陥や占有面積の増大が生じる
ことなく、安定した特性を有するアナログ回路を実現す
ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体装置の要
部を示す縦断面図である。
【図２】 同、半導体装置の製造工程を順を追って示す
プロセスフロー図（平面図）である。
【図３】 同、プロセスフロー図の続きである。
【図４】 同、プロセスフロー図の続きである。
【図５】 同、半導体装置の製造工程を順を追って示す
プロセスフロー図（縦断面図）である。
【図６】 同、プロセスフロー図の続きである（図６
（ｄ）は図２（ａ）のＡ−Ａ’線に沿う縦断面図であ
り、図６（ｆ）は図２（ｂ）のＢ−Ｂ’線に沿う縦断面
図である）。
【図７】 同、プロセスフロー図の続きである。
【図８】 同、プロセスフロー図の続きである（図８
（ｊ）は図３（ｃ）のＣ−Ｃ’線に沿う縦断面図であ
り、図８（ｌ）は図４（ｄ）のＤ−Ｄ’線に沿う縦断面
図である）。
【図９】 本発明の第２の実施の形態の半導体装置の要
部を示す縦断面図である。
【図１０】 同、半導体装置の製造工程を順を追って示
すプロセスフロー図（平面図）である。
【図１１】 同、プロセスフロー図の続きである。
【図１２】 同、プロセスフロー図の続きである。
【図１３】 同、プロセスフロー図の続きである。
【図１４】 同、半導体装置の製造工程を順を追って示
すプロセスフロー図（縦断面図）である（図１４（ａ）
は図１１（ｂ）のＡ−Ａ’線に沿う縦断面図であり、図
１４（ｂ）は図１２（ｃ）のＣ−Ｃ’線に沿う縦断面図
である）。
【図１５】 同、プロセスフロー図の続きである（図１
５（ｃ）は図１３（ｄ）のＥ−Ｅ’線に沿う縦断面図で
ある）。
【図１６】 同、プロセスフロー図の続きである（図１
６（ａ）は図１１（ｂ）のＢ−Ｂ’線に沿う縦断面図で
あり、図１６（ｂ）は図１２（ｃ）のＤ−Ｄ’線に沿う
縦断面図である）。
【図１７】 同、プロセスフロー図の続きである（図１
７（ｃ）は図１３（ｄ）のＦ−Ｆ’線に沿う縦断面図で
ある）。
【図１８】 本発明の第３の実施の形態の半導体装置の
要部を示す縦断面図である。
【図１９】 従来の半導体装置におけるウェルコンタク
ト構造の一例を示す平面図である。
【図２０】 従来の半導体装置におけるウェルコンタク
ト構造の他の例を示す平面図である。
【図２１】 従来の半導体装置におけるウェルコンタク
ト構造の改良例を示す断面図である。
【図２２】 従来の半導体装置におけるウェルコンタク
ト構造の他の改良例を示す断面図である。
【図２３】 ＭＯＳＦＥＴのしきい値電圧のパラメータ
である（２Φf＋ＶS B）1/2とＶtとの関係を示すグラフ
の一例である。
【図２４】 ＭＯＳＦＥＴのＶds−Ｉd特性を示す図で
ある。
【符号の説明】
１ Ｐ型シリコン基板（半導体基板） ２ Ｐ型ウェル層 ３ Ｎチャネルトランジスタ ４ ゲート電極（制御電極） ５ シリサイド膜（エッチング停止膜） ６ サイドウォール膜 ７ ソース領域（共通電極用不純物拡散領域） ８ ドレイン領域（出力電極用不純物拡散領域） ９ フィールド酸化膜（素子分離用絶縁膜） １０ 基板電位固定用Ｐ+層（基板電位固定用不純物拡
散領域） １１ 第１層間絶縁膜 １２，１３，３４，３５，３９ コンタクトホール １４ タングステン層（導電層） １５，３６ ソース側第１Ａｌ配線 １６ ドレイン側第１Ａｌ配線 １７ 第２層間絶縁膜 １８，１９ スルーホール ２０，３７ ソース側第２Ａｌ配線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−151846（ＪＰ，Ａ) 特開 昭60−223155（ＪＰ，Ａ) 特開 平４−150070（ＪＰ，Ａ) 特開 平５−129422（ＪＰ，Ａ) 菅野卓雄監修、伊藤隆司編，ＵＬＳＩ デバイス・プロセス技術，日本，社団法 人電子情報通信学会，1997年 ６月 １ 日，ｐ．136−137 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8234 - 21/8249 H01L 27/06 H01L 27/08

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、複数の電極指を有する
    制御電極と共通電極と出力電極とを備え、前記制御電極
    の一つの電極指と共通電極用不純物拡散領域と出力電極
    用不純物拡散領域とを有するトランジスタが複数個隣接
    して形成された活性領域が設けられ、第１導電型の不純
    物が導入された前記各トランジスタの共通電極用不純物
    拡散領域の下方にあたる半導体基板内部に、該半導体基
    板と電気的に接続され前記第１導電型と反対の導電型で
    ある第２導電型の不純物が導入された基板電位固定用不
    純物拡散領域が形成され、前記半導体基板の裏面側から
    前記基板電位固定用不純物拡散領域を貫通して前記共通
    電極用不純物拡散領域に達するコンタクトホールが設け
    られるとともに該コンタクトホールの内部に導電層が埋
    め込まれたことを特徴とする半導体装置。
  2. 【請求項２】 前記半導体基板中に前記第２導電型の不
    純物が導入された基板電位固定用不純物拡散領域に代え
    て、前記半導体基板内部に該半導体基板の材料とは異な
    る材料からなり、前記基板電位固定用不純物拡散領域と
    同じ機能を有する基板電位固定用導電層が設けられたこ
    とを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記基板電位固定用導電層が金属からな
    ることを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 半導体基板の内部に第２導電型の不純物
    を導入することにより基板電位固定用不純物拡散領域を
    形成する工程と、前記半導体基板に前記基板電位固定用
    不純物拡散領域に到達する第１のコンタクトホールを形
    成する工程と、前記半導体基板表面に、制御電極と前記
    第２導電型と反対の導電型である第１導電型の不純物を
    導入した共通電極用不純物拡散領域と出力電極用不純物
    拡散領域とを有するトランジスタを、該トランジスタの
    前記共通電極用不純物拡散領域がその領域内に前記第１
    のコンタクトホール形成箇所を含むように形成する工程
    と、前記トランジスタを覆う層間絶縁膜を形成する工程
    と、前記層間絶縁膜を貫通して前記第１のコンタクトホ
    ールと連続する第２のコンタクトホールを形成する工程
    と、前記第１および第２のコンタクトホールが連続して
    なるコンタクトホール内に導電層を埋め込むことにより
    前記共通電極用不純物拡散領域と前記基板 電位固定用不
    純物拡散領域とを電気的に接続する工程と、前記導電層
    の上方にあたる前記層間絶縁膜上に共通配線を形成する
    工程とを有することを特徴とする半導体装置の製造方
    法。
  5. 【請求項５】 前記第１のコンタクトホール形成工程の
    後に、前記第１のコンタクトホール内部にシリコン酸化
    膜を埋め込んでおき、前記トランジスタを形成し、シリ
    コン酸化膜からなる前記層間絶縁膜を形成した後、該層
    間絶縁膜を貫通する前記第２のコンタクトホールを形成
    する工程において層間絶縁膜のエッチング、前記第１の
    コンタクトホール内部に埋め込んだシリコン酸化膜のエ
    ッチングを連続して行うことにより前記第１および第２
    のコンタクトホールが連続してなるコンタクトホールを
    形成することを特徴とする請求項４に記載の半導体装置
    の製造方法。
  6. 【請求項６】 前記第１のコンタクトホール内部に前記
    シリコン酸化膜を埋め込み、前記トランジスタを形成し
    た後、前記トランジスタの共通電極用不純物拡散領域に
    おける第１のコンタクトホール形成箇所を除く領域およ
    び前記トランジスタの出力電極用不純物拡散領域の全域
    にあたる前記半導体基板の表面および前記制御電極の表
    面に前記第２のコンタクトホール形成工程でのエッチン
    グを停止するためのエッチング停止膜を形成し、前記層
    間絶縁膜を形成した後、前記第２のコンタクトホール形
    成工程を行うことを特徴とする請求項５に記載の半導体
    装置の製造方法。
  7. 【請求項７】 前記エッチング停止膜としてシリサイド
    膜を用いることを特徴とする請求項６に記載の半導体装
    置の製造方法。
  8. 【請求項８】 半導体基板の内部に第２導電型の不純物
    を導入することにより基板電位固定用不純物拡散領域を
    形成する工程と、前記半導体基板表面に前記基板電位固
    定用不純物拡散領域の端部上方にまで延在する素子分離
    用絶縁膜を形成する工程と、前記半導体基板表面の前記
    素子分離用絶縁膜が形成された領域を除く活性領域に、
    制御電極と前記第２導電型と反対の導電型である第１導
    電型の不純物を導入した共通電極用不純物拡散領域と出
    力電極用不純物拡散領域とを有するトランジスタを形成
    する工程と、該トランジスタを覆う層間絶縁膜を形成す
    る工程と、該層間絶縁膜を貫通して前記トランジスタの
    前記共通電極用不純物拡散領域に到達する第１のコンタ
    クトホールを形成する工程と、前記素子分離用絶縁膜が
    前記基板電位固定用不純物拡散領域の端部上方にまで延
    在する箇所にて前記層間絶縁膜および前記素子分離用絶
    縁膜を貫通して前記基板電位固定用不純物拡散領域に到
    達する第２のコンタクトホールを形成する工程と、前記
    第１および第２のコンタクトホール内にそれぞれ導電層
    を埋め込む工程と、これら導電層の上方にあたる前記層
    間絶縁膜上に共通配線を形成することにより前記共通電
    極用不純物拡散領域と前記基板電位固定用不純物拡散領
    域とを電気的に接続する工程とを有し、前記第１のコン
    タクトホールの形成と前記第２のコンタクトホールの形
    成とを同一の工程にて行うことを特徴とする半導体装置
    の製造方法。
  9. 【請求項９】 前記トランジスタ形成工程の後に、前記
    トランジスタの共通電極用不純物拡散領域の全域および
    前記出力電極用不純物拡散領域の全域にあたる前記半導
    体基板の表面および前記制御電極の表面に前記第１およ
    び第２のコンタクトホール形成工程でのエッチングを停
    止するためのエッチング停止膜を形成し、前記層間絶縁
    膜を形成した後、前記第１および第２のコンタクトホー
    ル形成工程を行うことを特徴とする請求項８に記載の半
    導体装置の製造方法。
  10. 【請求項１０】 前記エッチング停止膜としてシリサイ
    ド膜を用いることを特徴とする請求項９に記載の半導体
    装置の製造方法。
  11. 【請求項１１】 前記基板電位固定用不純物拡散領域を
    形成する工程において、前記半導体基板内に前記第２導
    電型の不純物を導入する際に注入エネルギーを変えた複
    数回の前記第２導電型の不純物のイオン注入を行い、そ
    の後の熱処理を経て前記基板電位固定用不純物拡散領域
    とウェル領域とを形成することを特徴とする請求項４な
    いし１０のいずれかに記載の半導体装置の製造方法。
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JP2009016686A (ja) * 2007-07-06 2009-01-22 Toshiba Corp 高周波用トランジスタ
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JP2012033972A (ja) * 2011-11-04 2012-02-16 Renesas Electronics Corp 半導体装置
JP6295802B2 (ja) * 2014-04-18 2018-03-20 ソニー株式会社 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス

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* Cited by examiner, † Cited by third party
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