JP2729422B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2729422B2 JP2729422B2 JP3274091A JP27409191A JP2729422B2 JP 2729422 B2 JP2729422 B2 JP 2729422B2 JP 3274091 A JP3274091 A JP 3274091A JP 27409191 A JP27409191 A JP 27409191A JP 2729422 B2 JP2729422 B2 JP 2729422B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌ
ａｔｏｒ）構造を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジ
スタ（以下ＭＯＳＦＥＴと略記する）の構造に関するも
のである。
に、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌ
ａｔｏｒ）構造を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジ
スタ（以下ＭＯＳＦＥＴと略記する）の構造に関するも
のである。
【０００２】
【従来の技術】絶縁体層上に単結晶シリコン層を形成す
るＳＯＩ技術は、半導体集積回路の高速度化，高密度化
および高信頼性化を可能とする半導体プロセス技術であ
り、特に将来の三次元回路素子における絶縁層を介して
デバイス層を積層化する構造の実現には不可欠の技術で
ある。
るＳＯＩ技術は、半導体集積回路の高速度化，高密度化
および高信頼性化を可能とする半導体プロセス技術であ
り、特に将来の三次元回路素子における絶縁層を介して
デバイス層を積層化する構造の実現には不可欠の技術で
ある。
【０００３】以下、従来のＳＯＩ構造を有するＭＯＳＦ
ＥＴの構造について、図７に基づいて説明する。図７を
参照して、単結晶シリコン基板１には、絶縁体層２を介
在させて、単結晶シリコン層３が形成され、この単結晶
シリコン層３上には、薄いゲート誘電体薄膜４を介在さ
せて、ゲート電極５が設けられている。
ＥＴの構造について、図７に基づいて説明する。図７を
参照して、単結晶シリコン基板１には、絶縁体層２を介
在させて、単結晶シリコン層３が形成され、この単結晶
シリコン層３上には、薄いゲート誘電体薄膜４を介在さ
せて、ゲート電極５が設けられている。
【０００４】単結晶シリコン層３の、ゲート電極５直下
の領域には、ｐ型不純物である硼素を、比較的薄い濃度
であるたとえば１０16〜１０17／ｃｍ3 含むチャネル領
域６が形成されており、このチャネル領域６の両端に
は、ｎ型不純物であるヒ素あるいはリンを、比較的濃い
濃度であるたとえば１０19〜１０21／ｃｍ3 含むソース
領域７およびドレイン領域８が隣接して形成されてい
る。単結晶シリコン層３上には層間絶縁膜９が形成さ
れ、この層間絶縁膜９の所定箇所には、コンタクトホー
ル１０が開口されている。このコンタクトホール１０に
は、ソース領域７あるいはドレイン領域８とコンタクト
ホール１０の底部において電気的に接続される導電配線
層１１が設けられている。
の領域には、ｐ型不純物である硼素を、比較的薄い濃度
であるたとえば１０16〜１０17／ｃｍ3 含むチャネル領
域６が形成されており、このチャネル領域６の両端に
は、ｎ型不純物であるヒ素あるいはリンを、比較的濃い
濃度であるたとえば１０19〜１０21／ｃｍ3 含むソース
領域７およびドレイン領域８が隣接して形成されてい
る。単結晶シリコン層３上には層間絶縁膜９が形成さ
れ、この層間絶縁膜９の所定箇所には、コンタクトホー
ル１０が開口されている。このコンタクトホール１０に
は、ソース領域７あるいはドレイン領域８とコンタクト
ホール１０の底部において電気的に接続される導電配線
層１１が設けられている。
【０００５】次に、図７に示した従来のＳＯＩ構造を有
するＭＯＳＦＥＴを形成する工程について、図８（ａ）
ないし（ｃ）に基づいて説明する。
するＭＯＳＦＥＴを形成する工程について、図８（ａ）
ないし（ｃ）に基づいて説明する。
【０００６】まず、図８（ａ）を参照して、単結晶シリ
コン基板１に対して、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏ
ｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法ある
いはレーザ再結晶化法などにより、絶縁体層２を介在さ
せて単結晶シリコン層３を有するＳＯＩ構造を形成す
る。ここでＳＩＭＯＸ法とは、単結晶シリコン基板１中
に酸素を注入し、表面に単結晶シリコン層３を残して内
部にＳｉＯ2 層からなる絶縁体層２を形成する方法であ
る。またレーザ再結晶化法とは、絶縁体層２上に堆積し
た多結晶シリコン層に対してレーザビームを照射して加
熱溶融し、その溶融領域を再結晶成長させて単結晶シリ
コン層３を形成する方法である。このようなＳＯＩ技術
については、「応用物理 第５４巻 第１２号（１９８
５） ｐ１２７４〜ｐ１２８３」に詳細に述べられてい
る。
コン基板１に対して、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏ
ｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）法ある
いはレーザ再結晶化法などにより、絶縁体層２を介在さ
せて単結晶シリコン層３を有するＳＯＩ構造を形成す
る。ここでＳＩＭＯＸ法とは、単結晶シリコン基板１中
に酸素を注入し、表面に単結晶シリコン層３を残して内
部にＳｉＯ2 層からなる絶縁体層２を形成する方法であ
る。またレーザ再結晶化法とは、絶縁体層２上に堆積し
た多結晶シリコン層に対してレーザビームを照射して加
熱溶融し、その溶融領域を再結晶成長させて単結晶シリ
コン層３を形成する方法である。このようなＳＯＩ技術
については、「応用物理 第５４巻 第１２号（１９８
５） ｐ１２７４〜ｐ１２８３」に詳細に述べられてい
る。
【０００７】次に、図８（ｂ）を参照して、単結晶シリ
コン層３を所定のパターンの島状に加工する。
コン層３を所定のパターンの島状に加工する。
【０００８】次に、単結晶シリコン層３上にゲート誘電
体薄膜４を形成した後、その上に、不純物をドープした
多結晶シリコン層を形成し、この多結晶シリコン層に写
真製版およびドライエッチングを施すことにより、ゲー
ト電極５をパターニング形成する。さらに、図８（ｃ）
に示すように、ゲート電極５をマスクとしてｎ型不純物
としてのヒ素またはリンをイオン注入することにより、
ソース領域７およびドレイン領域８を形成する。
体薄膜４を形成した後、その上に、不純物をドープした
多結晶シリコン層を形成し、この多結晶シリコン層に写
真製版およびドライエッチングを施すことにより、ゲー
ト電極５をパターニング形成する。さらに、図８（ｃ）
に示すように、ゲート電極５をマスクとしてｎ型不純物
としてのヒ素またはリンをイオン注入することにより、
ソース領域７およびドレイン領域８を形成する。
【０００９】その後、層間絶縁膜９を形成し、ソース領
域７およびドレイン領域８上の層間絶縁膜９の所定の位
置にコンタクトホール１０を開口し、さらにこのコンタ
クトホール１０においてソース領域７およびドレイン領
域８と電気的に接続される導電配線層１１が形成され、
図７に示した構造が完成する。
域７およびドレイン領域８上の層間絶縁膜９の所定の位
置にコンタクトホール１０を開口し、さらにこのコンタ
クトホール１０においてソース領域７およびドレイン領
域８と電気的に接続される導電配線層１１が形成され、
図７に示した構造が完成する。
【００１０】次に、上述した従来のＳＯＩ型ＭＯＳＦＥ
Ｔの動作について説明する。図７を参照して、ゲート電
極５に電圧を印加してＭＯＳＦＥＴを動作状態におく
と、チャネル領域６の表面には、ソース領域７およびド
レイン領域８と同じ導電型のキャリアが誘起され、いわ
ゆるチャネルが形成される。この誘起されるキャリアの
量は、印加されるゲート電圧により制御されるために、
ゲート電圧によりソース領域７とドレイン領域８との間
の電流を制御することができる。これがＭＯＳＦＥＴの
動作原理である。
Ｔの動作について説明する。図７を参照して、ゲート電
極５に電圧を印加してＭＯＳＦＥＴを動作状態におく
と、チャネル領域６の表面には、ソース領域７およびド
レイン領域８と同じ導電型のキャリアが誘起され、いわ
ゆるチャネルが形成される。この誘起されるキャリアの
量は、印加されるゲート電圧により制御されるために、
ゲート電圧によりソース領域７とドレイン領域８との間
の電流を制御することができる。これがＭＯＳＦＥＴの
動作原理である。
【００１１】通常、単結晶シリコン層３の膜厚は５００
〜５０００Åの間に設定されるが、膜厚が１１００Å程
度より薄い場合には、薄膜ＳＯＩ−ＭＯＳＦＥＴと呼ば
れ、従来の単結晶シリコン層３が厚いＳＯＩ−ＭＯＳＦ
ＥＴの場合と比較して、多くの特徴を有する。
〜５０００Åの間に設定されるが、膜厚が１１００Å程
度より薄い場合には、薄膜ＳＯＩ−ＭＯＳＦＥＴと呼ば
れ、従来の単結晶シリコン層３が厚いＳＯＩ−ＭＯＳＦ
ＥＴの場合と比較して、多くの特徴を有する。
【００１２】その特徴の１つとして、絶縁体層２上の単
結晶シリコン層３（いわゆるＳＯＩ層）が薄いために、
従来のＭＯＳＦＥＴの場合の半導体基板表面のごく浅い
層に相当する部分に強制的に電流を流すことができるこ
とになる。したがって、半導体素子が微細化されてゲー
ト電極５の長さが０．２μｍ以下になった場合にも、十
分に良好なＭＯＳＦＥＴの動作を得ることができる。す
なわち、従来のＭＯＳＦＥＴにおいて発生していた、ゲ
ート電圧をオフにしたときにソース／ドレイン領域間に
異常電流が流れる、いわゆるパンチスルー現象を防止す
ることができる。
結晶シリコン層３（いわゆるＳＯＩ層）が薄いために、
従来のＭＯＳＦＥＴの場合の半導体基板表面のごく浅い
層に相当する部分に強制的に電流を流すことができるこ
とになる。したがって、半導体素子が微細化されてゲー
ト電極５の長さが０．２μｍ以下になった場合にも、十
分に良好なＭＯＳＦＥＴの動作を得ることができる。す
なわち、従来のＭＯＳＦＥＴにおいて発生していた、ゲ
ート電圧をオフにしたときにソース／ドレイン領域間に
異常電流が流れる、いわゆるパンチスルー現象を防止す
ることができる。
【００１３】
【発明が解決しようとする課題】従来のＳＯＩ型ＭＯＳ
ＦＥＴは、以上のように構成されていたため、ソース領
域７およびドレイン領域８と導電配線層１１とを電気的
に接続するために、層間絶縁膜９にコンタクトホール１
０を開口する必要があり、このコンタクトホール１０を
開口するためのエッチング時に、薄い単結晶シリコン層
７がオーバエッチングされて、導電配線層１１が図８に
示すように単結晶シリコン層７を貫通してしまい、単結
晶シリコン７と導電配線層１１とのコンタクト面積が十
分にとれないためにコンタクト抵抗が高くなるという問
題があった。
ＦＥＴは、以上のように構成されていたため、ソース領
域７およびドレイン領域８と導電配線層１１とを電気的
に接続するために、層間絶縁膜９にコンタクトホール１
０を開口する必要があり、このコンタクトホール１０を
開口するためのエッチング時に、薄い単結晶シリコン層
７がオーバエッチングされて、導電配線層１１が図８に
示すように単結晶シリコン層７を貫通してしまい、単結
晶シリコン７と導電配線層１１とのコンタクト面積が十
分にとれないためにコンタクト抵抗が高くなるという問
題があった。
【００１４】また、チャネル領域６が電気的に浮いてい
るために、いわゆる基板浮遊効果によりソース／ドレイ
ン領域間の耐圧が劣化するという問題点もあった。
るために、いわゆる基板浮遊効果によりソース／ドレイ
ン領域間の耐圧が劣化するという問題点もあった。
【００１５】本発明は上記従来の問題点を解決するた
め、オーバエッチングによってコンタクトホール１０が
単結晶シリコン層３を貫通してしまうことがなく、ま
た、基板浮遊効果によるソース／ドレイン領域間の耐圧
の劣化の生じないＳＯＩ型ＭＯＳＦＥＴを含む半導体装
置を提供することを目的とする。
め、オーバエッチングによってコンタクトホール１０が
単結晶シリコン層３を貫通してしまうことがなく、ま
た、基板浮遊効果によるソース／ドレイン領域間の耐圧
の劣化の生じないＳＯＩ型ＭＯＳＦＥＴを含む半導体装
置を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置は、絶縁体層と、絶縁体層上に形成
され、第１導電型のチャネル領域、該チャネル領域の一
方の端部に隣接して設けられた第２導電型のソース領域
およびチャネル領域の他方の端部に隣接して設けられた
第２導電型のドレイン領域を含む半導体層と、チャネル
領域上にゲート誘電体膜を介在させて設けられたゲート
電極と、ソース領域およびドレイン領域の各表面とその
近傍のみを覆うように設けられた、第２導電型の多結晶
半導体層あるいは非晶質半導体層とを備える。上記半導
体層の、チャネル領域、ソース領域およびドレイン領域
を除く領域の所定部分には、第１導電型のボディ領域が
設けられ、ソース領域およびドレイン領域は、その底面
が半導体層の下面よりも上方に位置するように、半導体
層表面から半導体層の厚さよりも浅い深さにかけて形成
されている。上記半導体層は、チャネル領域からボディ
領域まで、ソース領域およびドレイン領域の下方の領域
を経て連続して延びる、第１導電型の延長部をさらに含
み、チャネル領域とボディ領域とが、延長部を介して電
気的に接続されるとともに、ボディ領域には、所定の固
定電位を印加するための導電配線層が接続されている。
本発明の半導体装置は、絶縁体層と、絶縁体層上に形成
され、第１導電型のチャネル領域、該チャネル領域の一
方の端部に隣接して設けられた第２導電型のソース領域
およびチャネル領域の他方の端部に隣接して設けられた
第２導電型のドレイン領域を含む半導体層と、チャネル
領域上にゲート誘電体膜を介在させて設けられたゲート
電極と、ソース領域およびドレイン領域の各表面とその
近傍のみを覆うように設けられた、第２導電型の多結晶
半導体層あるいは非晶質半導体層とを備える。上記半導
体層の、チャネル領域、ソース領域およびドレイン領域
を除く領域の所定部分には、第１導電型のボディ領域が
設けられ、ソース領域およびドレイン領域は、その底面
が半導体層の下面よりも上方に位置するように、半導体
層表面から半導体層の厚さよりも浅い深さにかけて形成
されている。上記半導体層は、チャネル領域からボディ
領域まで、ソース領域およびドレイン領域の下方の領域
を経て連続して延びる、第１導電型の延長部をさらに含
み、チャネル領域とボディ領域とが、延長部を介して電
気的に接続されるとともに、ボディ領域には、所定の固
定電位を印加するための導電配線層が接続されている。
【００１７】
【００１８】
【作用】本発明の半導体装置によれば、ソース／ドレイ
ン領域の表面上に多結晶半導体層あるいは非晶質半導体
層が設けられているため、この領域を覆う層間絶縁膜に
コンタクトホールを形成して、その際にオーバエッチン
グが発生したとしても、オーバエッチングが多結晶半導
体層あるいは非晶質半導体層の厚み方向の途中で停止
し、半導体層３にまでは達しないため、このコンタクト
ホール内に形成される導電配線層とソース／ドレイン領
域とのコンタクト面積が十分に確保され、コンタクト抵
抗の増大が防止される。
ン領域の表面上に多結晶半導体層あるいは非晶質半導体
層が設けられているため、この領域を覆う層間絶縁膜に
コンタクトホールを形成して、その際にオーバエッチン
グが発生したとしても、オーバエッチングが多結晶半導
体層あるいは非晶質半導体層の厚み方向の途中で停止
し、半導体層３にまでは達しないため、このコンタクト
ホール内に形成される導電配線層とソース／ドレイン領
域とのコンタクト面積が十分に確保され、コンタクト抵
抗の増大が防止される。
【００１９】また、チャネル領域とボディ領域とが、第
１導電型の延長部を介して電気的に接続されるととも
に、ボディ領域には、所定の固定電位を印加するための
導電配線層が接続されているため、ボディ領域に所定の
固定電位を印加することにより、いわゆる基板浮遊効果
によってチャネル領域に蓄積した余剰キャリアを引き抜
き、それによってソース／ドレイン領域間の耐圧を向上
させることができる。
１導電型の延長部を介して電気的に接続されるととも
に、ボディ領域には、所定の固定電位を印加するための
導電配線層が接続されているため、ボディ領域に所定の
固定電位を印加することにより、いわゆる基板浮遊効果
によってチャネル領域に蓄積した余剰キャリアを引き抜
き、それによってソース／ドレイン領域間の耐圧を向上
させることができる。
【００２０】
【実施例】まず、本発明に関連するＳＯＩ型ＭＯＳＦＥ
Ｔの構造およびその製造方法について、図１ないし図４
に基づいて説明する。
Ｔの構造およびその製造方法について、図１ないし図４
に基づいて説明する。
【００２１】図１に示すＳＯＩ型ＭＯＳＦＥＴは、単結
晶シリコン基板１上に形成された絶縁体層２上に、半導
体層としての単結晶シリコン層３が島状にパターニング
形成されている。この単結晶シリコン層３上には、多結
晶半導体層としての多結晶シリコン層１２が、ｎ型不純
物であるヒ素などがドープされて、所定厚さで形成され
ている。この多結晶シリコン層１２のほぼ中央には開口
部を有し、この開口部を覆うように、ゲート誘電体薄膜
４を介在させてゲート電極５が形成されている。単結晶
シリコン層３のうちの、多結晶シリコン層１２の下方に
位置する領域には、多結晶シリコン層３と同じ導電型の
不純物である、たとえばヒ素が１０19〜１０21／ｃｍ3
の濃度で注入されている。多結晶シリコン層３上の層間
絶縁膜９には、コンタクトホール１０が開口され、さら
にこのコンタクトホール１０において多結晶シリコン層
３と接続されるように、導電配線層１１が形成されてい
る。
晶シリコン基板１上に形成された絶縁体層２上に、半導
体層としての単結晶シリコン層３が島状にパターニング
形成されている。この単結晶シリコン層３上には、多結
晶半導体層としての多結晶シリコン層１２が、ｎ型不純
物であるヒ素などがドープされて、所定厚さで形成され
ている。この多結晶シリコン層１２のほぼ中央には開口
部を有し、この開口部を覆うように、ゲート誘電体薄膜
４を介在させてゲート電極５が形成されている。単結晶
シリコン層３のうちの、多結晶シリコン層１２の下方に
位置する領域には、多結晶シリコン層３と同じ導電型の
不純物である、たとえばヒ素が１０19〜１０21／ｃｍ3
の濃度で注入されている。多結晶シリコン層３上の層間
絶縁膜９には、コンタクトホール１０が開口され、さら
にこのコンタクトホール１０において多結晶シリコン層
３と接続されるように、導電配線層１１が形成されてい
る。
【００２２】次に、上記構造を有するＳＯＩ型ＭＯＳＦ
ＥＴの製造工程の概略について説明する。
ＥＴの製造工程の概略について説明する。
【００２３】まず、ＳＩＭＯＸ法やレーザ再結晶化法な
どにより、単結晶シリコン基板１上に絶縁体層２を介し
て、半導体層としての単結晶シリコン層３を有する構造
を形成する（図２（ａ））。その後、単結晶シリコン層
３にｐ型の不純物である硼素を１０16〜１０17／ｃｍ3
程度の濃度になるように注入した後、単結晶シリコン層
３を島状の所定パターンに加工する（図２（ｂ））。
どにより、単結晶シリコン基板１上に絶縁体層２を介し
て、半導体層としての単結晶シリコン層３を有する構造
を形成する（図２（ａ））。その後、単結晶シリコン層
３にｐ型の不純物である硼素を１０16〜１０17／ｃｍ3
程度の濃度になるように注入した後、単結晶シリコン層
３を島状の所定パターンに加工する（図２（ｂ））。
【００２４】次に、シリコン単結晶基板１上全面に、多
結晶半導体層としての多結晶シリコン層１２を、たとえ
ば減圧ＣＶＤ法などによって形成し、その多結晶シリコ
ン層１２に、ｎ型の不純物であるたとえばヒ素を１０19
〜１０21／ｃｍ3 程度の濃度になるように、イオン注入
法によってドーピングする（図２（ｃ））。
結晶半導体層としての多結晶シリコン層１２を、たとえ
ば減圧ＣＶＤ法などによって形成し、その多結晶シリコ
ン層１２に、ｎ型の不純物であるたとえばヒ素を１０19
〜１０21／ｃｍ3 程度の濃度になるように、イオン注入
法によってドーピングする（図２（ｃ））。
【００２５】その後、多結晶シリコン層１２の一部を、
写真製版およびエッチングによって除去し、図３（ａ）
に示した断面構造を形成する。次に、露出した単結晶シ
リコン層３表面および残存する多結晶シリコン層１２表
面を覆うように、薄いゲート誘電体薄膜４を熱酸化法な
どによって形成する。その後、ヒ素などのｎ型不純物を
ドープした所定厚さの多結晶シリコン層を形成した後、
これを写真製版およびエッチングによってパターニング
し、ゲート電極５を形成する（図３（ｂ））。
写真製版およびエッチングによって除去し、図３（ａ）
に示した断面構造を形成する。次に、露出した単結晶シ
リコン層３表面および残存する多結晶シリコン層１２表
面を覆うように、薄いゲート誘電体薄膜４を熱酸化法な
どによって形成する。その後、ヒ素などのｎ型不純物を
ドープした所定厚さの多結晶シリコン層を形成した後、
これを写真製版およびエッチングによってパターニング
し、ゲート電極５を形成する（図３（ｂ））。
【００２６】次に、熱処理を加えて、多結晶シリコン層
１２にドープされたヒ素などの不純物を単結晶シリコン
層３内に拡散させ、単結晶シリコン層３に１０19〜１０
21／ｃｍ3 程度のヒ素を含むソース領域７およびドレイ
ン領域８を形成する（図３（ｃ））。その後、層間絶縁
膜９を形成し、コンタクトホール１０を開口した後、ア
ルミニウムなどの導電配線層１１が形成され、図１に示
したＳＯＩ−ＭＯＳＦＥＴが完成する。
１２にドープされたヒ素などの不純物を単結晶シリコン
層３内に拡散させ、単結晶シリコン層３に１０19〜１０
21／ｃｍ3 程度のヒ素を含むソース領域７およびドレイ
ン領域８を形成する（図３（ｃ））。その後、層間絶縁
膜９を形成し、コンタクトホール１０を開口した後、ア
ルミニウムなどの導電配線層１１が形成され、図１に示
したＳＯＩ−ＭＯＳＦＥＴが完成する。
【００２７】ここで、層間絶縁膜９にコンタクトホール
を形成する際に、オーバエッチングを行なう場合におい
て、単結晶シリコン層３が１５００Å以下の非常に薄い
膜厚を有する場合においても、単結晶シリコン層３上に
形成された多結晶シリコン層１２が、単結晶シリコン層
３と同等あるいはそれ以上の膜厚を有するために、オー
バエッチングが、図４に示すように多結晶シリコン層１
２の内部で止まり、少なくとも多結晶シリコン層３を貫
通してオーバエッチングが進行することはない。そのた
め、ソース領域７およびドレイン領域８と導電配線層１
１との電気的な接続は、多結晶シリコン層１２を介在し
て行なわれることになり、その結果コンタクト抵抗の増
大が防止される。
を形成する際に、オーバエッチングを行なう場合におい
て、単結晶シリコン層３が１５００Å以下の非常に薄い
膜厚を有する場合においても、単結晶シリコン層３上に
形成された多結晶シリコン層１２が、単結晶シリコン層
３と同等あるいはそれ以上の膜厚を有するために、オー
バエッチングが、図４に示すように多結晶シリコン層１
２の内部で止まり、少なくとも多結晶シリコン層３を貫
通してオーバエッチングが進行することはない。そのた
め、ソース領域７およびドレイン領域８と導電配線層１
１との電気的な接続は、多結晶シリコン層１２を介在し
て行なわれることになり、その結果コンタクト抵抗の増
大が防止される。
【００２８】次に、本発明の一実施例のＳＯＩ型ＭＯＳ
ＦＥＴを含む半導体装置の構造について、図５に基づい
て説明する。なお、図５においては、図１に示した構造
と同一または相当の要素については同一の参照番号を用
いて、その説明を省略する。
ＦＥＴを含む半導体装置の構造について、図５に基づい
て説明する。なお、図５においては、図１に示した構造
と同一または相当の要素については同一の参照番号を用
いて、その説明を省略する。
【００２９】本実施例の半導体装置においては、図５を
参照して、単結晶シリコン層３中のｐ型の領域の一部
に、チャネル領域６と同じ導電型の不純物である、たと
えばｐ型の硼素を１０19〜１０21／ｃｍ3 の濃度で導入
したボディ領域１３を設けている。このボディ領域１３
上には、コンタクトホール１０を設け、このコンタクト
ホールに導電配線層１１が形成されている。ソース領域
７およびドレイン領域８は、単結晶シリコン層３の下部
においてｐ型の領域がボディ領域１３にまで延長され
て、チャネル領域６とボディ領域１３とが電気的に導通
状態となるように、単結晶シリコン層３の上部の比較的
浅い領域にのみ形成されている。
参照して、単結晶シリコン層３中のｐ型の領域の一部
に、チャネル領域６と同じ導電型の不純物である、たと
えばｐ型の硼素を１０19〜１０21／ｃｍ3 の濃度で導入
したボディ領域１３を設けている。このボディ領域１３
上には、コンタクトホール１０を設け、このコンタクト
ホールに導電配線層１１が形成されている。ソース領域
７およびドレイン領域８は、単結晶シリコン層３の下部
においてｐ型の領域がボディ領域１３にまで延長され
て、チャネル領域６とボディ領域１３とが電気的に導通
状態となるように、単結晶シリコン層３の上部の比較的
浅い領域にのみ形成されている。
【００３０】この構造を有することにより本実施例のＳ
ＯＩ型ＭＯＳＦＥＴによれば、チャネル領域６を延長し
てボディ領域１３を介して電位を固定しているため、ド
レイン領域８近傍のチャネル領域６で衝突電離現象によ
って発生した余剰キャリア（本実施例の場合は正孔）が
チャネル領域６において蓄積されてしまうことがない。
すなわち、このボディ領域１３によって余剰キャリアが
外部へ引抜かれるため、従来問題となっていたいわゆる
基板浮遊効果に起因するソース／ドレイン間の耐圧の劣
化を防止することができる。
ＯＩ型ＭＯＳＦＥＴによれば、チャネル領域６を延長し
てボディ領域１３を介して電位を固定しているため、ド
レイン領域８近傍のチャネル領域６で衝突電離現象によ
って発生した余剰キャリア（本実施例の場合は正孔）が
チャネル領域６において蓄積されてしまうことがない。
すなわち、このボディ領域１３によって余剰キャリアが
外部へ引抜かれるため、従来問題となっていたいわゆる
基板浮遊効果に起因するソース／ドレイン間の耐圧の劣
化を防止することができる。
【００３１】なお、本実施例の構造においては、ボディ
領域１３上のコンタクトホール１０を形成する際に、オ
ーバエッチングによってボディ領域１３部分の単結晶シ
リコン層３が消失してしまわないように、オーバエッチ
ングの条件を厳しく設定する必要がある。
領域１３上のコンタクトホール１０を形成する際に、オ
ーバエッチングによってボディ領域１３部分の単結晶シ
リコン層３が消失してしまわないように、オーバエッチ
ングの条件を厳しく設定する必要がある。
【００３２】次に、本発明の他の実施例のＳＯＩ型ＭＯ
ＳＦＥＴを含む半導体装置の構造について、図６に基づ
いて説明する。
ＳＦＥＴを含む半導体装置の構造について、図６に基づ
いて説明する。
【００３３】本実施例においては、ボディ領域１３上に
も多結晶シリコン層１２ａを設け、ボディ領域１３上の
コンタクトホール１０を形成する際にオーバエッチング
が発生しても、多結晶シリコン層１２ａの膜厚の減少が
生じるだけで、単結晶シリコン層３中のボディ領域１３
の消失を防止するようにしたものである。
も多結晶シリコン層１２ａを設け、ボディ領域１３上の
コンタクトホール１０を形成する際にオーバエッチング
が発生しても、多結晶シリコン層１２ａの膜厚の減少が
生じるだけで、単結晶シリコン層３中のボディ領域１３
の消失を防止するようにしたものである。
【００３４】本実施例におけるボディ領域１３は、多結
晶シリコン層１２ａにイオン注入法などによって導入さ
れた硼素などのｐ型の不純物の熱拡散によって形成され
る。
晶シリコン層１２ａにイオン注入法などによって導入さ
れた硼素などのｐ型の不純物の熱拡散によって形成され
る。
【００３５】なお、以上の各実施例においては、ｎチャ
ネルＭＯＳＦＥＴについて述べたが、ｐチャネルＭＯＳ
ＦＥＴについても、それぞれの導電型を逆にすることに
よって同等の効果が得られることは言うまでもない。
ネルＭＯＳＦＥＴについて述べたが、ｐチャネルＭＯＳ
ＦＥＴについても、それぞれの導電型を逆にすることに
よって同等の効果が得られることは言うまでもない。
【００３６】さらに、上記各実施例において単結晶シリ
コン層３上に形成した多結晶シリコン層１２，１２ａ
は、多結晶シリコンに限られるものではなく、たとえば
非晶質シリコン層を用いることによっても同様な効果を
有する。また半導体としてシリコンの例を示したが、Ｇ
ａＡｓなどの他の半導体材料を用いることによっても、
同様の効果を奏することは容易に類推される。
コン層３上に形成した多結晶シリコン層１２，１２ａ
は、多結晶シリコンに限られるものではなく、たとえば
非晶質シリコン層を用いることによっても同様な効果を
有する。また半導体としてシリコンの例を示したが、Ｇ
ａＡｓなどの他の半導体材料を用いることによっても、
同様の効果を奏することは容易に類推される。
【００３７】なお、図６に示した実施例の構造において
は、ボディ領域１３は単結晶シリコン層３の表面近傍の
浅い領域にしか拡散されていないが、単結晶シリコン層
３の底部まで拡散させも同様の効果を有する。
は、ボディ領域１３は単結晶シリコン層３の表面近傍の
浅い領域にしか拡散されていないが、単結晶シリコン層
３の底部まで拡散させも同様の効果を有する。
【００３８】また、上記図５および図６に示したボディ
領域１３を有する構造の実施例においては、１つのＭＯ
ＳＦＥＴに１つのボディ領域１３を有する場合の例を示
したが、１つのボディ領域１３を複数のＭＯＳＦＥＴで
共有することによっても、同様の効果を得ることができ
る。
領域１３を有する構造の実施例においては、１つのＭＯ
ＳＦＥＴに１つのボディ領域１３を有する場合の例を示
したが、１つのボディ領域１３を複数のＭＯＳＦＥＴで
共有することによっても、同様の効果を得ることができ
る。
【００３９】
【発明の効果】以上述べたように本発明によれば、絶縁
体層上に形成された半導体層上の所定の領域に多結晶半
導体層あるいは非晶質半導体層を設けることにより、コ
ンタクトホールのオーバエッチングの際の半導体層の消
失が防止され、コンタクトホールにおけるソース／ドレ
イン領域と導電配線層とのコンタクト部の抵抗の増加が
防止される。
体層上に形成された半導体層上の所定の領域に多結晶半
導体層あるいは非晶質半導体層を設けることにより、コ
ンタクトホールのオーバエッチングの際の半導体層の消
失が防止され、コンタクトホールにおけるソース／ドレ
イン領域と導電配線層とのコンタクト部の抵抗の増加が
防止される。
【００４０】また、チャネル領域の延長上にボディ領域
を形成し、このボディ領域に電圧を印加してチャネル領
域の電位を固定する構造を有することにより、いわゆる
基板浮遊効果によるソース／ドレイン領域間の耐圧の劣
化を防止することができ、高い集積度を有しかつ信頼性
の高いＳＯＩ型の半導体装置を得ることができる。
を形成し、このボディ領域に電圧を印加してチャネル領
域の電位を固定する構造を有することにより、いわゆる
基板浮遊効果によるソース／ドレイン領域間の耐圧の劣
化を防止することができ、高い集積度を有しかつ信頼性
の高いＳＯＩ型の半導体装置を得ることができる。
【図１】本発明に関連するＳＯＩ型ＭＯＳＦＥＴの構造
を示す断面図である。
を示す断面図である。
【図２】（ａ）は図１に示したＳＯＩ型ＭＯＳＦＥＴの
第１製造工程を示す断面図、（ｂ）は同第２製造工程を
示す断面図、（ｃ）は同第３製造工程を示す断面図であ
る。
第１製造工程を示す断面図、（ｂ）は同第２製造工程を
示す断面図、（ｃ）は同第３製造工程を示す断面図であ
る。
【図３】（ａ）は図１に示したＳＯＩ型ＭＯＳＦＥＴの
第４製造工程を示す断面図、（ｂ）は同第５製造工程を
示す断面図、（ｃ）は同第６製造工程を示す断面図であ
る。
第４製造工程を示す断面図、（ｂ）は同第５製造工程を
示す断面図、（ｃ）は同第６製造工程を示す断面図であ
る。
【図４】図１に示したＳＯＩ型ＭＯＳＦＥＴのコンタク
トホール１０の形成工程において、多結晶シリコン層１
２がオーバエッチングされた場合の様子を示す断面図で
ある。
トホール１０の形成工程において、多結晶シリコン層１
２がオーバエッチングされた場合の様子を示す断面図で
ある。
【図５】本発明の一実施例のＳＯＩ型ＭＯＳＦＥＴの構
造を示す断面図である。
造を示す断面図である。
【図６】本発明の他の実施例のＳＯＩ型ＭＯＳＦＥＴの
構造を示す断面図である。
構造を示す断面図である。
【図７】従来のＳＯＩ型ＭＯＳＦＥＴの構造の一例を示
す断面図である。
す断面図である。
【図８】（ａ）は図７に示した従来のＳＯＩ型ＭＯＳＦ
ＥＴの第１製造工程を示す断面図、（ｂ）は同第２製造
工程を示す断面図、（ｃ）は同第３製造工程を示す断面
図である。
ＥＴの第１製造工程を示す断面図、（ｂ）は同第２製造
工程を示す断面図、（ｃ）は同第３製造工程を示す断面
図である。
【図９】図７に示した従来のＳＯＩ型ＭＯＳＦＥＴのコ
ンタクトホール１０を形成する際のオーバエッチングに
よって、ソース／ドレイン領域の単結晶シリコン層をコ
ンタクトホールが貫通した場合の例を示す断面図であ
る。
ンタクトホール１０を形成する際のオーバエッチングに
よって、ソース／ドレイン領域の単結晶シリコン層をコ
ンタクトホールが貫通した場合の例を示す断面図であ
る。
２ 絶縁体層 ３ 単結晶シリコン層（半導体層） ４ ゲート誘電体薄膜 ５ ゲート電極 ６ チャネル領域 ７ ソース領域 １２，１２ａ 多結晶シリコン層（多結晶半導体層） １３ ボディ領域
Claims (1)
- 【請求項１】 絶縁体層と、 前記絶縁体層上に形成され、第１導電型のチャネル領
域、該チャネル領域の一方の端部に隣接して設けられた
第２導電型のソース領域、および前記チャネル領域の他
方の端部に隣接して設けられた第２導電型のドレイン領
域を含む半導体層と、 前記チャネル領域上にゲート誘電体膜を介在させて設け
られたゲート電極と、 前記ソース領域および前記ドレイン領域の各表面とその
近傍のみを覆うように設けられた、第２導電型の多結晶
半導体層あるいは非晶質半導体層とを備え、 前記半導体層の、前記チャネル領域、前記ソース領域お
よび前記ドレイン領域を除く領域の所定部分には、第１
導電型のボディ領域が設けられ、 前記ソース領域および前記ドレイン領域は、その底面が
前記半導体層の下面よりも上方に位置するように、前記
半導体層表面から前記半導体層の厚さよりも浅い深さに
かけて形成されており、 前記半導体層は、前記チャネル領域から前記ボディ領域
まで、前記ソース領域および前記ドレイン領域の下方の
領域を経て連続して延びる、第１導電型の延長部をさら
に含み、 前記チャネル領域と前記ボディ領域とが、前記延長部を
介して電気的に接続されるとともに、前記ボディ領域に
は、所定の固定電位を印加するための導電配線層が接続
されている、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274091A JP2729422B2 (ja) | 1991-10-22 | 1991-10-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3274091A JP2729422B2 (ja) | 1991-10-22 | 1991-10-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114734A JPH05114734A (ja) | 1993-05-07 |
| JP2729422B2 true JP2729422B2 (ja) | 1998-03-18 |
Family
ID=17536859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3274091A Expired - Lifetime JP2729422B2 (ja) | 1991-10-22 | 1991-10-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2729422B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| DE4435461C2 (de) * | 1993-10-06 | 2001-09-20 | Micron Technology Inc N D Ges | Dünnfilmtransistor und dessen Herstellverfahren |
| JP2891325B2 (ja) * | 1994-09-01 | 1999-05-17 | 日本電気株式会社 | Ｓｏｉ型半導体装置およびその製造方法 |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6344378B1 (en) | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
| JP6432775B2 (ja) * | 2014-12-25 | 2018-12-05 | 国立研究開発法人産業技術総合研究所 | 電界効果素子 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61252667A (ja) * | 1985-05-01 | 1986-11-10 | Seiko Epson Corp | 薄膜トランジスタ及びその製造方法 |
| JPS63288067A (ja) * | 1987-05-20 | 1988-11-25 | Ricoh Co Ltd | 薄膜トランジスタ |
| JPS6477967A (en) * | 1987-09-18 | 1989-03-23 | Sharp Kk | Soi type mos semiconductor device |
-
1991
- 1991-10-22 JP JP3274091A patent/JP2729422B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05114734A (ja) | 1993-05-07 |
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