JP2543416B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2543416B2 JP2543416B2 JP1293433A JP29343389A JP2543416B2 JP 2543416 B2 JP2543416 B2 JP 2543416B2 JP 1293433 A JP1293433 A JP 1293433A JP 29343389 A JP29343389 A JP 29343389A JP 2543416 B2 JP2543416 B2 JP 2543416B2
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- recrystallized silicon
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Description
【発明の詳細な説明】 ［概 要］ 半導体基板上に絶縁膜を介して形成された第１及び第
２の再結晶シリコン膜からなる凹凸を持った再結晶シリ
コン基板において、第２の再結晶シリコン膜からなる薄
い再結晶シリコン基板部の一部にチャネル領域が形成さ
れ、前記薄い再結晶シリコン基板部上にゲート絶縁膜を
介して、少なくとも第１の再結晶シリコン膜間に設けら
れた薄い第２の再結晶シリコン基板部より幅狭くゲート
電極が形成され、積層された第１及び第２の再結晶シリ
コン膜からなる厚い再結晶シリコン基板部及び薄い第２
の再結晶シリコン基板部の一部のソースドレイン領域が
形成された構造からなるMIS電界効果トランジスタが形
成されているため、ゲート電極を第１の再結晶シリコン
膜間に設けられた薄い第２の再結晶シリコン基板部より
幅狭く形成しているので、製造のバラツキによらずにチ
ャネル領域を完全に薄い第２の再結晶シリコン基板部に
形成できることにより、第２の再結晶シリコン膜からな
る薄い再結晶シリコン基板を完全に再結晶化できるた
め、素子特性の安定化による高性能化及びチャネル電界
を小さくできるため、モビリティを大きくすることがで
きることによる高速化を、ソースドレイン領域を概略積
層された第１及び第２の再結晶シリコン膜からなる厚い
再結晶シリコン基板部に形成できることにより、抵抗及
び接合容量を低減できることによる高速化を、第１及び
第２の再結晶シリコン膜からなる凹凸を持った再結晶シ
リコン基板を使用できるため、熱容量を大きくできるこ
とにより、レーザー再結晶化による基板ハガレを改善で
きることによる高信頼性を、又、一部の変形により各領
域をセルフアライン形成できることによる高集積化を、
メタルを含むソースドレイン領域を形成できることによ
るいっそうの高速化も可能にした半導体装置。
２の再結晶シリコン膜からなる凹凸を持った再結晶シリ
コン基板において、第２の再結晶シリコン膜からなる薄
い再結晶シリコン基板部の一部にチャネル領域が形成さ
れ、前記薄い再結晶シリコン基板部上にゲート絶縁膜を
介して、少なくとも第１の再結晶シリコン膜間に設けら
れた薄い第２の再結晶シリコン基板部より幅狭くゲート
電極が形成され、積層された第１及び第２の再結晶シリ
コン膜からなる厚い再結晶シリコン基板部及び薄い第２
の再結晶シリコン基板部の一部のソースドレイン領域が
形成された構造からなるMIS電界効果トランジスタが形
成されているため、ゲート電極を第１の再結晶シリコン
膜間に設けられた薄い第２の再結晶シリコン基板部より
幅狭く形成しているので、製造のバラツキによらずにチ
ャネル領域を完全に薄い第２の再結晶シリコン基板部に
形成できることにより、第２の再結晶シリコン膜からな
る薄い再結晶シリコン基板を完全に再結晶化できるた
め、素子特性の安定化による高性能化及びチャネル電界
を小さくできるため、モビリティを大きくすることがで
きることによる高速化を、ソースドレイン領域を概略積
層された第１及び第２の再結晶シリコン膜からなる厚い
再結晶シリコン基板部に形成できることにより、抵抗及
び接合容量を低減できることによる高速化を、第１及び
第２の再結晶シリコン膜からなる凹凸を持った再結晶シ
リコン基板を使用できるため、熱容量を大きくできるこ
とにより、レーザー再結晶化による基板ハガレを改善で
きることによる高信頼性を、又、一部の変形により各領
域をセルフアライン形成できることによる高集積化を、
メタルを含むソースドレイン領域を形成できることによ
るいっそうの高速化も可能にした半導体装置。
［産業上の利用分野］ 本発明はMIS型半導体装置に係り、特に、モビリティ
を大きくし高速化を計ったSOI（Silicon On Insulato
r）型のMIS電界効果トランジスタに関する。
を大きくし高速化を計ったSOI（Silicon On Insulato
r）型のMIS電界効果トランジスタに関する。
従来、SOI型のMIS電界効果トランジスタに関しては、
半導体基板上に絶縁膜を介して形成された概略同じ膜厚
を持った厚い再結晶シリコン基板において、ゲート絶縁
膜を介して形成されたゲート電極にセルフアラインにチ
ャネル領域及びソースドレイン領域が形成された構造か
らなるMIS電界効果トランジスタを使用していた。通常
シリコン基板に形成するMIS電界効果トランジスタよ
り、周囲を絶縁膜で分離されているSOI型のMIS電界効果
トランジスタの場合はソースドレイン領域の接合容量を
低減することはできるが、厚い再結晶シリコン基板の完
全な再結晶化が難しく、チャネル領域のモビリティを大
きくすることができず、いまひとつ高速化が達成できな
いという問題が顕著になってきている。そこで、チャネ
ル領域のモビリティを大きくすることができるSOI型のM
IS電界効果トランジスタを形成できる手段を要望されて
いる。
半導体基板上に絶縁膜を介して形成された概略同じ膜厚
を持った厚い再結晶シリコン基板において、ゲート絶縁
膜を介して形成されたゲート電極にセルフアラインにチ
ャネル領域及びソースドレイン領域が形成された構造か
らなるMIS電界効果トランジスタを使用していた。通常
シリコン基板に形成するMIS電界効果トランジスタよ
り、周囲を絶縁膜で分離されているSOI型のMIS電界効果
トランジスタの場合はソースドレイン領域の接合容量を
低減することはできるが、厚い再結晶シリコン基板の完
全な再結晶化が難しく、チャネル領域のモビリティを大
きくすることができず、いまひとつ高速化が達成できな
いという問題が顕著になってきている。そこで、チャネ
ル領域のモビリティを大きくすることができるSOI型のM
IS電界効果トランジスタを形成できる手段を要望されて
いる。
［従来の技術］ 第５図は従来の半導体装置の模式側断面図である。51
はｐ−型シリコン（Si）基板、52は絶縁膜（酸化膜）、
53は再結晶シリコン基板、54はｐ型チャネル領域、55は
ｎ＋型ソースドレイン領域、56はゲート酸化膜、57はゲ
ート電極、58はブロック用酸化膜、59は燐珪酸ガラス
（PSG）膜、60はAl配線を示している。
はｐ−型シリコン（Si）基板、52は絶縁膜（酸化膜）、
53は再結晶シリコン基板、54はｐ型チャネル領域、55は
ｎ＋型ソースドレイン領域、56はゲート酸化膜、57はゲ
ート電極、58はブロック用酸化膜、59は燐珪酸ガラス
（PSG）膜、60はAl配線を示している。
同図においては、ｐ−型シリコン（Si）基板51上に絶
縁膜（酸化膜）52を介して概略同じ膜厚を持った厚い再
結晶シリコン基板53が形成されており、前記再結晶シリ
コン基板53上にゲート酸化膜56を介して形成されたゲー
ト電極57にセルフアラインにｐ型チャネル領域54及びｎ
＋型ソースドレイン領域55が形成された構造からなるSO
I型のMIS電界効果トランジスタが形成されている。周囲
を絶縁膜で分離されているソースドレイン領域が形成さ
れているため、通常シリコン基板に形成されるMIS電界
効果トランジスタに比較し、接合容量を低減することは
できるが、レーザー再結晶化による再結晶シリコン基板
のハガレを防ぐため厚い多結晶シリコン基板を使用する
ので、厚い多結晶シリコン基板の完全な再結晶化が難し
く、チャネル領域のモビリティを大きくすることができ
ず、いまひとつ高速化が達成できない欠点がある。
縁膜（酸化膜）52を介して概略同じ膜厚を持った厚い再
結晶シリコン基板53が形成されており、前記再結晶シリ
コン基板53上にゲート酸化膜56を介して形成されたゲー
ト電極57にセルフアラインにｐ型チャネル領域54及びｎ
＋型ソースドレイン領域55が形成された構造からなるSO
I型のMIS電界効果トランジスタが形成されている。周囲
を絶縁膜で分離されているソースドレイン領域が形成さ
れているため、通常シリコン基板に形成されるMIS電界
効果トランジスタに比較し、接合容量を低減することは
できるが、レーザー再結晶化による再結晶シリコン基板
のハガレを防ぐため厚い多結晶シリコン基板を使用する
ので、厚い多結晶シリコン基板の完全な再結晶化が難し
く、チャネル領域のモビリティを大きくすることができ
ず、いまひとつ高速化が達成できない欠点がある。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、使用する厚い多結晶シリコン基板の完全な再
結晶化が難しく、チャネル領域のモビリティを大きくで
きないため、SOI型のMIS電界効果トランジスタのさらな
る高速化ができなかったことである。
るように、使用する厚い多結晶シリコン基板の完全な再
結晶化が難しく、チャネル領域のモビリティを大きくで
きないため、SOI型のMIS電界効果トランジスタのさらな
る高速化ができなかったことである。
［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板と、前記半導体基
板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上
に選択的に設けられた第２の絶縁膜と、前記第２の絶縁
膜の開孔部に平坦に埋め込まれた第１の再結晶半導体層
と、前記第１の再結晶半導体層上及び前記第１の再結晶
半導体層間に設けられた第２の再結晶半導体層と、前記
第１の再結晶半導体層間に設けられた前記第２の再結晶
半導体層上に設けられたゲート絶縁膜と、前記ゲート絶
縁膜上に少なくとも前記第１の再結晶半導体層間に設け
られた前記第２の再結晶半導体層より幅狭く設けられた
ゲート電極とを備え、積層された前記第１及び第２の再
結晶半導体層及び前記第１の再結晶半導体層間に設けら
れた第２の再結晶半導体層の一部をソースドレイン領域
となし、且つ前記ソースドレイン領域に接し、前記第１
の再結晶半導体層間に設けられた前記第２の再結晶半導
体層の一部をチャネル領域となした凹凸型再結晶半導体
層にMIS電界効果トランジスタを形成した本発明の半導
体装置によって解決される。
板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上
に選択的に設けられた第２の絶縁膜と、前記第２の絶縁
膜の開孔部に平坦に埋め込まれた第１の再結晶半導体層
と、前記第１の再結晶半導体層上及び前記第１の再結晶
半導体層間に設けられた第２の再結晶半導体層と、前記
第１の再結晶半導体層間に設けられた前記第２の再結晶
半導体層上に設けられたゲート絶縁膜と、前記ゲート絶
縁膜上に少なくとも前記第１の再結晶半導体層間に設け
られた前記第２の再結晶半導体層より幅狭く設けられた
ゲート電極とを備え、積層された前記第１及び第２の再
結晶半導体層及び前記第１の再結晶半導体層間に設けら
れた第２の再結晶半導体層の一部をソースドレイン領域
となし、且つ前記ソースドレイン領域に接し、前記第１
の再結晶半導体層間に設けられた前記第２の再結晶半導
体層の一部をチャネル領域となした凹凸型再結晶半導体
層にMIS電界効果トランジスタを形成した本発明の半導
体装置によって解決される。
［作 用］ 即ち本発明の半導体装置においては、半導体基板上に
絶縁膜を介して形成された第１及び第２の再結晶シリコ
ン膜からなる凹凸を持った再結晶シリコン基板におい
て、第２の再結晶シリコン膜からなる薄い再結晶シリコ
ン基板部の一部にチャネル領域が形成され、前記薄い再
結晶シリコン基板部上にゲート絶縁膜を介して、少なく
とも第１の再結晶シリコン膜間に設けられた薄い第２の
再結晶シリコン基板部より幅狭くゲート電極が形成さ
れ、積層された第１及び第２の再結晶シリコン膜からな
る厚い再結晶シリコン基板部及び薄い第２の再結晶シリ
コン基板部の一部にソースドレイン領域が形成された構
造からなるMIS電界効果トランジスタが形成されてい
る。したがって、ゲート電極を第１の再結晶シリコン膜
間に設けられた薄い第２の再結晶シリコン基板部より幅
狭く形成しているため、製造のバラツキによらずにチャ
ネル領域を完全に薄い第２の再結晶シリコン基板部に形
成できることにより、第２の再結晶シリコン膜からなる
薄い再結晶シリコン基板を完全に再結晶化できるため、
素子特性の安定化による高性能化及びチャネル電界を小
さくできるため、モビリティを大きくすることができる
ことによる高速化を、ソースドレイン領域を概略積層さ
れた第１及び第２の再結晶シリコン膜からなる厚い再結
晶シリコン基板部に形成できることにより、ソースドレ
イン抵抗及び接合容量を低減できることによる高速化
を、第１及び第２の再結晶シリコン膜からなる凹凸を持
った再結晶シリコン基板を使用できるため、熱容量を大
きくできることにより、レーザー再結晶化による再結晶
シリコン基板のハガレを改善できることによる高信頼性
を、又、一部の変形により、各領域をセルフアライン形
成できることによる高集積化を、メタルを含むソースド
レイン領域を形成できることによるいっそうの高速化も
可能にすることもできる。即ち、高信頼、高性能、高速
且つ高集積な半導体集積回路の形成を可能とした半導体
装置を得ることができる。
絶縁膜を介して形成された第１及び第２の再結晶シリコ
ン膜からなる凹凸を持った再結晶シリコン基板におい
て、第２の再結晶シリコン膜からなる薄い再結晶シリコ
ン基板部の一部にチャネル領域が形成され、前記薄い再
結晶シリコン基板部上にゲート絶縁膜を介して、少なく
とも第１の再結晶シリコン膜間に設けられた薄い第２の
再結晶シリコン基板部より幅狭くゲート電極が形成さ
れ、積層された第１及び第２の再結晶シリコン膜からな
る厚い再結晶シリコン基板部及び薄い第２の再結晶シリ
コン基板部の一部にソースドレイン領域が形成された構
造からなるMIS電界効果トランジスタが形成されてい
る。したがって、ゲート電極を第１の再結晶シリコン膜
間に設けられた薄い第２の再結晶シリコン基板部より幅
狭く形成しているため、製造のバラツキによらずにチャ
ネル領域を完全に薄い第２の再結晶シリコン基板部に形
成できることにより、第２の再結晶シリコン膜からなる
薄い再結晶シリコン基板を完全に再結晶化できるため、
素子特性の安定化による高性能化及びチャネル電界を小
さくできるため、モビリティを大きくすることができる
ことによる高速化を、ソースドレイン領域を概略積層さ
れた第１及び第２の再結晶シリコン膜からなる厚い再結
晶シリコン基板部に形成できることにより、ソースドレ
イン抵抗及び接合容量を低減できることによる高速化
を、第１及び第２の再結晶シリコン膜からなる凹凸を持
った再結晶シリコン基板を使用できるため、熱容量を大
きくできることにより、レーザー再結晶化による再結晶
シリコン基板のハガレを改善できることによる高信頼性
を、又、一部の変形により、各領域をセルフアライン形
成できることによる高集積化を、メタルを含むソースド
レイン領域を形成できることによるいっそうの高速化も
可能にすることもできる。即ち、高信頼、高性能、高速
且つ高集積な半導体集積回路の形成を可能とした半導体
装置を得ることができる。
［実施例］ 以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図は本発明の半導体装置
における第３の実施例の模式側断面図、第４図（ａ）〜
（ｅ）は本発明の製造方法の一実施例の工程断面図であ
る。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、第２図は本発明の半導体装置における第２
の実施例の模式側断面図、第３図は本発明の半導体装置
における第３の実施例の模式側断面図、第４図（ａ）〜
（ｅ）は本発明の製造方法の一実施例の工程断面図であ
る。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた際の本発明の半導
体装置における第１の実施例の模式側断面図で、１は10
15cm-3程度のｐ−型シリコン（Si）基板、２は600nm程
度の第１の酸化膜、３は450nm程度の第２の酸化膜、４
は凹凸型再結晶シリコン基板（第１及び第２の再結晶シ
リコン膜）、５は厚さ50nm程度、濃度1016cm-3程度のｐ
型チャネル領域、６は厚さ500nm程度、濃度1020cm-3程
度のｎ＋型ソースドレイン領域、７は20nm程度のゲート
酸化膜、８は300nm程度のゲート電極、９は50nm程度の
ブロック用酸化膜、10は600nm程度の燐珪酸ガラス（PS
G）膜、11は１μｍ程度のAl配線を示している。
体装置における第１の実施例の模式側断面図で、１は10
15cm-3程度のｐ−型シリコン（Si）基板、２は600nm程
度の第１の酸化膜、３は450nm程度の第２の酸化膜、４
は凹凸型再結晶シリコン基板（第１及び第２の再結晶シ
リコン膜）、５は厚さ50nm程度、濃度1016cm-3程度のｐ
型チャネル領域、６は厚さ500nm程度、濃度1020cm-3程
度のｎ＋型ソースドレイン領域、７は20nm程度のゲート
酸化膜、８は300nm程度のゲート電極、９は50nm程度の
ブロック用酸化膜、10は600nm程度の燐珪酸ガラス（PS
G）膜、11は１μｍ程度のAl配線を示している。
同図においては、ｐ−型シリコン（Si）基板１に第１
の酸化膜２及び第２の酸化膜３を介して第１及び第２の
再結晶シリコン膜からなる凹凸型再結晶シリコン基板４
が形成されており、凹凸型再結晶シリコン基板４上にゲ
ート酸化膜７を介して、少なくとも第１の再結晶シリコ
ン膜間に設けられた薄い第２の再結晶シリコン基板部よ
り幅狭く形成されたゲート電極８にセルフアラインにｐ
型チャネル領域５及びｎ＋型ソースドレイン領域６が形
成され、且つチャネル領域５は第２の再結晶シリコン膜
からなる薄い再結晶シリコン基板部の一部に及びｎ＋型
ソースドレイン領域６は積層された第１及び第２の再結
晶シリコン膜からなる概略厚い再結晶シリコン基板部に
形成される（厳密には位置合せずれを考慮し、第２の再
結晶シリコン膜からなる薄い再結晶シリコン基板部にも
少し延在している）構造からなるSOI型のMIS電界効果ト
ランジスタが形成されている。したがって、ゲート電極
を第１の再結晶シリコン膜間に設けられた薄い第２の再
結晶シリコン基板部より幅狭く形成しているため、製造
のバラツキによらずにチャネル領域を完全に薄い第２の
再結晶シリコン基板部に形成できることにより、レーザ
ー再結晶化により完全に再結晶化されたチャネル領域を
形成できるため、素子特性の安定化による高性能化及び
ゲート電圧印加により、チャネル領域が完全に空乏化さ
れ、チャネル領域電界を小さくできるため、モビリティ
を大きくすることができることにより高速化を、ソース
ドレイン領域を概略積層された第１及び第２の再結晶シ
リコン膜からなる厚い再結晶シリコン基板部に形成でき
ることにより、ソースドレイン抵抗及び接合容量を低減
できることによる高速化を、第１及び第２の再結晶シリ
コン膜からなる凹凸を持った再結晶シリコン基板を使用
できるため、熱容量を大きくできることにより、レーザ
ー再結晶化による再結晶シリコン基板のハガレを改善で
きることによる高信頼性を可能にすることもできる。
の酸化膜２及び第２の酸化膜３を介して第１及び第２の
再結晶シリコン膜からなる凹凸型再結晶シリコン基板４
が形成されており、凹凸型再結晶シリコン基板４上にゲ
ート酸化膜７を介して、少なくとも第１の再結晶シリコ
ン膜間に設けられた薄い第２の再結晶シリコン基板部よ
り幅狭く形成されたゲート電極８にセルフアラインにｐ
型チャネル領域５及びｎ＋型ソースドレイン領域６が形
成され、且つチャネル領域５は第２の再結晶シリコン膜
からなる薄い再結晶シリコン基板部の一部に及びｎ＋型
ソースドレイン領域６は積層された第１及び第２の再結
晶シリコン膜からなる概略厚い再結晶シリコン基板部に
形成される（厳密には位置合せずれを考慮し、第２の再
結晶シリコン膜からなる薄い再結晶シリコン基板部にも
少し延在している）構造からなるSOI型のMIS電界効果ト
ランジスタが形成されている。したがって、ゲート電極
を第１の再結晶シリコン膜間に設けられた薄い第２の再
結晶シリコン基板部より幅狭く形成しているため、製造
のバラツキによらずにチャネル領域を完全に薄い第２の
再結晶シリコン基板部に形成できることにより、レーザ
ー再結晶化により完全に再結晶化されたチャネル領域を
形成できるため、素子特性の安定化による高性能化及び
ゲート電圧印加により、チャネル領域が完全に空乏化さ
れ、チャネル領域電界を小さくできるため、モビリティ
を大きくすることができることにより高速化を、ソース
ドレイン領域を概略積層された第１及び第２の再結晶シ
リコン膜からなる厚い再結晶シリコン基板部に形成でき
ることにより、ソースドレイン抵抗及び接合容量を低減
できることによる高速化を、第１及び第２の再結晶シリ
コン膜からなる凹凸を持った再結晶シリコン基板を使用
できるため、熱容量を大きくできることにより、レーザ
ー再結晶化による再結晶シリコン基板のハガレを改善で
きることによる高信頼性を可能にすることもできる。
第２図は本発明の半導体装置における第２の実施例の
模式側断面図で、１〜11は第１図と同じ物を示してい
る。
模式側断面図で、１〜11は第１図と同じ物を示してい
る。
同図においては、第２の再結晶シリコン膜からなる薄
い再結晶シリコン基板部にゲート酸化膜７を介してセル
フアラインにゲート電極８が埋め込み形成され、且つゲ
ート電極８にセルフアラインに第２の再結晶シリコン膜
からなる薄い再結晶シリコン基板部にはｐ型チャネル領
域５が及び積層された第１及び第２の再結晶シリコン膜
からなる厚い再結晶シリコン基板部にはｎ＋型ソースド
レイン領域６が形成されている点を除き、第１の実施例
と同じ構造に形成されている。本実施例においては、第
１の実施例の効果に加え、各領域をセルフアラインに形
成できるため高集積化が期待できる。
い再結晶シリコン基板部にゲート酸化膜７を介してセル
フアラインにゲート電極８が埋め込み形成され、且つゲ
ート電極８にセルフアラインに第２の再結晶シリコン膜
からなる薄い再結晶シリコン基板部にはｐ型チャネル領
域５が及び積層された第１及び第２の再結晶シリコン膜
からなる厚い再結晶シリコン基板部にはｎ＋型ソースド
レイン領域６が形成されている点を除き、第１の実施例
と同じ構造に形成されている。本実施例においては、第
１の実施例の効果に加え、各領域をセルフアラインに形
成できるため高集積化が期待できる。
第３図は本発明の半導体装置における第３の実施例の
模式側断面図で、１〜11は第１図と同じ物を、12は埋め
込み導電膜を示している。
模式側断面図で、１〜11は第１図と同じ物を、12は埋め
込み導電膜を示している。
同図においては、厚い埋め込み導電膜12を含んで形成
された凹凸を持った再結晶シリコン基板において、ｎ＋
型ソースドレイン領域６が埋め込み導電膜12及び薄い再
結晶シリコン基板部の２層において形成されている点を
除き、第２の実施例と同じ構造に形成されている。本実
施例においては、第２の実施例の効果に加え、ソースド
レイン抵抗をさらに低減できるため、より高速化が期待
できる。
された凹凸を持った再結晶シリコン基板において、ｎ＋
型ソースドレイン領域６が埋め込み導電膜12及び薄い再
結晶シリコン基板部の２層において形成されている点を
除き、第２の実施例と同じ構造に形成されている。本実
施例においては、第２の実施例の効果に加え、ソースド
レイン抵抗をさらに低減できるため、より高速化が期待
できる。
又、第３図において、埋め込み導電膜の替わりに薄膜
の再結晶シリコン層を設け、その上に選択化学気相成長
導電膜を形成し、その上に薄い再結晶シリコン基板を設
けたものにソースドレイン領域を形成してもよい。
の再結晶シリコン層を設け、その上に選択化学気相成長
導電膜を形成し、その上に薄い再結晶シリコン基板を設
けたものにソースドレイン領域を形成してもよい。
次いで本発明に係る半導体装置の製造方法の一実施例
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。
について第４図（ａ）〜（ｅ）及び第１図を参照して説
明する。
第４図（ａ） ｐ−型シリコン（Si）基板１に600nm程度の酸化膜２
を熱酸化により形成する。次いで化学気相成長法により
450nm程度の酸化膜３を成長させる。次いで通常のフォ
トリソグラフィー技術を利用し、レジスト（図示せず）
をマスク層として、酸化膜３をドライエッチングする。
（その際多少下地の熱酸化膜２がエッチングされてもさ
しつけない。）次いでレジストを除去する。
を熱酸化により形成する。次いで化学気相成長法により
450nm程度の酸化膜３を成長させる。次いで通常のフォ
トリソグラフィー技術を利用し、レジスト（図示せず）
をマスク層として、酸化膜３をドライエッチングする。
（その際多少下地の熱酸化膜２がエッチングされてもさ
しつけない。）次いでレジストを除去する。
第４図（ｂ） 次いで化学気相成長法により第１の多結晶シリコン膜
13を成長させる。次いで異方性ドライエッチングにより
酸化膜３の開孔部に第１の多結晶シリコン膜13を埋め込
む。（450nm程度の膜厚） 第４図（ｃ） 次いで化学気相成長法により50nm程度の第２の多結晶
シリコン膜14を成長させる。
13を成長させる。次いで異方性ドライエッチングにより
酸化膜３の開孔部に第１の多結晶シリコン膜13を埋め込
む。（450nm程度の膜厚） 第４図（ｃ） 次いで化学気相成長法により50nm程度の第２の多結晶
シリコン膜14を成長させる。
第４図（ｄ） 次いでレーザーアニールをおこない、第２の多結晶シ
リコン膜14及び第１の多結晶シリコン膜13を再結晶化さ
せる。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として、再結晶シ
リコン膜をエッチングし、第１及び第２の再結晶シリコ
ン膜からなる凹凸型再結晶シリコン基板４を形成する。
次いでレジストを除去する。次いでゲート酸化膜７を成
長させる。次いで化学気相成長法により不純物を含んだ
多結晶シリコン膜を成長させる。次いで通常のフォトリ
ソグラフィー技術を利用し、レジスト（図示せず）をマ
スク層として、多結晶シリコン膜をエッチングし、少な
くとも第１の再結晶シリコン膜間に設けられた薄い第２
の再結晶シリコン基板部より幅狭くゲート電極８を形成
する。次いでレジストを除去する。
リコン膜14及び第１の多結晶シリコン膜13を再結晶化さ
せる。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として、再結晶シ
リコン膜をエッチングし、第１及び第２の再結晶シリコ
ン膜からなる凹凸型再結晶シリコン基板４を形成する。
次いでレジストを除去する。次いでゲート酸化膜７を成
長させる。次いで化学気相成長法により不純物を含んだ
多結晶シリコン膜を成長させる。次いで通常のフォトリ
ソグラフィー技術を利用し、レジスト（図示せず）をマ
スク層として、多結晶シリコン膜をエッチングし、少な
くとも第１の再結晶シリコン膜間に設けられた薄い第２
の再結晶シリコン基板部より幅狭くゲート電極８を形成
する。次いでレジストを除去する。
第４図（ｅ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）及びゲート電極８をマスク層とし
て、砒素をイオン注入してｎ＋型ソースドレイン領域６
を、同じレジスト（図示せず）をマスク層として、砒素
をイオン注入してｐ型チャネル領域５を、凹凸型再結晶
シリコン基板４にそれぞれ選択的に順次画定する。次い
でレジストを除去する。
ジスト（図示せず）及びゲート電極８をマスク層とし
て、砒素をイオン注入してｎ＋型ソースドレイン領域６
を、同じレジスト（図示せず）をマスク層として、砒素
をイオン注入してｐ型チャネル領域５を、凹凸型再結晶
シリコン基板４にそれぞれ選択的に順次画定する。次い
でレジストを除去する。
第１図 次いで不要のゲート酸化膜７をエッチング除去する。
次いで通常の技法を適用することによりブロック用酸化
膜９及び燐珪酸ガラス（PSG）膜10の成長、高温熱処理
によるｎ＋型ソースドレイン領域６及びｐ型チャネル領
域５の形成、電極コンタクト窓の形成、Al配線11の形成
等をおこない半導体装置を完成する。
次いで通常の技法を適用することによりブロック用酸化
膜９及び燐珪酸ガラス（PSG）膜10の成長、高温熱処理
によるｎ＋型ソースドレイン領域６及びｐ型チャネル領
域５の形成、電極コンタクト窓の形成、Al配線11の形成
等をおこない半導体装置を完成する。
以上実施例に示したように、本発明の半導体装置によ
れば、ゲート電極を第１の再結晶シリコン膜間に設けら
れた薄い第２の再結晶シリコン基板部より幅狭く形成し
ているため、製造のバラツキによらずにチャネル領域を
完全に薄い第２の再結晶シリコン基板部に形成できるこ
とにより、レーザー再結晶化により完全に再結晶化され
たチャネル領域を形成できるため、素子特性の安定化に
よる高性能化及びゲート電圧印加により、チャネル領域
が完全に空乏化され、チャネル領域電界を小さくできる
ため、モビリティを大きくすることができることによる
高速化を、ソースドレイン領域を概略積層された第１及
び第２の再結晶シリコン膜からなる厚い再結晶シリコン
基板部に形成できることにより、ソースドレイン抵抗及
び接合容量を低減できることによる高速化を、第１及び
第２の再結晶シリコン膜からなる凹凸を持った再結晶シ
リコン基板を使用できるため、熱容量を大きくできるこ
とにより、レーザー再結晶化による再結晶シリコン基板
のハガレを改善できることによる高信頼性を可能にする
ことができる。又、各領域をセルフアラインに形成する
こともできるため、高集積化を可能にすることもでき
る。さらに、ソースドレイン領域を埋め込み導電膜及び
薄い再結晶シリコン基板部の２層により形成することも
できるため、ソースドレイン抵抗をさらに低減できるの
で、より高速化を可能にすることもできる。
れば、ゲート電極を第１の再結晶シリコン膜間に設けら
れた薄い第２の再結晶シリコン基板部より幅狭く形成し
ているため、製造のバラツキによらずにチャネル領域を
完全に薄い第２の再結晶シリコン基板部に形成できるこ
とにより、レーザー再結晶化により完全に再結晶化され
たチャネル領域を形成できるため、素子特性の安定化に
よる高性能化及びゲート電圧印加により、チャネル領域
が完全に空乏化され、チャネル領域電界を小さくできる
ため、モビリティを大きくすることができることによる
高速化を、ソースドレイン領域を概略積層された第１及
び第２の再結晶シリコン膜からなる厚い再結晶シリコン
基板部に形成できることにより、ソースドレイン抵抗及
び接合容量を低減できることによる高速化を、第１及び
第２の再結晶シリコン膜からなる凹凸を持った再結晶シ
リコン基板を使用できるため、熱容量を大きくできるこ
とにより、レーザー再結晶化による再結晶シリコン基板
のハガレを改善できることによる高信頼性を可能にする
ことができる。又、各領域をセルフアラインに形成する
こともできるため、高集積化を可能にすることもでき
る。さらに、ソースドレイン領域を埋め込み導電膜及び
薄い再結晶シリコン基板部の２層により形成することも
できるため、ソースドレイン抵抗をさらに低減できるの
で、より高速化を可能にすることもできる。
［発明の効果］ 以上説明のように本発明によれば、MIS型半導体装置
に関し、半導体基板上に絶縁膜を介して形成された第１
及び第２の再結晶シリコン膜からなる凹凸を持った再結
晶シリコン基板の薄い再結晶シリコン基板部の一部にチ
ャネル領域を形成し、積層された第１及び第２の再結晶
シリコン膜からなる厚い再結晶シリコン基板部に概略ソ
ースドレイン領域を形成する構造を有するSOI型のMIS電
界効果トランジスタが形成できるため、製造のバラツキ
によらずにチャネル領域を完全に薄い第２の再結晶シリ
コン基板部に形成できることにより、第２の再結晶シリ
コン膜からなる薄い再結晶シリコン基板を完全に再結晶
化できるため、素子特性の安定化による高性能化及びチ
ャネル電界を小さくできるため、モビリティを大きくす
ることができることによる高速化を、ソースドレイン領
域を概略積層された第１及び第２の再結晶シリコン膜か
らなる厚い再結晶シリコン基板部に形成できることによ
り、抵抗及び接合容量を低減できることによる高速化
を、第１及び第２の再結晶シリコン膜からなる凹凸を持
った再結晶シリコン基板を使用できるため、熱容量を大
きくできることにより、レーザー再結晶化による基板ハ
ガレを改善できることによる高信頼性を、各領域をセル
フアラインに形成できることによる高集積化を、メタル
層を含むソースドレイン領域を形成できることによるい
っそうの高速化も可能にすることができる。即ち、高信
頼、高性能、高速且つ高集積な半導体集積回路の形成を
可能とした半導体装置を得ることができる。
に関し、半導体基板上に絶縁膜を介して形成された第１
及び第２の再結晶シリコン膜からなる凹凸を持った再結
晶シリコン基板の薄い再結晶シリコン基板部の一部にチ
ャネル領域を形成し、積層された第１及び第２の再結晶
シリコン膜からなる厚い再結晶シリコン基板部に概略ソ
ースドレイン領域を形成する構造を有するSOI型のMIS電
界効果トランジスタが形成できるため、製造のバラツキ
によらずにチャネル領域を完全に薄い第２の再結晶シリ
コン基板部に形成できることにより、第２の再結晶シリ
コン膜からなる薄い再結晶シリコン基板を完全に再結晶
化できるため、素子特性の安定化による高性能化及びチ
ャネル電界を小さくできるため、モビリティを大きくす
ることができることによる高速化を、ソースドレイン領
域を概略積層された第１及び第２の再結晶シリコン膜か
らなる厚い再結晶シリコン基板部に形成できることによ
り、抵抗及び接合容量を低減できることによる高速化
を、第１及び第２の再結晶シリコン膜からなる凹凸を持
った再結晶シリコン基板を使用できるため、熱容量を大
きくできることにより、レーザー再結晶化による基板ハ
ガレを改善できることによる高信頼性を、各領域をセル
フアラインに形成できることによる高集積化を、メタル
層を含むソースドレイン領域を形成できることによるい
っそうの高速化も可能にすることができる。即ち、高信
頼、高性能、高速且つ高集積な半導体集積回路の形成を
可能とした半導体装置を得ることができる。
第１図は本発明の半導体装置における第１の実施例の模
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２は第１の酸化膜、 ３は第２の酸化膜、 ４は凹凸型再結晶シリコン基板（第１及び第２の再結晶
シリコン膜）、 ５はｐ型チャネル領域、 ６はｎ＋型ソースドレイン領域、 ７はゲート酸化膜、 ８はゲート電極、 ９はブロック用酸化膜、 10は燐珪酸ガラス（PSG）膜、 11はAl配線、 12は埋め込み導電膜 を示す。
式側断面図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２は第１の酸化膜、 ３は第２の酸化膜、 ４は凹凸型再結晶シリコン基板（第１及び第２の再結晶
シリコン膜）、 ５はｐ型チャネル領域、 ６はｎ＋型ソースドレイン領域、 ７はゲート酸化膜、 ８はゲート電極、 ９はブロック用酸化膜、 10は燐珪酸ガラス（PSG）膜、 11はAl配線、 12は埋め込み導電膜 を示す。
Claims (3)
- 【請求項１】一導電型半導体基板と、前記半導体基板上
に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選
択的に設けられた第２の絶縁膜と、前記第２の絶縁膜の
開孔部に平坦に埋め込まれた第１の再結晶半導体層と、
前記第１の再結晶半導体層上及び前記第１の再結晶半導
体層間に設けられた第２の再結晶半導体層と、前記第１
の再結晶半導体層間に設けられた前記第２の再結晶半導
体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜
上に少なくとも前記第１の再結晶半導体層間に設けられ
た前記第２の再結晶半導体層より幅狭く設けられたゲー
ト電極とを備え、積層された前記第１及び第２の再結晶
半導体層及び前記第１の再結晶半導体層間に設けられた
第２の再結晶半導体層の一部をソースドレイン領域とな
し、且つ前記ソースドレイン領域に接し、前記第１の再
結晶半導体層間に設けられた前記第２の再結晶半導体層
の一部をチャネル領域となした凹凸型再結晶半導体層に
MIS電界効果トランジスタを形成したことを特徴とする
半導体装置。 - 【請求項２】前記埋め込まれた第１の再結晶半導体層間
の第２の絶縁膜が除去され、開孔部に前記第２の再結晶
半導体層、前記ゲート絶縁膜及び前記ゲート電極が平坦
に埋め込まれていることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - 【請求項３】前記第１の再結晶半導体層を金属層又は金
属シリサイド層に替えたことを特徴とする特許請求の範
囲第１項及び第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293433A JP2543416B2 (ja) | 1989-11-11 | 1989-11-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293433A JP2543416B2 (ja) | 1989-11-11 | 1989-11-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03154383A JPH03154383A (ja) | 1991-07-02 |
| JP2543416B2 true JP2543416B2 (ja) | 1996-10-16 |
Family
ID=17794697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293433A Expired - Fee Related JP2543416B2 (ja) | 1989-11-11 | 1989-11-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543416B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03155166A (ja) * | 1989-11-14 | 1991-07-03 | Fuji Electric Co Ltd | 薄膜半導体素子 |
| US5854494A (en) * | 1991-02-16 | 1998-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US6849872B1 (en) | 1991-08-26 | 2005-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| JP2894391B2 (ja) * | 1991-09-20 | 1999-05-24 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| US6709907B1 (en) | 1992-02-25 | 2004-03-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| TW222345B (en) * | 1992-02-25 | 1994-04-11 | Semicondustor Energy Res Co Ltd | Semiconductor and its manufacturing method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174464U (ja) * | 1986-10-23 | 1988-11-11 | ||
| JPS63200572A (ja) * | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JP2707632B2 (ja) * | 1988-09-21 | 1998-02-04 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH0298969A (ja) * | 1988-10-06 | 1990-04-11 | Agency Of Ind Science & Technol | Ｍｏｓトランジスタおよびその製造方法 |
| JPH02257672A (ja) * | 1989-03-30 | 1990-10-18 | Seiko Epson Corp | Ｓｏｉ構造ｍｉｓｆｅｔの製造方法 |
-
1989
- 1989-11-11 JP JP1293433A patent/JP2543416B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03154383A (ja) | 1991-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |