JPH11307541A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＳＯＩ基板を用いることなく、コレクタ又は
エミッタ層の側面に横方向に接する良質の単結晶ベース
層を形成した高性能の横型バイポーラトランジスタを含
む半導体装置とその製造方法を提供する。 【解決手段】 単結晶シリコン基板１にシリコン酸化膜
３を埋め込み、この上にコレクタとなるｎ型多結晶シリ
コン膜４とシリコン酸化膜５の積層膜を堆積形成する。
この積層膜をパターニングしてシリコン酸化膜３上に残
置させた後、ベースとなるｐ型シリコン膜６をエピタキ
シャル成長させ、これをアニールして基板１に接する部
分を結晶成長の核として単結晶化する。単結晶化シリコ
ン膜６０を積層膜の側面に接する部分から上面に所定幅
延在するようにパターニングした後、これを覆うシリコ
ン酸化膜７を堆積し、このシリコン酸化膜７に開口を形
成して、エミッタとなるｎ型多結晶シリコン膜８を形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、横型バイポーラ
トランジスタを有する半導体装置とその製造方法に関す
る。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）は、最近ます
ます高密度化、高性能化、低消費電力化が進んでいる。
アナログＬＳＩを中心とするバイポーラＬＳＩも例外で
はなく、例えばトレンチ素子分離法を用いてトランジス
タの面積縮小と高集積化を図る技術、自己整合によりエ
ミッタ面積の縮小化と低消費電力化を図る技術等が提案
されている。トランジスタの高速化のためには、ベース
幅を薄くしたり、寄生抵抗や寄生容量を低減する方法が
あり、ベース幅を狭くするために内部ベース（真性ベー
ス）として不純物がドープされたエピタキシャル成長層
を利用する方法（例えば、ＩＥＤＭ８７，ｐ５８６参
照）や、寄生容量を低減するためにＳＯＩ（Silicon On
Insulator）基板を用いる方法（例えば、ＩＥＤＭ８
８，ｐ８７０参照）が提案されている。

【０００３】ＳＯＩ基板を用いて横型バイポーラトラン
ジスタを製造する方法としては、（ａ）ＳＯＩ基板のコ
レクタ層となる単結晶シリコン層を垂直側面を持つよう
にパターン形成し、その垂直側面に横方向にベース層及
びエミッタ層をエピタキシャル成長させる方法（例え
ば、特開平４−２８７４２９号公報、特開平５−１８２
９７８号公報参照）や、（ｂ）ＳＯＩ基板の単結晶シリ
コン層に対し、ＫＯＨ水溶液を用いた面異方性を持つ溶
液エッチングにより傾斜側面に（１１１）面を露出さ
せ、この側面にベース層をエピタキシャル成長させる方
法（例えば、特開平６−２６７９７０号公報参照）等が
提案されている。

【０００４】

【発明が解決しようとする課題】しかし、ＳＯＩ基板を
用い、横方向のエピタキシャル成長を利用してベース層
を単結晶化した横型バイポーラトランジスタを製造する
（ａ）の方法では、ＳＯＩ基板の単結晶シリコン層の主
面を（１００）面としたとき、これを例えばＲＩＥ等の
異方性ドライエッチングにより垂直側壁を持ってパター
ニングすると、露出する側面は（１１０）面となり、こ
の結晶面に対しては良好な単結晶ベース層を成長させる
ことが難しい。ベース層が多結晶になると、ベース抵抗
が大きくなり、高性能のバイポーラトランジスタを得る
ことは難しくなる。

【０００５】また良好な単結晶ベース層を成長させるべ
く、（１１１）面を露出させる（ｂ）の方法では、ＫＯ
Ｈ溶液エッチングを用いなければならず、工程が煩雑に
なるという難点があり、低い製造コストで高性能の横型
バイポーラトランジスタを得ることが難しい。

【０００６】更に、ＳＯＩ基板を用いることは、単結晶
基板を用いる場合に比べてコスト高の原因となるだけで
なく、単結晶基板を用いた通常のＭＯＳ型集積回路等と
バイポーラトランジスタとの混載には適さない。

【０００７】この発明は、上記事情を考慮してなされた
もので、ＳＯＩ基板を用いることなく、コレクタ又はエ
ミッタ層の側面に横方向に接する良質の単結晶ベース層
を形成した高性能の横型バイポーラトランジスタを含む
半導体装置とその製造方法を提供することを目的として
いる。

【０００８】

【課題を解決するための手段】この発明に係る半導体装
置は、単結晶半導体基板と、この半導体基板の表面に部
分的に形成された絶縁膜と、この絶縁膜上にパターン形
成されたコレクタ又はエミッタとなる第１導電型の第１
の半導体膜と、前記半導体基板に接する膜部分を結晶成
長の核として再結晶化処理することで、前記第１の半導
体膜の側面に横方向に接して形成されたベースとなる第
２導電型の第２の半導体膜と、この第２の半導体膜の前
記第１の半導体膜の側面に接する部分に横方向に接して
形成されたエミッタ又はコレクタとなる第１導電型の第
３の半導体膜と、を有することを特徴とする。

【０００９】この発明に係る半導体装置の製造方法は、
単結晶半導体基板に部分的に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上にコレクタ又はエミッタとな
る第１導電型の第１の半導体膜と第２の絶縁膜の積層膜
をパターン形成する工程と、前記単結晶半導体基板の露
出面から前記第１の絶縁膜上を経て、更に前記積層膜の
側面を通って上面にまで連続するようにベースとなる第
２導電型の第２の半導体膜をエピタキシャル成長させる
工程と、前記第２の半導体膜をアニールして前記単結晶
半導体基板に接する部分を結晶成長の核として単結晶化
する工程と、単結晶化された前記第２の半導体膜を少な
くとも前記積層膜の側面に接する部分を残してパターニ
ングする工程と、パターニングされた前記第２の半導体
膜の前記積層膜の側面に接する部分に横方向に接するエ
ミッタ又はコレクタとなる第１導電型の第３の半導体膜
を形成する工程と、を有することを特徴とする。

【００１０】この発明に係る半導体装置の製造方法はま
た、単結晶半導体基板に部分的に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上にコレクタ又はエミッタ
となる第１導電型の第１の半導体膜と第２の絶縁膜の積
層膜をパターン形成する工程と、前記単結晶半導体基板
の露出面から前記第１の絶縁膜上を経て、更に前記積層
膜の側面を通って上面にまで連続するようにベースとな
る第２導電型の第２の半導体膜をエピタキシャル成長さ
せる工程と、前記第２の半導体膜をアニールして前記単
結晶半導体基板に接する部分を結晶成長の核として単結
晶化する工程と、単結晶化された前記第２の半導体膜を
前記積層膜の側面に接する部分から上面に所定幅延在す
るようにパターニングする工程と、パターニングされた
前記第２の半導体膜を覆う第３の絶縁膜を堆積形成する
工程と、前記第３の絶縁膜に、前記第２の半導体膜のう
ち前記積層膜の側面に接する部分を露出させるように開
口を形成する工程と、前記開口を介して前記第２の半導
体膜の前記積層膜の側面に接する部分に横方向に接する
ようにエミッタ又はコレクタとなる第１導電型の第３の
半導体膜を形成する工程と、を有することを特徴とす
る。

【００１１】この発明によると、単結晶半導体基板上の
絶縁膜上にパターン形成した第１の半導体膜の側面に接
するようにベースとなる不純物がドープされた第２の半
導体膜をエピタキシャル成長させることにより、横型バ
イポーラトランジスタを得ることができる。第２の半導
体膜からなるベースは、エピタキシャル膜であるから、
不純物拡散により形成する方法に比べて薄いベース幅を
制御性よく実現することができる。しかもベースは、単
結晶半導体基板を結晶成長の核とする再結晶化処理によ
り単結晶化している。従って例えば、（１００）面を主
面とする単結晶シリコン層を垂直エッチングして露出す
る（１１０）面へのエピタキシャル成長によりベースを
作る方法に比べて、（１００）面を主面とする単結晶シ
リコン基板を用いてより結晶性の良好なベース層を得る
ことができ、高性能の横型バイポーラトランジスタが得
られる。

【００１２】特に、第１の半導体膜を異方性ドライエッ
チングにより略垂直側面をもってパターン形成し、且つ
ベース層となるエピタキシャル膜を第１の半導体膜より
薄くすれば、エピタキシャル膜の膜厚がそのまま内部ベ
ース幅となり、内部ベース幅の狭く、従って高速性能に
優れた電流増幅率の高い横型バイポーラトランジスタが
得られる。

【００１３】またこの発明は、ＳＯＩ基板ではなく、単
結晶半導体基板を出発基板とするから、ＳＯＩ基板を用
いる場合に比べて半導体装置の低コスト化が図られる。
更に、単結晶半導体基板を用いたＭＯＳ集積回路等にお
ける素子分離絶縁膜上にバイポーラトランジスタを形成
することにより、プロセスの一部を共用したＭＯＳトラ
ンジスタ等の素子と横型バイポーラトランジスタとの混
載も容易になる。

【００１４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１〜図７は、この発明の一実施
例に係る半導体装置の横型バイポーラトランジスタ部の
製造工程を示している。図１に示すように、（１００）
面を主面とする単結晶シリコン基板１を用い、この基板
１の横型トランジスタ形成領域にまず、第１の絶縁膜と
してシリコン酸化膜３を埋め込み形成する。このシリコ
ン酸化膜３の埋め込み工程には、通常の埋め込み素子分
離技術として知られている方法が用いられる。即ち、シ
リコン基板１にＲＩＥ法により溝２を加工し、シリコン
酸化膜３を堆積して表面を平坦化した後、エッチバック
してシリコン酸化膜３を基板１と同じ面位置となるよう
に溝２に埋め込む。

【００１５】続いて、図２に示すように、コレクタとな
る第１の半導体膜として、ｎ型多結晶シリコン膜４を堆
積し、引き続きこの上に第２の絶縁膜としてシリコン酸
化膜５をＣＶＤ法により堆積して、これらの積層膜をシ
リコン酸化膜３上に残るようにパターニングする。多結
晶シリコン膜４は例えば、高濃度にリンがドープされた
ｎ型とし、膜厚は約０．２μｍとする。シリコン酸化膜
３は約０．２μｍとする。この積層膜のエッチングに
は、ＲＩＥ等の異方性ドライエッチングを用いる。これ
により、埋め込みシリコン酸化膜２のエッジから所定距
離離れた位置に、多結晶シリコン膜４の垂直側面を露出
させる。

【００１６】次に、図３に示すように、基板全面に、ベ
ースとなる第２の半導体膜として、ボロンが１Ｅ１６／
ｃｍ³ 程度の濃度でドープされたｐ型のシリコン膜６を
エピタキシャル成長させる。このときシリコン膜６は、
多結晶シリコン膜４に比べて薄く、例えば約７０ｎｍ厚
に成長させる。シリコン膜６は、シリコン基板１の露出
面に接する部分では単結晶シリコン膜６ｂとなるが、こ
れに連続して埋め込みシリコン酸化膜３上から、多結晶
シリコン膜４及びシリコン酸化膜５の側面、更にシリコ
ン酸化膜５の上面にまたがる部分は、多結晶シリコン膜
６ａとなる。

【００１７】次に、シリコン膜６を電子ビーム照射等に
より再結晶化アニールして、図４に示すように、単結晶
化シリコン膜６０を得る。このとき、電子ビームをシリ
コン基板１に接する単結晶シリコン膜６ｂの部分から順
次、シリコン酸化膜３を経て、シリコン酸化膜５の上面
部分を走査することにより、単結晶シリコン膜６ｂの部
分を結晶成長の核として、多結晶シリコン膜６ａを単結
晶化することができる。基板全面にある多結晶シリコン
膜６ａの全てを単結晶化する必要はないが、少なくとも
多結晶シリコン膜４の側面に横方向に接して内部ベース
６１となる部分を含む所定範囲を単結晶化する。

【００１８】次に、図５に示すように、単結晶化シリコ
ン膜６０を多結晶シリコン膜４の側面に接する内部ベー
ス６１の部分を挟んで所定範囲に残すようにパターニン
グした後、基板全面に第３の絶縁膜としてシリコン酸化
膜７をＣＶＤ法により堆積する。この実施例の場合、単
結晶化シリコン膜６０は、シリコン酸化膜５上でベース
電極取り出しを行うための外部ベース６２として、シリ
コン酸化膜５上に所定幅延在するようにパターニングし
ている。

【００１９】続いて、図６に示すように、シリコン酸化
膜７にリソグラフィとエッチングにより、単結晶化シリ
コン膜６０の多結晶シリコン膜４の側面に接する内部ベ
ース６１部分を露出させる開口を形成し、エミッタとな
る第３の半導体膜として、高濃度に砒素がドープされた
ｎ型多結晶シリコン膜８を堆積形成する。多結晶シリコ
ン膜８は、リソグラフィとエッチングにより、エミッタ
として必要な部分、即ちコレクタとなる多結晶シリコン
膜４の側面に接する内部ベース６１部分に対して更に横
方向に接する部分を含むようにパターン形成される。

【００２０】最後に、図７に示すように、ＣＶＤによる
シリコン酸化膜９を基板全面に堆積し、リソグラフィと
エッチングによりコンタクト孔を開口して、コレクタと
しての多結晶シリコン膜４、単結晶化シリコン膜６０の
シリコン酸化膜５上に延在する外部ベース６２部分、エ
ミッタとしての多結晶シリコン膜８にそれぞれコンタク
トするＡｌ等の電極１０Ｃ，１０Ｂ，１０Ｅをパターン
形成する。

【００２１】以上のようにこの実施例によれば、シリコ
ン基板１の埋め込み酸化膜２上にパターン形成された多
結晶シリコン膜４をコレクタとして、その垂直側面に横
方向に接するベース及びエミッタを持つ横型バイポーラ
トランジスタを得ることができる。多結晶シリコン膜４
の側面に接する内部ベース６１は、成膜時は多結晶シリ
コン膜６ａであるが、（１００）面を主面とする単結晶
シリコン基板１に接して単結晶シリコン膜６ｂとして成
長した部分を核として再結晶化処理を行うことにより、
単結晶化される。この方法により得られる単結晶シリコ
ンは、（１００）面を主面とするＳＯＩ基板を用いて、
その単結晶シリコン層の側面である（１１０）面に直接
結晶成長させるものに比べて、良質の結晶となる。この
結果、ベース抵抗の小さい高性能の横型バイポーラトラ
ンジスタが得られる。

【００２２】しかもこの実施例では、湿式エッチングは
必要がない。従って、（１１０）面に比べて結晶成長が
容易な（１１１）面を出すためにＫＯＨ水溶液によるテ
ーパエッチングを行うという従来の方法に比べて、工程
は簡単であり、製造コストの低減が可能である。

【００２３】またこの実施例の場合、コレクタ層となる
多結晶シリコン膜４は、異方性ドライエッチングにより
垂直側面を持つようにパターニングしており、ベースと
なるシリコン膜６は多結晶シリコン膜４に比べて薄くエ
ピタキシャル成長させている。これにより、内部ベース
幅（実効ベース幅）は、シリコン膜６のエピタキシャル
厚により決まり、エピタキシャル厚と実質的に同じにな
る。従って、コレクタの側面からベース及びエミッタを
不純物拡散により形成して横型バイポーラトランジスタ
を作る方法に比べて、狭い内部ベース幅を高精度に決定
することができる。この結果、電流増幅率βの大きい高
速性能のバイポーラトランジスタを得ることができる。

【００２４】更にこの実施例では、第１の半導体膜であ
る多結晶シリコン膜４をコレクタとし、第３の半導体膜
である多結晶シリコン膜８をエミッタとしている。この
場合、多結晶シリコン膜４、単結晶化シリコン膜６０及
び多結晶シリコン膜８の紙面に垂直な方向の幅を同じと
すれば、コレクタ接合容量ＣJCがエミッタ接合容量ＣJE
に比べて小さくなる。これもバイポーラトランジスタの
高速性能化に寄与する。

【００２５】図８は、上記実施例の横型バイポーラトラ
ンジスタＢＴをＭＯＳトランジスタＱと共に集積形成し
た場合の構造例を示している。ＭＯＳトランジスタＱ
は、シリコン基板１に素子分離溝８１を加工してここに
素子分離酸化膜８２を埋め込んだ後、ゲート絶縁膜８３
を介してゲート電極８４を形成し、更にソース，ドレイ
ンとなるｎ型拡散層８５，８６とこれらのｎ型拡散層８
５，８６にそれぞれコンタクトする電極１０Ｄ，１０Ｓ
を形成して得られる。バイポーラトランジスタＢＴ部の
溝２と埋め込みシリコン酸化膜３は、それぞれＭＯＳト
ランジスタＱ部の素子分離溝８１と素子分離酸化膜８２
の一部である。バイポーラトランジスタＢＴのコレクタ
となる多結晶シリコン膜４は例えば、ＭＯＳトランジス
タＱのゲート電極８４と同じ多結晶シリコン膜を用いて
ゲート電極８４と同時にパターン形成される。従って、
通常のＭＯＳ集積回路の製造工程の一部を共用して、Ｍ
ＯＳトランジスタの素子分離領域上に横型バイポーラト
ランジスタを集積形成することができる。

【００２６】この発明は上記実施例に限られない。例え
ば実施例では、多結晶シリコン膜４を異方性ドライエッ
チングにより垂直側面を持つようにパターニングした
が、図９に示すように、傾斜側面を出すようにエッチン
グしてもよい。この発明の場合、内部ベース６１は、基
板結晶面に基づいて再結晶化処理により単結晶化される
ため、多結晶シリコン膜４の側面に露出させる結晶面は
特に問題にならず、またシリコン膜６のエピタキシャル
厚を多結晶シリコン膜４の膜厚より小さくすれば、この
場合にもエピタキシャル厚が内部ベース幅となる。

【００２７】また、図９に示すように、外部ベース６２
の部分に別途不純物を拡散して、ｐ＋型層とする工程を
付加することも有効である。これにより、ベースの横方
向抵抗を小さくして、バイポーラトランジスタの一層の
高性能化を図ることができる。コレクタ層としての多結
晶シリコン膜４についても、図９に示すように、ベース
に接する部分を低濃度のｎ−型層４１とし、その外側を
高濃度のｎ＋型層４２とすることも有効である。これに
より、コレクタ接合容量の低減とコレクタ耐圧の向上が
可能である。

【００２８】またベースとなる第２の半導体膜としてシ
リコン膜に代わり、例えばバンドギャップのより狭いシ
リコン・ゲルマニウム混晶等をエピタキシャル成長させ
れば、ヘテロ接合バイポーラトランジスタを得ることが
できる。

【００２９】更に、実施例では第１の半導体膜をコレク
タ、第３の半導体膜をエミッタとしたが、第１の半導体
膜をエミッタ、第３の半導体膜をコレクタとすることも
可能である。

【００３０】

【発明の効果】以上述べたようにこの発明によれば、Ｓ
ＯＩ基板を用いることなく、コレクタ又はエミッタ層の
側面に横方向に接する良質の単結晶ベース層を形成した
高性能の横型バイポーラトランジスタを含む半導体装置
を提供することができる。

【図面の簡単な説明】

【図１】この発明の一実施例による横型バイポーラトラ
ンジスタのシリコン酸化膜埋め込み工程を示す図であ
る。

【図２】同実施例による横型バイポーラトランジスタの
コレクタ形成工程を示す図である。

【図３】同実施例による横型バイポーラトランジスタの
ベース層エピタキシャル成長工程を示す図である。

【図４】同実施例による横型バイポーラトランジスタの
ベース層再結晶化の工程を示す図である。

【図５】同実施例による横型バイポーラトランジスタの
ベース層を覆うシリコン酸化膜形成工程を示す図であ
る。

【図６】同実施例による横型バイポーラトランジスタの
エミッタ層形成工程を示す図である。

【図７】同実施例による横型バイポーラトランジスタの
完成構造を示す図である。

【図８】同実施例による横型バイポーラトランジスタを
ＭＯＳトランジスタと共に集積形成した構造例を示す図
である。

【図９】この発明の他の実施例による横型バイポーラト
ランジスタを示す図である。

【符号の説明】 １…単結晶シリコン基板、２…溝、３…シリコン酸化
膜、４…ｎ型多結晶シリコン膜（コレクタ）、５…シリ
コン酸化膜、６…ｐ型エピタキシャル・シリコン膜（ベ
ース）、６ａ…多結晶シリコン膜、６ｂ…単結晶シリコ
ン膜、６０…単結晶化シリコン膜、６１…内部ベース、
６２…外部ベース、７…シリコン酸化膜、８…ｎ型多結
晶シリコン膜（エミッタ）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/165

Claims (7)

【特許請求の範囲】
1. 【請求項１】 単結晶半導体基板と、 この半導体基板の表面に部分的に形成された絶縁膜と、 この絶縁膜上にパターン形成されたコレクタ又はエミッ
   タとなる第１導電型の第１の半導体膜と、 前記半導体基板に接する膜部分を結晶成長の核として再
   結晶化処理することで、前記第１の半導体膜の側面に横
   方向に接して形成されたベースとなる第２導電型の第２
   の半導体膜と、 この第２の半導体膜の前記第１の半導体膜の側面に接す
   る部分に横方向に接して形成されたエミッタ又はコレク
   タとなる第１導電型の第３の半導体膜と、を有すること
   を特徴とする半導体装置。
2. 【請求項２】 前記第２の半導体膜は、前記第１の半導
   体膜より薄いエピタキシャル膜であることを特徴とする
   請求項１記載の半導体装置。
3. 【請求項３】 前記絶縁膜は、前記単結晶半導体基板に
   集積形成される素子の素子分離用絶縁膜であることを特
   徴とする請求項１記載の半導体装置。
4. 【請求項４】 単結晶半導体基板に部分的に第１の絶縁
   膜を形成する工程と、 前記第１の絶縁膜上にコレクタ又はエミッタとなる第１
   導電型の第１の半導体膜と第２の絶縁膜の積層膜をパタ
   ーン形成する工程と、 前記単結晶半導体基板の露出面から前記第１の絶縁膜上
   を経て、更に前記積層膜の側面を通って上面にまで連続
   するようにベースとなる第２導電型の第２の半導体膜を
   エピタキシャル成長させる工程と、 前記第２の半導体膜をアニールして前記単結晶半導体基
   板に接する部分を結晶成長の核として単結晶化する工程
   と、 単結晶化された前記第２の半導体膜を少なくとも前記積
   層膜の側面に接する部分を残してパターニングする工程
   と、 パターニングされた前記第２の半導体膜の前記積層膜の
   側面に接する部分に横方向に接するエミッタ又はコレク
   タとなる第１導電型の第３の半導体膜を形成する工程
   と、を有することを特徴とする半導体装置の製造方法。
5. 【請求項５】 単結晶半導体基板に部分的に第１の絶縁
   膜を形成する工程と、 前記第１の絶縁膜上にコレクタ又はエミッタとなる第１
   導電型の第１の半導体膜と第２の絶縁膜の積層膜をパタ
   ーン形成する工程と、 前記単結晶半導体基板の露出面から前記第１の絶縁膜上
   を経て、更に前記積層膜の側面を通って上面にまで連続
   するようにベースとなる第２導電型の第２の半導体膜を
   エピタキシャル成長させる工程と、 前記第２の半導体膜をアニールして前記単結晶半導体基
   板に接する部分を結晶成長の核として単結晶化する工程
   と、 単結晶化された前記第２の半導体膜を前記積層膜の側面
   に接する部分から上面に所定幅延在するようにパターニ
   ングする工程と、 パターニングされた前記第２の半導体膜を覆う第３の絶
   縁膜を堆積形成する工程と、 前記第３の絶縁膜に、前記第２の半導体膜のうち前記積
   層膜の側面に接する部分を露出させるように開口を形成
   する工程と、 前記開口を介して前記第２の半導体膜の前記積層膜の側
   面に接する部分に横方向に接するようにエミッタ又はコ
   レクタとなる第１導電型の第３の半導体膜を形成する工
   程と、を有することを特徴とする半導体装置の製造方
   法。
6. 【請求項６】 前記第２の半導体膜は、前記第１の半導
   体膜より薄くエピタキシャル成長させることを特徴とす
   る請求項４又は５に記載の半導体装置の製造方法。
7. 【請求項７】 前記第１の半導体膜と第２の絶縁膜の積
   層膜は、異方性ドライエッチングにより略垂直側面を持
   つようにパターン形成されることを特徴とする請求項４
   又は５に記載の半導体装置の製造方法。