JPS6074664A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPS6074664A JPS6074664A JP58182655A JP18265583A JPS6074664A JP S6074664 A JPS6074664 A JP S6074664A JP 58182655 A JP58182655 A JP 58182655A JP 18265583 A JP18265583 A JP 18265583A JP S6074664 A JPS6074664 A JP S6074664A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型Ｍｏ５ｓ導体装置の製造方法の改良に関
する。
する。
周知の如く、相補型ＭＯ８牛導体装置（以下ＣＭＯ８と
略す）は同一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
略す）は同一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
ところで、従来の０ＭＯ８は以下に示す方法によ）製造
されている。
されている。
まず、例えばｎ型（１００）面のシリコン基板１上に熱
酸化膜２を成長させ、更に写真蝕刻法によシラニル予定
部が除去されたレンス） ａ４ターン３を形成した後、
これをマスクとしてｒロアを例えば１００ ｋｅＶ、ド
ーズ量８．５Ｘ１０１２ｆｆｉ−２の条件でイオン注入
して基板１に？ロンイオン注入層４を形成する（第１図
（、）図示）。つづいて、レジストパターン３を除去し
、イオン注入層４を例えば１２００℃、３０時間熱拡散
してｐ−ウェル領域５を形成し、更に熱酸化膜２をエツ
チング除去した後、再度熱酸化膜６、シリコン窒化膜７
を順次形成する（第１図（ｂ）図示）。
酸化膜２を成長させ、更に写真蝕刻法によシラニル予定
部が除去されたレンス） ａ４ターン３を形成した後、
これをマスクとしてｒロアを例えば１００ ｋｅＶ、ド
ーズ量８．５Ｘ１０１２ｆｆｉ−２の条件でイオン注入
して基板１に？ロンイオン注入層４を形成する（第１図
（、）図示）。つづいて、レジストパターン３を除去し
、イオン注入層４を例えば１２００℃、３０時間熱拡散
してｐ−ウェル領域５を形成し、更に熱酸化膜２をエツ
チング除去した後、再度熱酸化膜６、シリコン窒化膜７
を順次形成する（第１図（ｂ）図示）。
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術によシ選択エツチングしてシリコン窒化膜
パターン７１〜７Ｃを形成する（第１図（Ｃ）図示）。
ツチング技術によシ選択エツチングしてシリコン窒化膜
パターン７１〜７Ｃを形成する（第１図（Ｃ）図示）。
次いで、写真蝕刻法によＦ）ｐ−ウェル領域５以外を覆
うレジストパターン８を形成し、該レジストパターン８
及びシリコン窒化ＩＩＩ（−ｆターン１ｂをマスクとし
て例えばがロンを加速電圧４０ ｋｓＶ、ドーズ量８Ｘ
１０ ３ の条件でイオン注入した後、熱拡散を行なっ
てフィールド反転防止用のｐ＋層９を形成する（第１図
（ｄ）図示）。
うレジストパターン８を形成し、該レジストパターン８
及びシリコン窒化ＩＩＩ（−ｆターン１ｂをマスクとし
て例えばがロンを加速電圧４０ ｋｓＶ、ドーズ量８Ｘ
１０ ３ の条件でイオン注入した後、熱拡散を行なっ
てフィールド反転防止用のｐ＋層９を形成する（第１図
（ｄ）図示）。
つづいて、レジストパターン８を除去し、再度写真蝕刻
法によＪＪｐ−ウェル領域５を覆うレジストパターン１
０を形成し、該レジストパターン１０及ヒシリコン窒化
ＩＩ ＝ターン７ａ 、７ｅをマスクとして例えばリン
を加速電圧１００ｋｅＶ、ドーズ量５ＸＩＱ ｃｍ の
条件でイオン注入した後、熱拡散を行なってフィールド
反転防止用のｎ＋層１１を形成する（第１図（、）図示
）。ひきつづき、レジストパターン１０を除去し、シリ
コン窒化膜ノｆメーン７＆〜７ｃを耐酸化性マスクとし
て高温ウェット雰囲気中で選択酸化を行ないフィールド
酸化膜１２を形成した（第１図（ｆ）図示）。
法によＪＪｐ−ウェル領域５を覆うレジストパターン１
０を形成し、該レジストパターン１０及ヒシリコン窒化
ＩＩ ＝ターン７ａ 、７ｅをマスクとして例えばリン
を加速電圧１００ｋｅＶ、ドーズ量５ＸＩＱ ｃｍ の
条件でイオン注入した後、熱拡散を行なってフィールド
反転防止用のｎ＋層１１を形成する（第１図（、）図示
）。ひきつづき、レジストパターン１０を除去し、シリ
コン窒化膜ノｆメーン７＆〜７ｃを耐酸化性マスクとし
て高温ウェット雰囲気中で選択酸化を行ないフィールド
酸化膜１２を形成した（第１図（ｆ）図示）。
次いで、フィールド酸化膜１２で分離された島状のｎｆ
ｉのシリコン基板１領域及びｐ−ウェル領域５に熱酸化
膜を成長させ、更に多結晶シリコン膜を堆積し、この多
結晶シリコン層にリン拡散を行なう。つづいて、多結晶
シリコン層をパターニングしてダート電極１３１，１３
２を形成し、これをマスクとして熱酸化膜をエツチング
してダート酸化膜１４１．１４２を形成した後、島状の
基板１領域にボロンを、島状のｐ−ウェル領域５に砒素
を、夫々イオン注入してｐ＋型のソース、ドレイン領域
１５１，１６１ 、ｎ中型のソース、ドレイン領域１５
ｚ、１６λを５− 形成する（第１図（ｇ）図示）。その後、常法に従って
全面にＣＶＤ−８１０，膜１７を堆積し、これにコンタ
クトホール１８１〜１８４を量子した後、Ａｚｌｌ（の
蒸着、）母ターニングによｐ Ａｔ配線１９〜２２を形
成して０ＭＯ８を製造する（第１図（ｈ）図示）。
ｉのシリコン基板１領域及びｐ−ウェル領域５に熱酸化
膜を成長させ、更に多結晶シリコン膜を堆積し、この多
結晶シリコン層にリン拡散を行なう。つづいて、多結晶
シリコン層をパターニングしてダート電極１３１，１３
２を形成し、これをマスクとして熱酸化膜をエツチング
してダート酸化膜１４１．１４２を形成した後、島状の
基板１領域にボロンを、島状のｐ−ウェル領域５に砒素
を、夫々イオン注入してｐ＋型のソース、ドレイン領域
１５１，１６１ 、ｎ中型のソース、ドレイン領域１５
ｚ、１６λを５− 形成する（第１図（ｇ）図示）。その後、常法に従って
全面にＣＶＤ−８１０，膜１７を堆積し、これにコンタ
クトホール１８１〜１８４を量子した後、Ａｚｌｌ（の
蒸着、）母ターニングによｐ Ａｔ配線１９〜２２を形
成して０ＭＯ８を製造する（第１図（ｈ）図示）。
しかしながら、上述した従来法におっては次のような欠
点を有する。即ち、まず、ｐ＋のソース領域１５１ （
又はドレイン領域１６１ ）とｎ型基板１とｐ−ウェル
領域５とによる寄生ｐｎｐトランジスタやｎ＋型のソー
ス領域１５２ （又はドレイン領域１６ｍ ）とｐ−ウ
ェル領域５とｎ型基板１とによる寄生ｎｐｎ ）ランジ
ヌタが発生する仁とによってラッチアップ現象が起きる
。
点を有する。即ち、まず、ｐ＋のソース領域１５１ （
又はドレイン領域１６１ ）とｎ型基板１とｐ−ウェル
領域５とによる寄生ｐｎｐトランジスタやｎ＋型のソー
ス領域１５２ （又はドレイン領域１６ｍ ）とｐ−ウ
ェル領域５とｎ型基板１とによる寄生ｎｐｎ ）ランジ
ヌタが発生する仁とによってラッチアップ現象が起きる
。
ラッチアップ現象は基板１及びウェル領域５の抵抗と少
数キャリアの到達確率によシ決まる。
数キャリアの到達確率によシ決まる。
到達確率はｎチャンネル、ｐチャンネルの素子領域間の
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性の低下を招く。また、第１
図（ｂ）に示す如く、ｐ６− −ウェル領域５は基板１の深さ方向に伸びると共に、横
方向にも伸び（例えば基板方向へ１０μｍ伸びると横方
向へも７〜８μｍ伸びる）、微細化の障害、集積度の低
下を招く。更に、第１図（ｄ） ｌ （ｅ）に示す如く
ｎチャンネルとｐチャンネルのフィールド反転防止用の
イオン注入を行なうため、写真蝕刻工程の回数が増え、
生産性の向上化の障害となる。
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性の低下を招く。また、第１
図（ｂ）に示す如く、ｐ６− −ウェル領域５は基板１の深さ方向に伸びると共に、横
方向にも伸び（例えば基板方向へ１０μｍ伸びると横方
向へも７〜８μｍ伸びる）、微細化の障害、集積度の低
下を招く。更に、第１図（ｄ） ｌ （ｅ）に示す如く
ｎチャンネルとｐチャンネルのフィールド反転防止用の
イオン注入を行なうため、写真蝕刻工程の回数が増え、
生産性の向上化の障害となる。
本発明はラッチアップの防止と素子の微細化等がなされ
た高性能、高集積度、高信頼性の相補型ＭＯ８半導体装
置の製造方法を提供しようとするものである。
た高性能、高集積度、高信頼性の相補型ＭＯ８半導体装
置の製造方法を提供しようとするものである。
本発明は少なくとも一部の領域の不純物濃度が１０７ｃ
ｍ”以上の第１導電型の牛導体基板上に、素子分離領域
となる絶縁膜を形成する工程と、この絶縁膜を選択的に
エツチング除去して前記基板上に素子分離領域を形成す
る工程と、この素子分離領域で分離された複数の島状基
板領域に単結甚平導体層を埋め込む工程と、これら単結
晶手厚体層の少なくとも一つに第２導電屋の不純物をド
ーピングして少なくとも隣シ合う二つの島状基板領域に
ｌＫ１導電型、第２導電型の素子領域を形成する工程と
を具備したことを特徴とするものである。こうした本発
明によれば、既述した如くラッチアップの防止と素子の
微細化等がなされた高性能、高集積度、高信頼性の相補
型ＭＯ８中導体装置を得ることができる。
ｍ”以上の第１導電型の牛導体基板上に、素子分離領域
となる絶縁膜を形成する工程と、この絶縁膜を選択的に
エツチング除去して前記基板上に素子分離領域を形成す
る工程と、この素子分離領域で分離された複数の島状基
板領域に単結甚平導体層を埋め込む工程と、これら単結
晶手厚体層の少なくとも一つに第２導電屋の不純物をド
ーピングして少なくとも隣シ合う二つの島状基板領域に
ｌＫ１導電型、第２導電型の素子領域を形成する工程と
を具備したことを特徴とするものである。こうした本発
明によれば、既述した如くラッチアップの防止と素子の
微細化等がなされた高性能、高集積度、高信頼性の相補
型ＭＯ８中導体装置を得ることができる。
次に、本発明の実施例を図面を参照して説明する。
実施例１
（１）まず、面指数（１００）のメロンを例えば１０
７ｃｍ”含むｐ＋型シリコン基板１０１上にＣＶＤ法に
よシ厚さ３μｍの５ＩＯ２膜（絶縁膜）１０２を成長さ
せた。つづいて、フォトレジスト膜を塗布し、写真蝕刻
法によシ５１０２膜１θ２上の素子分離領域予定部にレ
ジスト／′ｑターン１０３を形成した（第２図（、）図
示）。ひきつづキ、レジタ） ノＪ？ターン１０３をマ
スクとして５ＩＯ２膜１０２を反応性イオンエッチグ法
（ＲＩＥ法）によシ選択的にエツチング除去して素子分
離領域１０４を形成した後、レジタ） ｚｆターン１０
３を除去した（第２図（ｂ）図示）。
７ｃｍ”含むｐ＋型シリコン基板１０１上にＣＶＤ法に
よシ厚さ３μｍの５ＩＯ２膜（絶縁膜）１０２を成長さ
せた。つづいて、フォトレジスト膜を塗布し、写真蝕刻
法によシ５１０２膜１θ２上の素子分離領域予定部にレ
ジスト／′ｑターン１０３を形成した（第２図（、）図
示）。ひきつづキ、レジタ） ノＪ？ターン１０３をマ
スクとして５ＩＯ２膜１０２を反応性イオンエッチグ法
（ＲＩＥ法）によシ選択的にエツチング除去して素子分
離領域１０４を形成した後、レジタ） ｚｆターン１０
３を除去した（第２図（ｂ）図示）。
（１１）次いで、選択エピタキシャル成長法により素子
分離領域１０４と同厚さでメロンを１０ ’ ”７ｃｍ
３含むｐ型巣結晶シリコンを堆積した。
分離領域１０４と同厚さでメロンを１０ ’ ”７ｃｍ
３含むｐ型巣結晶シリコンを堆積した。
この時、第２図（、）に示す如く素子分離領域で分離さ
れた島状のシリコン基板１上部分のみに基板と同導電型
であるｐ型の単結晶シリコンからなる素子領域１０５，
１０６が形成された。
れた島状のシリコン基板１上部分のみに基板と同導電型
であるｐ型の単結晶シリコンからなる素子領域１０５，
１０６が形成された。
０１１）次いで、素子領域１０６部分を図示しないレジ
ヌトパターンで覆い、素子領域１０６にｎ型不純物、例
えばリンを加速電圧１８０ｋｅＶ。
ヌトパターンで覆い、素子領域１０６にｎ型不純物、例
えばリンを加速電圧１８０ｋｅＶ。
ドーズ量５ Ｘ １０ ７ｃｍ”の条件でイオン注入し
てｎ型の単結晶シリコン（素子領域）１０７に変換した
（第２図（ｄ）図示）。
てｎ型の単結晶シリコン（素子領域）１０７に変換した
（第２図（ｄ）図示）。
（Ｖ） 次いで、素子分離領域１θ４で分離されたｐ型
、ｎ型の単結晶シリコンからなる素子領９− 域１０５．１０ｆｉを熱酸化して厚さ２００１の酸化膜
を成長させ、更に全面に厚さ３ｏｏｏｉのリント−！多
結晶シリコン膜を堆積した後、図示しないレジストノ母
ターンをマスクとしてＲＩＥ法によシ多結晶シリコン膜
を選択的にエツチング除去してダート電極１０８，１０
９を形成した。つづいて、ｆ−）電極１０８，１０９を
マスクとして酸化膜をエツチングしてｆ）酸化膜１１０
，１１１を形成し九後、常法に従ってダート電極１０８
，１０９及び素子分離領域１０４をマスクとして砒素、
メロンを夫々ｐ型の素子領域１０５、ｎ型の素子領域１
０７にイオン注入してｐ型単結晶クリコンからなる素子
領域１０５にｎ中型のソース、ドレイン領域１１２゜１
１ｐ、ｎ型単結晶シリコンからなる素子領域１０７にｐ
＋型のソース、ドレイン領域１１４゜１１５を形成した
。ひきつづき、全面にＣＶＤ −８ｉＯ□膜１１６を堆
積し、コンタクトホールを開孔した後、Ａｔ膜の蒸着、
パターニングによりダート取出しＡｔ配＃（図示せず）
、ソース、ドレ１０− インの取出しＡｔ配線１１１〜１２０を形成して０ＭＯ
８を製造した（第２図（、）図示）。
、ｎ型の単結晶シリコンからなる素子領９− 域１０５．１０ｆｉを熱酸化して厚さ２００１の酸化膜
を成長させ、更に全面に厚さ３ｏｏｏｉのリント−！多
結晶シリコン膜を堆積した後、図示しないレジストノ母
ターンをマスクとしてＲＩＥ法によシ多結晶シリコン膜
を選択的にエツチング除去してダート電極１０８，１０
９を形成した。つづいて、ｆ−）電極１０８，１０９を
マスクとして酸化膜をエツチングしてｆ）酸化膜１１０
，１１１を形成し九後、常法に従ってダート電極１０８
，１０９及び素子分離領域１０４をマスクとして砒素、
メロンを夫々ｐ型の素子領域１０５、ｎ型の素子領域１
０７にイオン注入してｐ型単結晶クリコンからなる素子
領域１０５にｎ中型のソース、ドレイン領域１１２゜１
１ｐ、ｎ型単結晶シリコンからなる素子領域１０７にｐ
＋型のソース、ドレイン領域１１４゜１１５を形成した
。ひきつづき、全面にＣＶＤ −８ｉＯ□膜１１６を堆
積し、コンタクトホールを開孔した後、Ａｔ膜の蒸着、
パターニングによりダート取出しＡｔ配＃（図示せず）
、ソース、ドレ１０− インの取出しＡｔ配線１１１〜１２０を形成して０ＭＯ
８を製造した（第２図（、）図示）。
しかして、本発明によれば高濃度のざロン（Ｉ Ｘ １
０ ’ ”、ｂ３ ）を含むｐ十型シリコン基板１０１
を用いることによって、低抵抗化による基板室−流を小
さくでき、これに伴なってラッチアップを抑制できる。
０ ’ ”、ｂ３ ）を含むｐ十型シリコン基板１０１
を用いることによって、低抵抗化による基板室−流を小
さくでき、これに伴なってラッチアップを抑制できる。
即ち、ｐ＋型のソース領域１１４（又はドレイン領域１
１５）とｎ型単結晶シリコンからなる素子領域１０７と
基板１０１とによる寄生ｐｎｐバイポーラトランジスタ
のコレクタ（基板１０１）の抵抗を減少させることによ
シｈｐＨなどの特性が改善され、ラッチアップを抑制で
きる。また、ｐ＋型のシリコン基板１０１を用いること
によシ、素子分離領域１０４下にチャンネルストツノｆ
を自動的に形成でき、チャンネルストッパの形成工程を
省略できる。更に、素子分離領域１０４と素子領域１０
５，１０７が面一で平坦化されているため、素子分離領
域１０４端部での多結晶シリコン膜のエツチング残シ、
レジスト残ｐ、ｈｔの断切れを防止できる。
１５）とｎ型単結晶シリコンからなる素子領域１０７と
基板１０１とによる寄生ｐｎｐバイポーラトランジスタ
のコレクタ（基板１０１）の抵抗を減少させることによ
シｈｐＨなどの特性が改善され、ラッチアップを抑制で
きる。また、ｐ＋型のシリコン基板１０１を用いること
によシ、素子分離領域１０４下にチャンネルストツノｆ
を自動的に形成でき、チャンネルストッパの形成工程を
省略できる。更に、素子分離領域１０４と素子領域１０
５，１０７が面一で平坦化されているため、素子分離領
域１０４端部での多結晶シリコン膜のエツチング残シ、
レジスト残ｐ、ｈｔの断切れを防止できる。
更に、素子分離領域の形成工程において、選択酸化法の
ようなバーズビークの発生はないため、素子分離領域１
０４の微細化、ひいては素子領域１０５，１０７の寸法
縮小を抑制でき、高集積度の０ＭＯ８を得ることができ
る。
ようなバーズビークの発生はないため、素子分離領域１
０４の微細化、ひいては素子領域１０５，１０７の寸法
縮小を抑制でき、高集積度の０ＭＯ８を得ることができ
る。
実施例２
（１）まず、ボロンを１０１８／ｍ３含むｐ１型シリコ
ン基板２０１上に実施例１と同様な方法によ多素子分離
領域ｒｏｚを形成した後、露出したシリコン基板領域に
厚さｘｏｏｏｌの酸化層を成長させた後、一方の基板領
域上の酸化層を除去した後、他方の基板領域に薄い酸化
層２０３を残存させた（第３図（、）図示）。つづいて
全面に素子分離領域２０２と同厚さの多結晶シリコン層
２０４を堆積した後、多結晶シリコン層２θ４全面にレ
ーザビームを照射して単結晶化してｐ型単結晶シリコン
層２０５となった（第３図（ｂ）図示）。
ン基板２０１上に実施例１と同様な方法によ多素子分離
領域ｒｏｚを形成した後、露出したシリコン基板領域に
厚さｘｏｏｏｌの酸化層を成長させた後、一方の基板領
域上の酸化層を除去した後、他方の基板領域に薄い酸化
層２０３を残存させた（第３図（、）図示）。つづいて
全面に素子分離領域２０２と同厚さの多結晶シリコン層
２０４を堆積した後、多結晶シリコン層２θ４全面にレ
ーザビームを照射して単結晶化してｐ型単結晶シリコン
層２０５となった（第３図（ｂ）図示）。
次いでエッチパック工程を用いて素子分離領域２０２上
の単結晶シリコンをエツチングして基板領域のみにｐ型
シリコン層を残存させた後、下部に酸化層２０３の存在
するｐ型単結晶シリコン層にリンを加速電圧２００ ｋ
ｅＶ、ドーズ量５ Ｘ １０ ”７ｃｍ２の条件でイオ
ン注入し、ｐ型単結晶シリコン層からなるｐ型素子領域
２０６及びｎ型に変換された単結晶シリコン領域矛）ら
なるｎ型素子領域（ｎ−ウェル領域）２０７を形成した
（第３図（ｃ）図示）。以下実施例１と同様な方法によ
りＣＭＯ８型半導体装置（図示せず）を製造した。
の単結晶シリコンをエツチングして基板領域のみにｐ型
シリコン層を残存させた後、下部に酸化層２０３の存在
するｐ型単結晶シリコン層にリンを加速電圧２００ ｋ
ｅＶ、ドーズ量５ Ｘ １０ ”７ｃｍ２の条件でイオ
ン注入し、ｐ型単結晶シリコン層からなるｐ型素子領域
２０６及びｎ型に変換された単結晶シリコン領域矛）ら
なるｎ型素子領域（ｎ−ウェル領域）２０７を形成した
（第３図（ｃ）図示）。以下実施例１と同様な方法によ
りＣＭＯ８型半導体装置（図示せず）を製造した。
しかして本実施例２によれば、第３図（Ｃ）に示す如く
素子分離領域２０２に分離されたｐ型素子領域（ｎチャ
ンネルＴｒ領域）２０６、ｎ型素子領域（ｐチャンネル
Ｔｒ領域）２０７を設けると共に、基板２０１とｎ型素
子領域２０７の界面全体に薄い酸化層２０３を介在させ
た構造になっている。このため、ｎチャンネルＴｒとｐ
チャンネルＴｒは薄い酸化層２０３に絶縁されるので、
寄生トランジスタが形成されず、これによるラッチアッ
プ現象のない良好な素子特性を有１３− する０ＭＯ８を得ることができる。
素子分離領域２０２に分離されたｐ型素子領域（ｎチャ
ンネルＴｒ領域）２０６、ｎ型素子領域（ｐチャンネル
Ｔｒ領域）２０７を設けると共に、基板２０１とｎ型素
子領域２０７の界面全体に薄い酸化層２０３を介在させ
た構造になっている。このため、ｎチャンネルＴｒとｐ
チャンネルＴｒは薄い酸化層２０３に絶縁されるので、
寄生トランジスタが形成されず、これによるラッチアッ
プ現象のない良好な素子特性を有１３− する０ＭＯ８を得ることができる。
なお上記実施例１，２では素子領域となるｐ型単結晶シ
リコン層を素子分離領域と同厚さになるように成長させ
たがこれに限定されない。
リコン層を素子分離領域と同厚さになるように成長させ
たがこれに限定されない。
上記牛導体基板としては、例えばｐ＋型もしくはｎ中型
のヰ導体基板或いは、この基板に単結晶の手厚体膜を設
けた構造のものなどを挙げることができる。
のヰ導体基板或いは、この基板に単結晶の手厚体膜を設
けた構造のものなどを挙げることができる。
以上詳述した如く、本発明によればラッチアップの防止
と素子の微細化、基板電位の変動の抑制等がなされた高
性能、高集積度、高信頼性の相補型ＭＯ８手導体肢置を
製造し得る方法を提供できる。
と素子の微細化、基板電位の変動の抑制等がなされた高
性能、高集積度、高信頼性の相補型ＭＯ８手導体肢置を
製造し得る方法を提供できる。
第１図（、）〜（ｈ）は従来の０ＭＯ８の製造工程を示
す断面図、第２図（ａ）〜（、）は本発明の実施例１に
おける０ＭＯ８の製造工程を示す断面図、第３図（、）
〜（ｃ）は本発明の実施例２における０ＭＯ８の製造工
程の一部を示す断面図である。 １４− ＩＯｌ、２０１・・・ｐ十型シリコン基板、１０４゜２
０２・・・素子分離領域、１０５，２０６・・・ｐ型の
素子領域、１０７，２０７・・・ｎ型の素子領域、１０
８．１０９・・・ダート電極、１１０，１１１・・・ダ
ート酸化膜、１１２，１１４・・・ソース領域、１１３
．１１５・・・ドレイン領域、ｚ Ｚ ｖ、ｚｚ。 ・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第２図 第２図
す断面図、第２図（ａ）〜（、）は本発明の実施例１に
おける０ＭＯ８の製造工程を示す断面図、第３図（、）
〜（ｃ）は本発明の実施例２における０ＭＯ８の製造工
程の一部を示す断面図である。 １４− ＩＯｌ、２０１・・・ｐ十型シリコン基板、１０４゜２
０２・・・素子分離領域、１０５，２０６・・・ｐ型の
素子領域、１０７，２０７・・・ｎ型の素子領域、１０
８．１０９・・・ダート電極、１１０，１１１・・・ダ
ート酸化膜、１１２，１１４・・・ソース領域、１１３
．１１５・・・ドレイン領域、ｚ Ｚ ｖ、ｚｚ。 ・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第２図 第２図
Claims (6)
- （１）少なくとも一部の領域の不純物濃度が１０”７ｃ
ｍ３以上の第１導電型の牛導体基板上に、素子分離領域
となる絶縁膜を形成する工程と、この絶縁膜を選択的に
エツチング除去して前記基板上に素子分離領域を形成す
る工程と、この素子分離領域で分離された複数の島状基
板領域に単結甚平導体層を埋め込む工程と、これら単結
甚平導体層の少なくとも一つに第２導電型の不純物をド
ーピングして少なくとも隣り合う二つの島状基板領域に
第１導電型、第２導電型の素子領域を形成する工程とを
具備したことを特徴とする相補型ＭＯ８牛導体装置の製
造方法。 - （２）単結晶ヰ導体層を、選択エピタキシャル成法によ
多形成することを特徴とする特許請求の範囲第１項記載
の相補型ＭＯ８手導体装置の製造方法。 - （３） 単結甚平導体層を、多結晶シリコン層を全面に
堆積し、エネルギービームの照射によシ単結晶化した後
、選択的にエツチングすることによ多形成することを特
徴とする特許請求の範囲第１項記載の相補型ＭＯ８牛導
体装置の製造方法０ - （４）単結甚平導体層が１０”７ｃｍ”未満の濃度の不
純物を含むことを特徴とする特許請求の範囲第１項記載
の相補型ＭＯ８牛導体装置の製造方法。 - （５）第１導電型、第２導電型の単結甚平導体層からな
る素子領域の表面が素子分離領域の表面とほぼ同レベル
であることを特徴とする特許請求の範囲第１項記載の相
補型Ｍｏ５ｓ導体装置の製造方法。 - （６）牛導体基板と第１導電型の素子領域、或いは牛導
体基板と第２導電型の素子領域のうちのいずれか一方の
界面の一部もしくは全部に絶縁層を介在させることを特
徴とする特許請求の範囲第１項記載の相補型Ｍｏ５ｓ導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182655A JPS6074664A (ja) | 1983-09-30 | 1983-09-30 | 相補型ｍｏｓ半導体装置の製造方法 |
| EP84108241A EP0134504B1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| DE8484108241T DE3478170D1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| US07/478,044 US5079183A (en) | 1983-07-15 | 1989-01-06 | C-mos device and a process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182655A JPS6074664A (ja) | 1983-09-30 | 1983-09-30 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074664A true JPS6074664A (ja) | 1985-04-26 |
| JPH0527265B2 JPH0527265B2 (ja) | 1993-04-20 |
Family
ID=16122112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182655A Granted JPS6074664A (ja) | 1983-07-15 | 1983-09-30 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074664A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119218A (ja) * | 1986-11-07 | 1988-05-23 | Canon Inc | 半導体基材とその製造方法 |
| KR100398838B1 (ko) * | 1999-12-13 | 2003-09-19 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491186A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Insulating gate-type field effect semiconductor device |
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
-
1983
- 1983-09-30 JP JP58182655A patent/JPS6074664A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5491186A (en) * | 1977-12-28 | 1979-07-19 | Fujitsu Ltd | Insulating gate-type field effect semiconductor device |
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63119218A (ja) * | 1986-11-07 | 1988-05-23 | Canon Inc | 半導体基材とその製造方法 |
| KR100398838B1 (ko) * | 1999-12-13 | 2003-09-19 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527265B2 (ja) | 1993-04-20 |
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