JPS5840851A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
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- JPS5840851A JPS5840851A JP56138831A JP13883181A JPS5840851A JP S5840851 A JPS5840851 A JP S5840851A JP 56138831 A JP56138831 A JP 56138831A JP 13883181 A JP13883181 A JP 13883181A JP S5840851 A JPS5840851 A JP S5840851A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
方法の改良に関する。
周知の如く、相補型ＭＯ８半導体装置（以下ＣＭＯ８と
略す）は同一基板上にｐチャンネル゛ｒｒとｎチャンネ
ルＴｒを形成したものである。特に、最近の０ＭＯ８は
高密度、高集積化に伴ない微細化技術の確立が要望され
ている。
略す）は同一基板上にｐチャンネル゛ｒｒとｎチャンネ
ルＴｒを形成したものである。特に、最近の０ＭＯ８は
高密度、高集積化に伴ない微細化技術の確立が要望され
ている。
ところで、従来の０ＭＯ８は以下に示す方法により製造
されている。
されている。
まず、例えばｎ型（１００）面のシリコン基板１上に熱
酸化膜２を成長させ、更に写真蝕刻法によりウェル予定
部が除去されたレジストパターン３を形成し友後、これ
全マスクとしてがロンを例えば１００ｋｅＶ、 ドー
ズ量８．５Ｘ１０１２ｆｆｉ−２の条件でイオン注入し
て基板１にボロンイオン注入層４を形成する（第１図（
、）図示）。つづいて、レジストパターン３を除去し、
イオン注入層４を例えば１２００℃、３０時間熱拡散し
てｐ−ウェル領域５を形成し、更に熱酸化膜２をエツチ
ング除去した後、再度熱酸化膜６、シリコン窒化膜７を
順次形成する（第１図（ｂ）図示）。
酸化膜２を成長させ、更に写真蝕刻法によりウェル予定
部が除去されたレジストパターン３を形成し友後、これ
全マスクとしてがロンを例えば１００ｋｅＶ、 ドー
ズ量８．５Ｘ１０１２ｆｆｉ−２の条件でイオン注入し
て基板１にボロンイオン注入層４を形成する（第１図（
、）図示）。つづいて、レジストパターン３を除去し、
イオン注入層４を例えば１２００℃、３０時間熱拡散し
てｐ−ウェル領域５を形成し、更に熱酸化膜２をエツチ
ング除去した後、再度熱酸化膜６、シリコン窒化膜７を
順次形成する（第１図（ｂ）図示）。
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術により選択エツチングしてシリコン窒化膜
ノ母ターン７ａ〜７ｃｆ形成する（第１図（ｃ）図示）
。
ツチング技術により選択エツチングしてシリコン窒化膜
ノ母ターン７ａ〜７ｃｆ形成する（第１図（ｃ）図示）
。
次いで、写真蝕刻法によりＰ−ウェル領域５以外を覆う
レジストノ臂ターン８ｆｔ形成し、該レジストパターン
８及びシリコン窒化Ｉｌｌ パターン７ｂをマスクとし
て例えばメロンを加速電圧４０ｋｅＶ、 ドーズ量８
Ｘ１０ ｃｍ の条件でイオン注入した後、熱拡散
を行なってフィールド反転防止用の９層９を形成する（
第１図（ｄ）図示）つづいて、レジスト・母ターン８を
除去し、再度写真蝕刻法によりｐ−ウェル領域５を榎う
レジストパターン１０ｆ形成し、該レジストパターン１
０及びシリコン窒化膜パターン７Ｂ 、 ７ｃケア８２
よ０、ヵえゆ一一／ノヶカ。速電工、。０ｋｅＶ、
ドーズ量５Ｘ１０ ｃｍ の条件でイオン注入した
後、熱拡散を行なってフィールド反転防止用の０層１１
を形成する（第１図（、）図示）。ひきつづき、レジス
トパターン１０を除去し、７リコン窒化膜パターン７ａ
〜７ｃを耐酸化性マスクとして高温ウェット雰囲気中で
選択酸化を行ないフィールド酸化膜１２を形成した（第
１図（ｆ）図示）。
レジストノ臂ターン８ｆｔ形成し、該レジストパターン
８及びシリコン窒化Ｉｌｌ パターン７ｂをマスクとし
て例えばメロンを加速電圧４０ｋｅＶ、 ドーズ量８
Ｘ１０ ｃｍ の条件でイオン注入した後、熱拡散
を行なってフィールド反転防止用の９層９を形成する（
第１図（ｄ）図示）つづいて、レジスト・母ターン８を
除去し、再度写真蝕刻法によりｐ−ウェル領域５を榎う
レジストパターン１０ｆ形成し、該レジストパターン１
０及びシリコン窒化膜パターン７Ｂ 、 ７ｃケア８２
よ０、ヵえゆ一一／ノヶカ。速電工、。０ｋｅＶ、
ドーズ量５Ｘ１０ ｃｍ の条件でイオン注入した
後、熱拡散を行なってフィールド反転防止用の０層１１
を形成する（第１図（、）図示）。ひきつづき、レジス
トパターン１０を除去し、７リコン窒化膜パターン７ａ
〜７ｃを耐酸化性マスクとして高温ウェット雰囲気中で
選択酸化を行ないフィールド酸化膜１２を形成した（第
１図（ｆ）図示）。
次いで、フィールド酸化膜１２で分離された島状のｎ型
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散全行なう。つづいて、多結晶シ
リコン層をパターニングしてダート電極１３１＊１３２
に形成し、これをマスクとして熱酸化膜をエツチングし
てダート酸化膜１４１ ＊１４ｍｋ形成した後、島状の
基板１領域にボロンを、島状のｐ−ウェル領域５に砒素
を、夫々イオン注入してｐ＋型のソース、ドレイン領域
１ ｓ、、 １６１． ｎ−噛のソース、ドレイン領
域１５ｘ＋１６ｚｋ形成する（第１図（ｇ）図示）。そ
の後、常法に従って全面にｃｖＤ−ｓｉｏ２膜１２全１
２し、これにコンタクトホール１Ｂ１〜１８４を間予し
た後、Ａｌ１艮の蒸着、パターニングによりＩｔ配線１
９〜２２を形成して０ＭＯ８を製造する（第１図（ｈ）
図示）。
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散全行なう。つづいて、多結晶シ
リコン層をパターニングしてダート電極１３１＊１３２
に形成し、これをマスクとして熱酸化膜をエツチングし
てダート酸化膜１４１ ＊１４ｍｋ形成した後、島状の
基板１領域にボロンを、島状のｐ−ウェル領域５に砒素
を、夫々イオン注入してｐ＋型のソース、ドレイン領域
１ ｓ、、 １６１． ｎ−噛のソース、ドレイン領
域１５ｘ＋１６ｚｋ形成する（第１図（ｇ）図示）。そ
の後、常法に従って全面にｃｖＤ−ｓｉｏ２膜１２全１
２し、これにコンタクトホール１Ｂ１〜１８４を間予し
た後、Ａｌ１艮の蒸着、パターニングによりＩｔ配線１
９〜２２を形成して０ＭＯ８を製造する（第１図（ｈ）
図示）。
５−
しかしながら、上述した従来法にめっては次のような欠
点金有する。即ち、まず、ｐのソース領域１５１ （又
はドレイン領域１６１ ）とｎ型基板１とｐ−ウェル領
域５とによるを生ｐｎｐトランノスタや？型のソース領
域１５２ （又はドレイン領域１６２ ）とｐ−ウェル
領域５とｎ型基板１とによる寄生ｎｐｎ トランジスタ
が発生することによってラッチアップ現象が起きる。
点金有する。即ち、まず、ｐのソース領域１５１ （又
はドレイン領域１６１ ）とｎ型基板１とｐ−ウェル領
域５とによるを生ｐｎｐトランノスタや？型のソース領
域１５２ （又はドレイン領域１６２ ）とｐ−ウェル
領域５とｎ型基板１とによる寄生ｎｐｎ トランジスタ
が発生することによってラッチアップ現象が起きる。
ラッチアップ現象は基板１及びウェル領域５の抵抗と少
数キャリアの到達確率により決まる０到達確率はｎチャ
ンネル、ｐチャンネルの素子領域間の距離で決まること
から、微細化すればラッチアップ現象が起こり易くなり
、素子特性の低下を招く。また、第１図＜ｂ）に示す如
く、ｐ−ウェル領域５ｔａ、基板１の深さ方向に沖びる
と共に、横方向にも伸び（例えば基板方向へ１０８ｍ伸
びると横方向へも７〜８μｍ伸びる）、微細化の障害、
集積度の低下を招く。更に、第１図（ｄ） 、 ＜６）
に示す如くｎチャンネルとｐチャンネルのフィールド反
転防止用のイオン注入を行なう−〇− ため、写真蝕刻工程の回数等が増え、生産性の同上の障
害となる。
数キャリアの到達確率により決まる０到達確率はｎチャ
ンネル、ｐチャンネルの素子領域間の距離で決まること
から、微細化すればラッチアップ現象が起こり易くなり
、素子特性の低下を招く。また、第１図＜ｂ）に示す如
く、ｐ−ウェル領域５ｔａ、基板１の深さ方向に沖びる
と共に、横方向にも伸び（例えば基板方向へ１０８ｍ伸
びると横方向へも７〜８μｍ伸びる）、微細化の障害、
集積度の低下を招く。更に、第１図（ｄ） 、 ＜６）
に示す如くｎチャンネルとｐチャンネルのフィールド反
転防止用のイオン注入を行なう−〇− ため、写真蝕刻工程の回数等が増え、生産性の同上の障
害となる。
本発明は上記欠点を解消するためになされたもので、ラ
ッチアップ現象の防止と素子の微細化がなされた高性能
、高集積度の相補型ＭＯ８半導体装置、並びにかかる半
導体装置全簡単な工程で製造し得る方法を提供しようと
するものである。
ッチアップ現象の防止と素子の微細化がなされた高性能
、高集積度の相補型ＭＯ８半導体装置、並びにかかる半
導体装置全簡単な工程で製造し得る方法を提供しようと
するものである。
以下、本発明のＣＭＯ８ｗ第２図（、）〜（ｊ）に示す
製造方法を併記して説明する。
製造方法を併記して説明する。
〔１〕まず、面指数（１００）のｐ型ンリコン基板１０
Ｊ’１１０００℃のつ・エツト散票雰囲気中で熱酸化処
理して厚さ１μｍの熱酸化膜（絶縁膜）１０２を成長さ
せ′ｆｃ。つづいて、全面に７オトレジスト膜を塗布し
、写真蝕刻法によシ素子領域予定ｍ ？ｃ ａｔったレ
ジストパターン（マスク材）１０３ａ。
Ｊ’１１０００℃のつ・エツト散票雰囲気中で熱酸化処
理して厚さ１μｍの熱酸化膜（絶縁膜）１０２を成長さ
せ′ｆｃ。つづいて、全面に７オトレジスト膜を塗布し
、写真蝕刻法によシ素子領域予定ｍ ？ｃ ａｔったレ
ジストパターン（マスク材）１０３ａ。
１０３ｂを形成した（第２図（ａ）図示）。
〔１１〕次いで、全面に例えば厚さ２０００ＸのＡｔ被
膜葡真空蒸着した。この時、第２図（ｂ）に示す如くレ
ジストパターン１０３ａ、１０３ｂと熱酸化膜１０２と
の段差により同パターン１０３ ａ 、、ＩＯ：！ｂ上
のＡｔ＠ｌｌ！１０４１と、熱酸化膜１０２上のＡｔ、
被膜１０４２とが不連続化して分離された。つづいて、
レノストノナターフ１０３ｍ。１０３ｂｆ除去してその
上のＡＬ被膜１０４ν會リフトオフし、索子分離領域予
定部の熱酸化膜１０２上部分にＡｔ被膜１０４．ｆ残存
させた（第２図（、）図示）。ひきつづき、残存ＡＡ被
被膜０４８をマスクとして例えば反応性イオンエツチン
グにより熱酸化膜１０２を選択エツチングして素子分離
領域１０５ｆ形成しｆｃ。その後、素子分離領域１０５
上の残存Ａｔ被膜１０４ｘｆ除去した（第２図（ｄ）図
示）。この時、素子分離領域１０５で分離された二つの
隣り合う島状の基板領域１０６１，１０ｆが形成された
。
膜葡真空蒸着した。この時、第２図（ｂ）に示す如くレ
ジストパターン１０３ａ、１０３ｂと熱酸化膜１０２と
の段差により同パターン１０３ ａ 、、ＩＯ：！ｂ上
のＡｔ＠ｌｌ！１０４１と、熱酸化膜１０２上のＡｔ、
被膜１０４２とが不連続化して分離された。つづいて、
レノストノナターフ１０３ｍ。１０３ｂｆ除去してその
上のＡＬ被膜１０４ν會リフトオフし、索子分離領域予
定部の熱酸化膜１０２上部分にＡｔ被膜１０４．ｆ残存
させた（第２図（、）図示）。ひきつづき、残存ＡＡ被
被膜０４８をマスクとして例えば反応性イオンエツチン
グにより熱酸化膜１０２を選択エツチングして素子分離
領域１０５ｆ形成しｆｃ。その後、素子分離領域１０５
上の残存Ａｔ被膜１０４ｘｆ除去した（第２図（ｄ）図
示）。この時、素子分離領域１０５で分離された二つの
隣り合う島状の基板領域１０６１，１０ｆが形成された
。
〔曲〕次いで、熱酸化処理して露出する基板領域１０６
１．１０６．に例えば厚さｌ０ＵＯＸの酸化層全成長さ
せた後、一方の基板領域１０６２上の酸化層を除去した
後、他方の基板領域１０６１に薄い酸化層１０７を残存
させた。つづいて、全面に素子分離領域１０５と同厚さ
の非単結晶シリコン層、例えば多結晶シリコン層１０８
を堆積した。ひきつづき、多結晶シリコン層１０８全面
にエネルギービーム、例えばレーデビームを照射した。
１．１０６．に例えば厚さｌ０ＵＯＸの酸化層全成長さ
せた後、一方の基板領域１０６２上の酸化層を除去した
後、他方の基板領域１０６１に薄い酸化層１０７を残存
させた。つづいて、全面に素子分離領域１０５と同厚さ
の非単結晶シリコン層、例えば多結晶シリコン層１０８
を堆積した。ひきつづき、多結晶シリコン層１０８全面
にエネルギービーム、例えばレーデビームを照射した。
この時、第２図（ｆ）に示す如くｎ型シリコン基板１０
１と直接接触する多結晶シリコン層側から該基板１０１
を結晶核として単結晶化して全体がｎ型単結４７９３７
層１０９となったＯ 〔１ｖ〕次いで、単結晶シリコン層１０９上の全面にプ
ラズマ窒化膜１１０を堆積した（第２図Ｇ）図示）。つ
ついて、反応性イオンエツチングでプラズマ窒化膜１１
０を処理した。この時、第２図（ｈ）に示す如く、単結
晶シリコン層１０９の凹部に堆積されたグラズマ窒化膜
部分は他の平坦な同シリコン層１０９上のグラズマ窒化
膜部分に比べてエツチングレートが遅くなり、同単結晶
シリコン層１０９の四部のみにプラズマ窒化膜１１０′
が残存した。ひきつづき、残存プラズマ窒化膜Ｊ １０
’ｆマスクとして単結晶シリコン層を選択エツチングし
、素子分離領域１０５で分離された島状の基板領域１０
６．．１０６２のみにｎ型シリコ７層を残存させた後、
下部に酸化層１０７の存在しないｎ型単結晶シリコ７層
に図示しないレジストパターンをマスクトシテ例えばリ
ンを加速電圧２００ｋｅＶ、 ドース量５Ｘ１０
ｃｍ の条件でイオン注入し、例えば１１００℃で熱
処理して前記酸化層１０７の存在するｎ型単結晶シリコ
７層からなるｐ型素子領域１１１及びｎ型に変換された
単結晶シリコン領域からなるｎ型素子領域（ｎ−ウェル
領域）１１２１に形成した（第２図（１）図示）。
１と直接接触する多結晶シリコン層側から該基板１０１
を結晶核として単結晶化して全体がｎ型単結４７９３７
層１０９となったＯ 〔１ｖ〕次いで、単結晶シリコン層１０９上の全面にプ
ラズマ窒化膜１１０を堆積した（第２図Ｇ）図示）。つ
ついて、反応性イオンエツチングでプラズマ窒化膜１１
０を処理した。この時、第２図（ｈ）に示す如く、単結
晶シリコン層１０９の凹部に堆積されたグラズマ窒化膜
部分は他の平坦な同シリコン層１０９上のグラズマ窒化
膜部分に比べてエツチングレートが遅くなり、同単結晶
シリコン層１０９の四部のみにプラズマ窒化膜１１０′
が残存した。ひきつづき、残存プラズマ窒化膜Ｊ １０
’ｆマスクとして単結晶シリコン層を選択エツチングし
、素子分離領域１０５で分離された島状の基板領域１０
６．．１０６２のみにｎ型シリコ７層を残存させた後、
下部に酸化層１０７の存在しないｎ型単結晶シリコ７層
に図示しないレジストパターンをマスクトシテ例えばリ
ンを加速電圧２００ｋｅＶ、 ドース量５Ｘ１０
ｃｍ の条件でイオン注入し、例えば１１００℃で熱
処理して前記酸化層１０７の存在するｎ型単結晶シリコ
７層からなるｐ型素子領域１１１及びｎ型に変換された
単結晶シリコン領域からなるｎ型素子領域（ｎ−ウェル
領域）１１２１に形成した（第２図（１）図示）。
［Ｖ）次いで、ｎ型、ｎ型の素子領域１１１゜１１２を
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドーグ多結晶シリコン膜全堆槓し、これヲ・母ター
ニングして各素子領域１１１．１１２上にダート電極１
１３Ｉ＊ １１３□を選択的に形成した後、これらケ９
−ト電極１１ｓ、、ｘ１３ｚｋマスクとして酸化膜をエ
ツチングしてダート酸化膜１１４１ 、１１４ｚ ｋ形
成した。つづいて、ｐ型素子領域１１１に砒素を、ｎ型
素子領域１１２にメロンを、夫々イオン注入し、熱処理
してｎ＋型のソース、ドレイン領域１１５１ ＋ １１
６１Ｓ Ｐ＋型のソース、ドレイン領域１１５２．１１
６２を形成した。その後、全面にＣＶＤ ８１０２膜１
１７を堆積し、コンタクトホール１１８１〜１１８４を
開孔した後、ｋＡ膜の蒸着、／ぞターニングによ＃）Ａ
ｔ配線１１９〜１２２を形成して０ＭＯ８を製造し几（
第２図（ｊ）図示）。
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドーグ多結晶シリコン膜全堆槓し、これヲ・母ター
ニングして各素子領域１１１．１１２上にダート電極１
１３Ｉ＊ １１３□を選択的に形成した後、これらケ９
−ト電極１１ｓ、、ｘ１３ｚｋマスクとして酸化膜をエ
ツチングしてダート酸化膜１１４１ 、１１４ｚ ｋ形
成した。つづいて、ｐ型素子領域１１１に砒素を、ｎ型
素子領域１１２にメロンを、夫々イオン注入し、熱処理
してｎ＋型のソース、ドレイン領域１１５１ ＋ １１
６１Ｓ Ｐ＋型のソース、ドレイン領域１１５２．１１
６２を形成した。その後、全面にＣＶＤ ８１０２膜１
１７を堆積し、コンタクトホール１１８１〜１１８４を
開孔した後、ｋＡ膜の蒸着、／ぞターニングによ＃）Ａ
ｔ配線１１９〜１２２を形成して０ＭＯ８を製造し几（
第２図（ｊ）図示）。
しかして、本発明の０ＭＯ８は第２図（ｊ）に示す如く
ｐ型シリコン基板１０１上に素子分離領域１０５を設け
、かつこの素子分離領域１０５に分離され友島状の基板
領域１０６１．１０６２に夫々単結晶シリコン層からな
るｐ型菓子領域（ｎチャンネルＴｒ領域）１１１、ｎ型
素子領域（ｐチャンネルＴｒ領域）１ｚ２ｆ設けると共
に、基板１０１とｐ型素子領域１１１の界面全体に薄い
酸化層１０７を介在させた構造になっている。
ｐ型シリコン基板１０１上に素子分離領域１０５を設け
、かつこの素子分離領域１０５に分離され友島状の基板
領域１０６１．１０６２に夫々単結晶シリコン層からな
るｐ型菓子領域（ｎチャンネルＴｒ領域）１１１、ｎ型
素子領域（ｐチャンネルＴｒ領域）１ｚ２ｆ設けると共
に、基板１０１とｐ型素子領域１１１の界面全体に薄い
酸化層１０７を介在させた構造になっている。
このため、ｎチャンネルＴｒとｐチャンネルＴｒｌｑ薄
い酸化層１０７で絶縁されるので、寄生トランジスタが
形成されず、これによるラッ尤アップ現象のない良好な
素子特性な廟する０ＭＯ８を得ることができる。また、
索子分離領域１０５とｐ型、ｎ型の素子領域１１１，１
１２との表面が同一レベルとなり平坦化でさる。更に、
ウェル領域となるｎ型素子領域１１２は素子分離領域１
０５間の幅で決まり、横方向への拡散は阻止される。し
たがって、上記ラノチアッｆ現象の防止、素子領域の平
坦化、及びウェル領域の）黄方向拡牧の阻止により高密
度、高集積度のＣＭＯ８會得ることができる。
い酸化層１０７で絶縁されるので、寄生トランジスタが
形成されず、これによるラッ尤アップ現象のない良好な
素子特性な廟する０ＭＯ８を得ることができる。また、
索子分離領域１０５とｐ型、ｎ型の素子領域１１１，１
１２との表面が同一レベルとなり平坦化でさる。更に、
ウェル領域となるｎ型素子領域１１２は素子分離領域１
０５間の幅で決まり、横方向への拡散は阻止される。し
たがって、上記ラノチアッｆ現象の防止、素子領域の平
坦化、及びウェル領域の）黄方向拡牧の阻止により高密
度、高集積度のＣＭＯ８會得ることができる。
一方、本発明方法によれば第２図（１）に示す如く素子
分離領域１０５で分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型、ｎ型の単結晶シリコン
からなる素子無酸Ｊ１１゜１１２を形成できる。このた
め、前記〔■〕工程において、酸化膜１ｙ長、燐ドーグ
多結晶シリコン膜の堆積後、レジスト膜塗布、写真は刻
に際して、素子分離領域１０５の端部でレノスト残りが
生じるのを回避でき、これによって寸法梢匿が良好なレ
ノストｉ４ターンの形成が可能となり、ひいては高精度
のダート電極１１３１．１１３゜を形成できる。しかも
、同［Ｖ）工程においてＡＡ配線を形成する際、素子分
離領域１０５端部で各ｋｌ配線１１９〜１２２が断切れ
するのを防止できる。
分離領域１０５で分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型、ｎ型の単結晶シリコン
からなる素子無酸Ｊ１１゜１１２を形成できる。このた
め、前記〔■〕工程において、酸化膜１ｙ長、燐ドーグ
多結晶シリコン膜の堆積後、レジスト膜塗布、写真は刻
に際して、素子分離領域１０５の端部でレノスト残りが
生じるのを回避でき、これによって寸法梢匿が良好なレ
ノストｉ４ターンの形成が可能となり、ひいては高精度
のダート電極１１３１．１１３゜を形成できる。しかも
、同［Ｖ）工程においてＡＡ配線を形成する際、素子分
離領域１０５端部で各ｋｌ配線１１９〜１２２が断切れ
するのを防止できる。
また、ｎチャンネルＴｒの素子領域１１１と基板１０１
の界面に酸化層１０１會形成することによってフィール
ド反転防止層の形成工程を省略でき、極めて簡単かつ量
産的に０ＭＯ８を製造できる。
の界面に酸化層１０１會形成することによってフィール
ド反転防止層の形成工程を省略でき、極めて簡単かつ量
産的に０ＭＯ８を製造できる。
更に、索子分離領域１０５の形成工程において、選択酸
化法のようなバーズビークの発生はないため、素子分離
領域１０５の微細化、ひいては素子領域ＩＩＩ、１１２
の寸法縮小を抑制でき、高集積匿の０ＭＯ８ｋ製造でき
る。その他、素子領域１１１．１１２にホワイトリボン
が生成されるの全防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。
化法のようなバーズビークの発生はないため、素子分離
領域１０５の微細化、ひいては素子領域ＩＩＩ、１１２
の寸法縮小を抑制でき、高集積匿の０ＭＯ８ｋ製造でき
る。その他、素子領域１１１．１１２にホワイトリボン
が生成されるの全防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。
なお、上記実施例では絶縁膜として熱酸化膜を用いたが
、これに限らずＣＶＤ法により堆積されたＳ ＋ ０２
膜、Ｓ ｉ ３Ｎ４膜、Ａｔ２０５膜等を用いてもよい
。また、非単結晶シリコン層として多結晶シリコンに代
えて非晶質シリコンを用いてもよい。
、これに限らずＣＶＤ法により堆積されたＳ ＋ ０２
膜、Ｓ ｉ ３Ｎ４膜、Ａｔ２０５膜等を用いてもよい
。また、非単結晶シリコン層として多結晶シリコンに代
えて非晶質シリコンを用いてもよい。
上記実施例では、エネルギービームとしてレ−サヒ−ム
を用いたが、電子ビーム、イオンビーム等を用いてもよ
い。
を用いたが、電子ビーム、イオンビーム等を用いてもよ
い。
上記実施例ではｐ型巣結晶シリコン層ｅｎ型に変える手
段としてイオン注入法を採用したが、これに限らすＰＳ
Ｇ膜やＡｓ５Ｇ膜を拡散源とする方法、燐拡散方法等を
採用してもよい。
段としてイオン注入法を採用したが、これに限らすＰＳ
Ｇ膜やＡｓ５Ｇ膜を拡散源とする方法、燐拡散方法等を
採用してもよい。
上記実施例ではｐ型基板に索子分離領域を設け、非単結
晶シリコン層を被覆し、エネルギービームの°照射によ
りｐ型単結晶シリコン層にし、選択エツチングして素子
分離領域間にｐ型単結晶シリコン層を残し、酸化層の存
在しないｐ型巣結晶シリコン層ｔ−ｎ型（ｎ−ウェル領
域）に変換したが、これに限定されない。例えば、酸化
Ｊφの存在するｐ型巣結晶シリコン層ｆｎ型に変えても
よい。また、ｎ型半導体基板を用いて前記とは逆に一方
のｎ型単結晶シリコン層をｐ型（ｐ−ウェル領域）に変
換してもよい。
晶シリコン層を被覆し、エネルギービームの°照射によ
りｐ型単結晶シリコン層にし、選択エツチングして素子
分離領域間にｐ型単結晶シリコン層を残し、酸化層の存
在しないｐ型巣結晶シリコン層ｔ−ｎ型（ｎ−ウェル領
域）に変換したが、これに限定されない。例えば、酸化
Ｊφの存在するｐ型巣結晶シリコン層ｆｎ型に変えても
よい。また、ｎ型半導体基板を用いて前記とは逆に一方
のｎ型単結晶シリコン層をｐ型（ｐ−ウェル領域）に変
換してもよい。
上記実施例では少なくとも隣り合う二つの領域に形成し
た素子領域のうちの一方の素子領域と基板の界面全体に
酸化層を介在させたが、該界面の一部に酸化層等の薄い
絶縁層を介在させてもよい。このように部分的に介在さ
せる場合、１ｉ１１ｃ合う他力の素子領域側に近い界面
部分に絶と素子の微細化がなされた高性能、高集積度の
相補型ＭＯ３半導体装置、並びにかかる半導体装置を簡
単な工程で製造し得る方法を提供できるものである。
た素子領域のうちの一方の素子領域と基板の界面全体に
酸化層を介在させたが、該界面の一部に酸化層等の薄い
絶縁層を介在させてもよい。このように部分的に介在さ
せる場合、１ｉ１１ｃ合う他力の素子領域側に近い界面
部分に絶と素子の微細化がなされた高性能、高集積度の
相補型ＭＯ３半導体装置、並びにかかる半導体装置を簡
単な工程で製造し得る方法を提供できるものである。
第１図（、）〜（ｈ）は従来の０ＭＯ８の製造を示す工
程断面図、第２図（、）〜（ｊ）は本発明の実施例にお
ける０ＭＯ８の１け示す工程断面図である。 １０１・・・ｐ型シリコン基板、１ｏ２・・・熱酸化膜
（絶縁膜Ｌ １０３ｍ、１０３ｂ・・・レジストノや
ターン、１０５・・・素子分離領域、１ｏ７・・・酸化
層、）１１・・・ｐ型巣結晶シリコンからなる素子領域
、１１２・・ｎ型単結晶シリコンからなる素子領域、１
１３１．１１３２・・・ダート電極、１１５１ 、１１
５２・・ソース領域、１１６１．１１６２・・・ドレイ
ン領域、１１９〜１２２・・・Ａｔ配線。 出願入代通人 弁理士 鈴 江 武 彦計
−− 憾 ３ｆ″ Ｎ ＾ 一ノ
−ノ槻 − Ｏ 区 −（’Ｊ
Ｔ） の転
−− 一
程断面図、第２図（、）〜（ｊ）は本発明の実施例にお
ける０ＭＯ８の１け示す工程断面図である。 １０１・・・ｐ型シリコン基板、１ｏ２・・・熱酸化膜
（絶縁膜Ｌ １０３ｍ、１０３ｂ・・・レジストノや
ターン、１０５・・・素子分離領域、１ｏ７・・・酸化
層、）１１・・・ｐ型巣結晶シリコンからなる素子領域
、１１２・・ｎ型単結晶シリコンからなる素子領域、１
１３１．１１３２・・・ダート電極、１１５１ 、１１
５２・・ソース領域、１１６１．１１６２・・・ドレイ
ン領域、１１９〜１２２・・・Ａｔ配線。 出願入代通人 弁理士 鈴 江 武 彦計
−− 憾 ３ｆ″ Ｎ ＾ 一ノ
−ノ槻 − Ｏ 区 −（’Ｊ
Ｔ） の転
−− 一
Claims (1)
- 【特許請求の範囲】 １、 第１導電型の半導体基板と、この基板上に設けら
れた絶縁材料からなる素子分離領域と、この素子分離領
域により分離された複数の島状基板領域のうちの少なく
とも隣り合う二つの領域に夫々設けられ次第１導電型、
第２導電型の単結晶シリコン層からなる素子領域と全具
備し、前記半導体基板と第１導電型の素子領域或いは前
記基板と第２導電型の素子領域のいずれか一方の界面の
一部もしくは全部に絶縁層を介在させたことを特徴とす
る相補型ＭＯ８半導体装置。 ２、第１導電型、第２導電型の単結晶シリコン層からな
る素子領域の表面が素子分離領域の表面とほぼ同レベル
であることを特徴とする特許請求の範囲第１項記載の相
補型ＭＯ８半導体装置０ ３、 第１導電型の半導体基板上に素子分離領域となる
絶縁膜を形成する工程と、この絶縁膜を選択的にエツチ
ング除去して基板上回素子分離領域全形成する工程と、
この素子分離領域によシ分離された複数の島状基板領域
のうちの少なくとも隣り合う二つの領域の一方に前記素
子分離領域より充分薄い絶縁層を一部もしくは全体的に
形成する工程と、全面に非単結晶ンリコン層を堆積した
後、エネルギービームを非単結晶シリコン層に照射して
単結晶化する工程と、素子分離領域付近の単結晶シリコ
ン層をエツチング除去した後、絶縁層が設けられた島状
基板領域及びこれと隣接する他の領域に残存した単結晶
シリコン層のいずれか一方に第２導電型の不純物をドー
ピングして少なくとも隣り合う二つの島状基板領域に第
１導電型、第２導電型の索子領域を形成する工程とを具
備したこと全特徴とする相補型ＭＯ８半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138831A JPS5840851A (ja) | 1981-09-03 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
| US06/307,877 US4560421A (en) | 1980-10-02 | 1981-10-02 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138831A JPS5840851A (ja) | 1981-09-03 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840851A true JPS5840851A (ja) | 1983-03-09 |
| JPH0324068B2 JPH0324068B2 (ja) | 1991-04-02 |
Family
ID=15231235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138831A Granted JPS5840851A (ja) | 1980-10-02 | 1981-09-03 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840851A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030169A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6074664A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS6074564A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体記憶装置 |
| JPS6089957A (ja) * | 1983-10-24 | 1985-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 相補形半導体装置 |
| JPS6239047A (ja) * | 1985-08-13 | 1987-02-20 | Toppan Printing Co Ltd | Ｃｍｏｓ型集積回路素子 |
| JPH061756U (ja) * | 1992-06-17 | 1994-01-14 | 小松ゼノア株式会社 | 気化器のカバー |
-
1981
- 1981-09-03 JP JP56138831A patent/JPS5840851A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030169A (ja) * | 1983-07-29 | 1985-02-15 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6074664A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| JPS6074564A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体記憶装置 |
| JPH0527265B2 (ja) * | 1983-09-30 | 1993-04-20 | Tokyo Shibaura Electric Co | |
| JPS6089957A (ja) * | 1983-10-24 | 1985-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 相補形半導体装置 |
| JPH0530074B2 (ja) * | 1983-10-24 | 1993-05-07 | Nippon Telegraph & Telephone | |
| JPS6239047A (ja) * | 1985-08-13 | 1987-02-20 | Toppan Printing Co Ltd | Ｃｍｏｓ型集積回路素子 |
| JPH061756U (ja) * | 1992-06-17 | 1994-01-14 | 小松ゼノア株式会社 | 気化器のカバー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324068B2 (ja) | 1991-04-02 |
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