KR0144831B1 - 선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법 - Google Patents

Abstract

본 발명은 컴퓨터나 통신기기 등의 고속 정보처리 시스템에 유용한 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 특히 선택적 결정성장법을 이용한 초자기 정렬(super self-aligned) 쌍극자(bipolar) 트랜지스터의 제조방법에 관한 것이다.

본 발명은 다층의 산화막 위에 고농도로 불순물이 첨가된 다결정실리콘을 형성하고, 이 다결정실리콘을 이용하여 활성영역을 정의하고, 정의된 영역에 선택적 결정성장법으로 컬렉터와 베이스를 순차적으로 성장하고, 측면 절연막을 이용하여 베이스와 에미터를 격리시킨 후, 에미터를 형성하는 방법으로 구성된다.

Description

선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법

제1도는 종래 기술에 의해 제작된 쌍극자 트랜지스터의 단면도,

제2도는 본 발명에 따른 쌍극자 트랜지스터의 구조를 나타낸 단면도,

제3도 (a) 내지 (1)은 본 발명에 의한 쌍극자 트랜지스터의 제조방법을 순차적으로 나타낸 공정 단면도이다.

본 발명은 컴퓨터나 통신기기 등의 고속 정보처리 시스템에 유용한 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 특히 선택적 결정성장법을 이용한 초자기 정렬(super self-aligned) 쌍극자(bipolar) 트랜지스터의 제조방법에 관한 것이다.

제1도는 선택적 결정성장법(selective epitaxial growth)에 의해 제조된 종래 쌍극자 트랜지스터의 구조를 나타낸 것이다.

이런 구조의 트렌지스터를 얻기 위해서는, 먼저, p형 실리콘 기판(1)에 고농도의 n형 불순물을 이온 주입하여 서브(sub)-컬렉터(2)를 형성하고, 소자 격리(isolation)를 위한 격리산화막(4)을 형성한 후, 활성영역(active area) 정의를 위하여 상기 격리산화막(4)의 소정부분을 T자형으로 식각한 다음, 선택적 결정성장법으로 상기 T자형 식각부위에 n형 불순물이 첨가된 실리콘 박막을 성장시키고, 과다하게 성장된 실리콘을 선택적 기계화학적 연마(selective chemical mechanical polishing)로 제거하여 컬렉터(3)를 형성한다.

이어, 붕소 이온주입 공정으로 베이스(5)를 형성하고, 베이스(5) 상부에 비소, 인 등 n형 불순물이 첨가된 다결정 실리콘을 사진전사 및 식각공정을 이용하여 패터닝하여 에미터(7)를 형성한 다음, 붕소 이온주입 공정으로 비활성 베이스(6,6′)을 형성한다.

상술한 바와 같은 제조 방법에 의해 바이폴라 트랜지스터를 제조하는 경우, 상기 활성영역 정의 시, T자형 부분에 선택적으로 성장된 컬렉터(3) 영역인 실리콘 박막을 기계화학적 연마로 제거하기 때문에 활성영역에 격자 결함을 유발하여 소자의 성능을 저하시킬 뿐만 아니라, 이온주입 공정을 통하여 베이스(5)를 형성하기 때문에 고농도의 얇은 베이스(5) 형성이 어렵다. 따라서, 기생 성분에 의해 소자의 성능이 제약을 받고 있다.

더욱이, 활성영역 중앙에 다결정 실리콘인 에미터(7)를 마스크를 사용하여 정의하기 때문에 오정령에 의해 재현성이 나쁘고, 에미터(7) 정의를 위한 식각 공정시 비활성 베이스(6) 영역의 실리콘이 식각되어 베이스 저항의 증가를 초래하는 문제가 있다.

본 발명의 목적은 소자의 기생성분(parasitic element)을 최소화하고, 소자 성능 및 집적도를 향상시킬 수 있는 쌍극자 트랜지스터를 제조하는 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 붕소가 첨가된 p형 실리콘 기판위에 비소, 안티몬 등 n형 불순물이 첨가된 서브-컬렉터를 형성하고, 다층 산화막 패턴을 이용한 트렌치 공정으로 소자를 격리시키는 소자 격리 단계; 소자격리가 완료된 기판 상에 컬렉터 두께에 해당되는 두께를 갖는 적어도 하나의 산화막과 베이스 전극용 다결성 실리콘, 및 적어도 하나의 절연막들을 순차적으로 형성한 후 패터닝하여 활성영역과 컬렉터 접점영역을 정의하는 단계; 상기 공정을 통하여 패터닝된 비활성 베이스와 산화막들의 측면에 측면질화막을 형성하고, 이들 패턴을 이용한 자기정렬 방식으로 비소나 인등 n형 불순물이 첨가된 컬렉터를 선택적으로 성장시키고, 다시 측면질화막이 제거된 상기 패턴상에 붕소가 첨가된 베이스를 선택적으로 성장시키는 단계; 및 다수의 사진건식 및 식각공정을 이용하여 상기 베이스와 에미터를 격리시키기 위한 측면절연막들을 형성하고 에미터 전극을 형성한 후 열처리하여 에미터를 형성하는 단계로 이루어지는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 의해 완성된 쌍극자 트랜지스터의 구조를 도시한 것으로서, 붕소가 첨가된 p형 실리콘 기판(21)에 n형 불순물이 1 × 10¹⁹/㎤이상 첨가된 서브-컬렉터(22)를 형성한 후 트랜치로 소자를 격리시키고, 산화막(11)과 붕소가 첨가된 다결정 실리콘을 순차적으로 적층한 다음 패터닝하여 비활성 베이스(26)를 정의하고, 상기 비활성 베이스(26)를 자기 정렬 마스크로 이용하여 활성영역에 n형 및 p형 불순물이 첨가된 실리콘을 선택적 결정성장법으로 순차적으로 성장시켜 컬렉터(23)와 진성 베이스(25)를 각각 형성한다.

이어, 상기 베이스(25) 측면에 측면 절연막(12)을 형성하여 베이스와 에미터를 격리시킨 후, 비소나 인등 n형 불순물이 첨가된 다결정 실리콘으로 에미터 전극(27)을 형성하고, 열처리 하여 에미터 접합(28)을 형성한다.

본 발명에 따르면, 다결정 실리콘인 상기 비활성 베이스(26)에 의해 컬렉터(23)와 에미터(28)가 자기정렬 되기 때문에 한 장의 마스크로 활성영역이 정의되어 소자의 기생성분을 최소한으로 줄일 수 있다.

또한, 마스크 오정렬이 없기 때문에 소자의 크기를 최소한으로 줄일 수 있다.

더욱이, 베이스용 박막을 성장할 때 5∼30% 범위의 Ge을 첨가하게 되면 베이스의 밴드갭이 감소하여 에미터와 베이스간에 이종접합 특성을 얻을 수 있으며 이로 인해 기존의 실리콘 바이폴라 트랜지스터보다 큰 전류이득을 얻을 수 있다. 따라서, SiGe을 베이스로 할 경우 실리콘 베이스 보다 베이스의 불순물 농도를 높일 수 있고 얇은 베이스 형성이 가능하다. 이와 같은 특성으로 인하여 베이스 저항의 감소나 베이스 천이 시간의 감소등 소자 성능의 향상을 기대할 수 있다.

제3도 (a) 내지 (1)은 본 발명의 일실시예에 따른 쌍극자 트랜지스터의 제조방법을 공정 단계별로 순차적으로 나타낸 것이다.

제3도 (a)를 참조하여, p형 실리콘 기판(21) 상에 비소, 안티몬등 n형 불순물이 1 × 10¹⁹/㎤이상 첨가된 서브-컬렉터(22)와, 다층의 절연막(13)을 순차적으로 적층한 후, 트렌치(14)를 형성하는 공정이 수행된다.

본 실시예의 공정에서, 상기 다층의 절연막(13)으로 열산화막(thermaloxide), 질화막(Si₃N₄) 및 CVD(Chemical Vapor Deposition) 산화막이 3중으로 적층된 구조가 사용된다.

제3도 (b)를 참조하여, 상기 트랜치(14)의 내부에 500∼2,000Å두께의 열산화막을 성장하고 트렌치 바닥에 성장된 열산화막을 건식식각공정으로 식각하여 트렌치의 측면에 측면산화막(15)을 형성한다.

이어, 다결정 실리콘을 적층하고 기계화학적연마(CMP)로 트렌치 이외의 다결정 실리콘을 제거하여 상기 트렌치(14)를 다결정실리콘(16)으로 채운 다음(제3도 c), 상기 다층의 절연막(13)을 제거한 후, 다시 기계화학적연마로 돌출된 다결정실리콘을 제거한 다음 500∼1,000Å두께의 열산화막(SiO₂)(17)을 성장하면, 제3도 (d)에 도시된 바와 같이, 소자간의 격리공정이 완료된다.

제3도 (e)를 참조하여, 컬렉터 두께에 해당하는 CVD 산화막(SiO₂)(11)을 증착하고, 붕소가 1 × 10¹⁹/㎤이상 첨가된 베이스 전극용 다결정 실리콘(26′)을 형성한다.

이때, 상기 다결정실리콘(26′)의 도핑은 인-시츄(in-situ) 공정이 가능할 뿐만 아니라 붕소 이온 주입후 고온 열처리 공정으로도 가능하기 때문에 베이스 전극의 불순물 활성화가 용이한 장점이 있다.

이어, CVD 산화막(18)과 질화막(19)을 순차적으로 적층한다.

제3도 (f)는 통상의 사진전사공정을 이용하여 활성영역(31)과 컬렉터 접점 영역(31′)을 패터닝하는 공정으로서, 소정의 감광막(도시 안됨)으로 활성영역(31)과 비활성영역을 정의한 후, 활성영역(31)의 상기 질화막(19), CVD 산화막(18) 및 다결정 실리콘(26′)을 식각하여 비활성 베이스(26)를 형성한 다음, 식각된 상기 층들의 측면에 측면질화막(32)을 형성한다.

상기 질화막(19)과 측면질화막(32)을 마스크로 이용하여 산화막들(11,17)을 식각한다(제3도 g).

제3도 (h)를 참조하여, 상기 식각 부위에 선택적 결정성장법을 이용하여 비소나 인등 n형 불순물이 1 × 10¹⁵∼5 ×10¹⁷/㎤ 농도로 첨가된 실리콘을 성장하여 컬렉터(23)를 형성한 다음 감광막(도시하지 않음)으로 컬렉터 접점부분(31′)을 정의하고 1 × 10¹⁵∼5 ×10¹⁶/㎤ 도오즈량으로 인을 주입한 다음 감광막을 제거하고 고온 열처리로 컬렉터 싱커를 형성한다.

제3도 (i)를 참조하여, 상기 질화막(19)과 측면질화막(32)을 습식식각으로 제거한 후, 선택적 결정성장법으로 붕소가 1 × 10¹⁸∼7 ×10¹⁹/㎤ 농도로 첨가된 베이스(25,33)를 200∼1000Å 두께로 성장시킨다.

이때, 상기 베이스(25)는 Si, SiGe, Si/SiGe 및 Si/SiGe/Si 가운데 어느 하나로 형성될 수 있다.

즉, 고전류 이득을 요하는 소자의 경우에는 베이스(25) 물질로서 베이스와 에미터의 이종접합을 형성시킬 수 있는 상기 SiGe이나 Si과 SiGe의 혼합물을 사용한다.

SiGe 내의 Ge량은 5∼30% 범위가 적당하며, 전도대에 전위 기울기(potential gradient)를 만들기 위해 컬렉터에서 에미터쪽으로 Ge량을 선형적으로 감소시킬 수 있다.

이어, 에미터의 자기정렬과 에미터와 베이스(25)를 격리하기 위한 공정으로서, 통상의 사진전사 및 식각공정을 여러번 이용하여 산화막(18)과 비활성 베이스(26)의 측면 또는 양측면에 측면절연막(12)을 형성하고 상기 컬렉터 접점영역(31′)에 형성된 베이스(25)를 제거한다(제3도 j-k).

상기 측면절연막(12)은 CVD 산화막, 질화막 또는 BSG(Boro Silicate Glass)중의 어느 하나로 형성될 수 있다.

최종적으로, 에미터(28)와 에미터 전극(27)을 형성하기 위해 1000∼3000Å 두께의 다결정 실리콘을 적층하고 비소, 인 등의 n형 불순물을 5 × 10¹⁵∼2 ×10¹⁶/㎤ 도오즈량으로 이온 주입한 다음 800∼1000℃ 열처리로 상기 다결정 실리콘에 이온 주입된 n형 불순물을 확산시켜 에미터(28)를 형성한다. 이후 감광막을 에미터 전극(27) 및 컬렉터 전극(29)을 정의하고 다결정 실리콘을 건식식각하여 제3도(I)를 완료한다.

상기 에미터 전극용 다결정 실리콘 내의 불순물 주입은 이온 주입이나 인-시츄 공정으로 가능하며 불순물 확산을 위해서 확산로나 급속열처리 장비를 사용한다.

이상 설명한 바와 같이, 본 발명에 의하면 베이스 전극용 다결정실리콘을 이용하여 자기 정렬된 컬렉터와 베이스를 선택적으로 결정 성장시킴으로써 베이스-컬렉터 간의 접합용량을 최소화 하고, 베이스, 컬렉터 및 에미터를 한 장의 마스크로 형성시킴으로써 소자의 집적도를 향상시킬 수 있으며, 베이스 박막을 SiGe으로 쉽게 대치할 수 있어 소자의 성능을 배가시킬 수 있는 효과를 발휘한다.

Claims (3)

1. 제1도전형 불순물이 첨가된 기판(21)위에 제2도전형 불순물이 첨가된 서브-컬렉터(22)를 형성하고, 다층 절연막(13) 패턴을 이용한 트렌치 공정으로 소자를 격리시키는 소자 격리 단계; 소자격리가 완료된 기판(21) 상에 컬렉터 두께에 해당되는 두께를 갖는 적어도 하나의 산화막과 제1도전형 불순물이 첨가된 베이스 전극용 다결정 실리콘(26′), 및 적어도 하나의 절연막들을 순차적으로 형성한 후 패터닝하여 활성영역(31)과 컬렉터 접점영역(31′)을 정의하는 단계; 상기 공정을 통하여 패터닝된 비활성 베이스(26)와 절연막들의 측면에 측면질화막(32)을 형성하고, 이들 패턴을 이용한 자기정렬 방식으로 제2도전형 불순물이 첨가된 컬렉터(23)를 선택적으로 성장시키고, 컬렉터 접점영역(31′)에 선택적으로 제2전도형 불순물을 이온 주입하고 열처리하여 컬렉터 싱커를 형성하고 다시 측면질화막이 제거된 상기 패턴을 이용하여 제1도전형 불순물이첨가된 베이스(25)를 선택적으로 성장시키는 단계; 및 다수의 사진식각 공정을 이용하여 상기 베이스(25)와 에미터를 격리시키기 위한 측면절연막(12)들을 형성하고 제2전도형 불순물이 첨가된 에미터 다결정 실리콘을 형성한 후 열처리하여 에미터(28)를 형성하는 단계로 이루어진 것을 특징으로 하는 선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법.
2. 제1항에 있어서, 상기 베이스(25)가 Si, SiGe, Si/SiGe 및 Si/SiGe/Si 중의 어느 하나로 이루어진 것을 특징으로 하는 쌍극자 트랜지스터의 제조방법.
3. 제1항에 있어서, 상기 베이스 전극용 다결정실리콘(26′)과 에미터 전극(27)을 인-시츄(in-situ) 또는 이온주입 후 열처리하는 공정으로 불순물을 첨가하는 것을 특징으로 하는 선택적 결정성장법을 이용한 쌍극자 트랜지스터의 제조방법.