KR100216510B1 - 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 239000010408 film Substances 0.000 claims abstract description 86
- 239000010409 thin film Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005498 polishing Methods 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 206010033799 Paralysis Diseases 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0821—Collector regions of bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 컬렉터가 얇은 바이폴라 트랜지스터와 두꺼운 바이폴라 트랜지스터를 동일한 기판상에 구현하기 위한 바이폴라 트랜지스터의 컬렉터 제조 방법에 관한 것이다. 바이폴라 트랜지스터의 동작속도, 전류구동능력 및 항복전압(Breakdown voltage)은 컬렉터의 농도 및 두께와 밀접한 관계가 있다. 컬렉터의 불순물 농도가 동일한 경우, 컬렉터가 얇으면 속도 특성이 향상되는 반면 항복전압은 낮아지고 반대로 두꺼우면 속도특성은 나빠지지만 항복전압은 증가하는 상관 관계가 있다. 기존의 방법으로는 컬렉터가 얇은 고속 트랜지스터와 컬렉터가 두꺼운 고출력 트랜지스터를 동일한 기판상에 제작하는데 어려움이 있었다. 본 발명은 컬렉터 박막이 성장될 부분에 트렌치를 형성하고 측벽절연막을 형성한 다음 컬렉터 박막을 선택적으로 성장시키는 방법을 사용함으로써 종래의 방법과 병행하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 웨이퍼 상에 구현할 수 있도록 하였다. 본 발명의 효과로 고속 트랜지스터와 고출력 트랜지스터를 동일 췹에 구현할 수 있으므로 고출력이 요구되는 고속 IC(Integrated Circuit)나 고출력 전력증폭기와 고속 IC가 집적화된 RF 모듈등의 제작이 용이해져 제품의 가격 경쟁력이 향상될 것이다.
Description
본 발명은 바이폴라 트랜지스터의 컬렉터를 형성하는 반도체 제조 공정에 관한 것으로서, 특히 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성 방법에 관한 것이다.
선행관련 특허들의 문제점은 다음과 같이 설명한다.
먼저, Method of Manufacturing super self-alignment technology bipolar transistor, Inventors; Shin-ichi Taka, Yokosuka, 특허번호 4,975,371)는 자기정렬법에 의한 바이폴라 트랜지스터 제작방법에 관한 것으로서, 종래의 LOCOS 소자 격리를 채용하고 있다. 즉, 웨이퍼 일부에 고농도 불순물이 첨가된 매몰층을 형성하고 웨이퍼 전면에 컬렉터 박막을 성장한 다음, 질화막/산화막층으로 활성영역을 정의하고, 필드산화막이 성장될 부분에 붕소를 이온 주입하고 필드산화막을 성장하는 방법을 사용하였다.
그러나 이 방법은 웨이퍼 전면에 컬렉터 박막이 성장되기 때문에 별도의 LOCOS 소자 격리 공정이 필요하며, 컬렉터 박막이 2∼3㎛ 이상 두꺼운 경우는 필드영역에 주입된 붕소를 많이 확산시켜야 하므로 소자의 면적이 커지는 단점이 있다.
또 다른 선행관련 특허로서, Si/SiGe heterojunction bipolar transistor utilizing advanced epitaxial deposition techniques and method of manufacture, Inventors; T.I.Kamins, 특허번호 430279A2)는 자기정렬법에 의한 바이폴라 트랜지스터 제작방법에 관한 것으로서, 종래의 LOCOS 소자 격리 대신 선택적 박막 성장법을 사용하여 컬렉터를 형성하였다. 즉, 웨이퍼 일부에 고농도 불순물이 첨가된 매몰층을 형성하고, 웨이퍼 전면에 산화막을 적층한 다음, 컬렉터가 형성될 부분의 산화막을 제거하고 선택적으로 컬렉터 박막을 성장하여 바이폴라 트랜지스터의 컬렉터를 형성하였다.
그러나, 이 방법은 컬렉터 박막이 트랜지스터의 컬렉터 부분에만 선택적으로 성장되기 때문에 별도의 소자 격리 공정이 없었으나 컬렉터 박막이 2∼3㎛ 이상 두꺼운 경우는 산화막의 두께가 같은 비율로 증가해야 하고 접점부분의 단차가 커져서 금속배선을 매몰층에 연결하기 어려운 단점이 있다.
또한, 제1도를 참조한 종래 기술에 의한 컬렉터 형성방법은, 실리콘 기판(1)상에 선택적으로 매몰층(2')을 형성하고 웨이퍼 전면에 a 두께의 컬렉터 박막(3)을 성장하한 후, 컬렉터 영역(4)이외의 부분에 필드산화막(5)을 형성시켜 컬렉터를 형성하고 있다. 이 방법은 웨이퍼 전면에 컬렉터 박막(3)을 성장시키기 때문에 공정이 용이한 장점이 있지만, 컬렉터 박막이 동일한 두께로 웨이퍼 전면에 성장되기 때문에 컬렉터 두께가 서로 다른 트랜지스터를 동시에 구현하기 어렵고 소자간 격리를 위해 별도의 소자격리공정이 요구된다. 특히, 컬렉터 박막이 두꺼운 고출력용 트랜지스터 제작 공정에서는 웨이퍼 표면이서 매몰층까지의 두께가 두껍기 때문에 컬렉터 싱커 형성 및 소자 격리 공정이 어려운 단점이 있다.
제2도의 종래기술은 실리콘기판(1)상에 선택적으로 매몰층(2')을 형성하고 웨이퍼 전면에 컬렉터 두께 b에 해당하는 산화막(3')을 형성하고 컬렉터 박막이 성장될 부분의 산화막을 선택적으로 제거한 다음 선택적 결정 성장법으로 컬렉터 박막(4)을 형성하여 컬렉터를 형성한다. 이 방법은 선택적으로 컬렉터 박막을 성장시키기 때문에 별도의 소자 격리 공정이 필요없으나 제1도와 마찬가지로 두께가 서로 다른 두 컬렉터를 동시에 형성하기 어렵고 컬렉터가 두꺼운 경우 산화막(3)의 두께가 두꺼워지기 때문에 컬렉터 접점형성이 어려운 단점이 있다.
상기 문제점을 해결하기 위한 본 발명은 제2도의 종래기술과 같이 선택적으로 컬렉터 박막을 성장시키므로 별도의 소자공정이 필요 없으며 컬렉터 박막이 두꺼운 경우에도 산화막(7)의 두께를 일정하게 유지하기 때문에 컬렉터 접점 형성이 용이하다. 즉, 제2도의 종래기술에서는 컬렉터 두께(b)가 2㎛ 이상 되는 고출력 트랜지스터를 형성하기 위해서는 산화막(3)의 두께가 박막의 두께와 같게 되어야 하므로 매몰층에 금소배선을 연결하기 위한 컬렉터 접점 형성이 어려운 반면, 제3도의 본 발명에서는 컬렉터 두께(c)가 무관하게 산화막(7)의 두께를 적정한 두께로 유지할 수 있게 때문에 컬렉터 접점 형성이 용이하다. 또한, 일실시예와 같이 종래 기술 제2도와 병행하면 컬렉터 두께가 서로 다른 두 트랜지스터를 동일 기판상에 제작할 수 있는 장점이 있다. 즉, 고속 고자와 고출력 소자를 동일 기판상에 제작함으로써 전체 IC의 크기를 줄일 수 있고, 복합 기능을 갖는 회로를 일 회의 공정으로 제작함으로써 제조 공정 단가를 줄일 수 있다.
제1도는 종래 기술에 의하여 컬렉터가 완성된 소자 단면도 Ⅰ.
제2도는 종래 기술에 의하여 컬렉터가 완성된 소자 단면도 Ⅱ.
제3도는 본 발명에 의하여 컬렉터가 완성된 소자 단면도.
제4도는 본 발명에 의한 컬렉터 제조 방법의 일 실시예를 보여 주는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판(silicon substrate) 2, 7, 9 : 산화막(silicon dioxide)
3, 10, 15 : 감광막(photo resist) 2', 6, 6', 13 : 매몰층(buried layer)
8 : 질화막(silicon nitride)
14 : 측벽절연막(sidewall insulating layer)
17, 18 : 컬렉터 박막(collector epitaxial layer)
19, 20 : 컬렉터(collector)
상기와 같은 목적을 달성하기 위해 본 발명의 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법은, 제1전도형 불순물이 첨가된 실리콘기판상에 제2전도형 불순물이 첨가된 매몰층을 형성하는 공정과, 절연막을 웨이퍼 전면에 형성하고 컬렉터가 형성될 부분을 정의한 다음 정의된 컬렉터 영역내의 절연막을 제거하는 공정과, 노출된 실리콘을 건식식각하여 트렌치를 형성하는 공정과 상기 트렌치에 제2전도형 불순물을 주입하여 트렌치 하부에 매몰층을 확장하는 공정과 상기 트렌치의 측벽에 측벽절연막을 형성하는 공정과 상기 트렌치에 제2전도형 불순물이 첨가된 컬렉터 박막을 선택적으로 성장하는 공정과 상기의 결과물에서 과성장된 컬렉터 박막을 제거하는 연마 공정으로 구성되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도은 본 발명에 의해 컬렉터가 완성된 단면도이다.
이에 도시된 바와같이, 실리콘 기판(1)에 선택적으로 매몰층(6)을 형성하고 웨이퍼 전면에 산화막(7)을 형성한 다음 컬렉터 부분을 정의하고 c 두께로 트렌치를 형성하고 측벽절연막(14)을 형성하고 컬렉터 박막(20)을 선택적으로 성장하여 컬렉터를 완성한다.
제4도 (a)-(f)는 본 발명에 따른 일 실시예의 제조공정이며 이를 상세히 설명하면 다음과 같다.
제4도 (a)에서는 p형 실리콘 기판(1)의 전면에 산화막(2)을 형성하고 감광막(3)을 이용하여 트랜지스터의 매몰층이 형성될 부분(4, 4')을 정의하고 정의된 부분의 산화막을 제거한 다음, 감광막(3)을 제거하고 산화막(2)을 마스크로 인(phosphorus)이나 비소(Arsenic)등 n형 불순물(5)을 고농도로 이온주입한다. 상기의 공정에서 산화막(2)을 사용하지 않고 감광막(3)을 마스크로 불순물을 주입할 수도 있다.
제4도 (b)의 공정에서는 주입된 불순물을 고온 열처리하여 2∼3㎛ 두께의 매몰층(6, 6')을 형성하고 산화막(2)을 식각한다. 매몰층 (6)과 (6')는 각각 고출력과 고속 트랜지스터용 매몰층이다.
제작하고자 하는 고속 트랜지스터의 항복전압를 얻을 수 있는 컬렉터 두께에 해당하는 두께로 산화막(7)을 웨이퍼 전면에 형성한다. 그리고 질화막(8)과 산화막(9)을 순차적으로 웨이퍼 전면에 형성한 다음, 고출력 트랜지스터의 컬렉터 부분(11)을 감광막(10)으로 정의한다. 그 정의된 컬렉터 부분의 산화막/질화막/산화막을 순차적으로 제거한다. 질화막(8)과 산화막(9)은 이후, 트렌치 형성을 위한 건식식각공정시 식각 방지용 마스크층 및 컬렉터 박막 성장후 기계 화학적 연마(Chemical mechanical Polishing)공정시 산화막(7)을 보호하는 마스크층 역할을 한다. 상기의 산화막(9)/질화막(8)/산화막(7)은 질화막/산화막 또는 산화막으로 대치할 수 있고, 이 절연막의 두께는 0.2∼1㎛의 두께이다.
제4도 (c)는 제4도 (b)의 감광막(10)을 제거하고 산화막(9)을 마스크로하여 컬렉터 부분의 노출된 실리콘을 원하는 두께로 식각하여 트렌치를 형성한다.
이때의 트렌치 깊이는 0.3∼4㎛이다. 그 다음 트렌치 아래 부분의 매몰층 저항 증가를 방지하기 위해 n형 불순물을 주입하는 공정과 트렌치 부분에 열 산화막을 성장하고 건식식각하여 측벽절연막(14) 형성하는 공정으로 구성된다. 산화막(9)의 두께는 측벽절연막(14) 형성을 위한 건식식각공정시 질화막(8)을 보호할 수 있도록 선정해야 한다. 트렌치 부분에 이온주입된 불순물은 트렌치의 열산화막을 성장하기 위한 열처리 공정시 실리콘기판으로 확산하여 이차 매몰층 (13)을 형성하며 이차 매몰층(13)은 트렌치 형성으로 손실된 매몰층의 두께를 보상함으로써 트랜지스터의 걸렉터 저항의 증가를 막는 역할을 한다. 상기의 공정에서 측벽절연막은 0.1∼0.5㎛두께의 열산화막, 연산화막대신 CVD(Chemical Vapor Deposition) 산화막, 질화막/산화막으로 대치하고, 트렌치에 주입된 불순물 확산을 위해 열처리를 수행할 수 있다.
제4도 (d)는 감광막(15)을 마스크로 컬렉터 두께가 얇은 트랜지스터의 컬렉터 부분(16)을 정의하고 산화막(9)/질화막(8)/산화막(7)을 순차적으로 식각한 단면도이다.
제5도 (e)는 감광막(15)을 제거하고 실리콘 표면이 노출된 컬렉터 부분에 n형 컬렉터 박막(17) 및 (18)을 선택적으로 성장한 단면도이다. 트렌치가 완전히 채워지도록 컬렉터 박막(18)을 과성장시켜야 하며 산화막 두께가 얇은 (17) 부분은 과성장정도가 크게 된다.
제4도 (f)는 기계 화학적 연마(CMP) 공정으로 과성장된 컬렉터 박막을 연마하여 제거한 단면도로서, 산화막(9)을 마스크로 1차 연마를 한 다음 산화막을 제거하고 질화막과 실리콘 박막의 연마비를 크게 하여 2차 연마를 한다.
제4도 (f)의 두 트랜지스터의 컬렉터 두께는 (19)와 (20)이며 트렌치 깊이 만큼 두께의 차이가 생기며, 컬렉터가 두꺼운 고출력 트랜지스터의 컬렉터 두께는 트렌치의 깊이를 변화시켜 쉽게 조절할 수 있는 장점이 있다.
이상과 같이 본 발명은 바이폴라 트랜지스터의 컬렉터 형성방법에 관한 것으로 기존의 방법과 달리 컬렉터 부분에 트렌치를 형성하고 측벽산화막을 형성한 다음 컬렉터 박막을 선택적으로 성장하고 과성장된 컬렉터 박막은 기계 화학적 연마로 제거하여 컬렉터를 형성함으로써 별도의 소자 격리 공정이 필요없으며, 컬렉터 박막이 두꺼운 경우에도 산화막(7)의 두께를 적정하게 유지할 수 있기 때문에 컬렉터 접점 형성이 용이하다. 또한, 일실시예와 같이 종래 기술 제2도와 병행하면 컬렉터 두께가 서로 다른 두 트랜지스터를 동일 기판상에 제작할 수 있는 장점이 있다. 즉, 고속 소자와 고출력 소자를 동일 기판상에 제작함으로써 전체 IC의 크기를 줄일 수 있고, 복합 기능을 갖는 회로를 일 회의 공정으로 제작함으로써 제조 공정 단가를 줄일 수 있다.
본 발명은 컬렉터가 얇은 바이폴라 트랜지스터와 두꺼운 바이폴라 트랜지스터를 동일한 기판상에 구현하고자 바이폴라 트랜지스터의 컬렉터 제조 방법을 제안하였다.
바이폴라 트랜지스터의 동작속도, 전류구동능력 및 항복전압(Breakdown voltage)은 컬렉터의 농도및 두께와 밀접한 관계가 있다. 컬렉터의 불순물 농도가 동일한 경우, 컬렉터가 얇으면 속도 특성이 향상되는 반면 항복전압은 낮아지고 반대로 두꺼우면 속도특성은 나빠지지만 항복전압은 증가하는 상관 관계가 있다. 기존의 방법으로는 컬렉터가 얇은 고속 트랜지스터와 컬렉터가 두꺼운 고출력 트랜지스터를 동일 기판상에 제작하는데 어려움이 있었다.
따라서, 본 발명은 컬렉터 박막이 성장될 부분에 트렌치를 형성하고 측벽절연막을 형성한 다음 컬렉터 박막을 선택적으로 성장시키는 방법을 사용함으로써 종래의 방법과 병행하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 웨이퍼 상에 구현할 수 있도록 하는 데 그 목적이 있다.
Claims (5)
- 제1전도형 불순물이 첨가된 실리콘 기판상에 제2전도형 불순물이 첨가된 매몰층을 형성하는 공정과; 절연막을 웨이퍼 전면에 형성하고 컬렉터가 형성될 부분을 정의한 다음 정의된 컬렉터 영역내의 절연막을 제거하는 공정과; 노출된 실리콘을 건식식각하여 트렌치를 형성하는 공정과; 상기 트렌치에 제2전도형 불순물을 주입하여 트렌치 하부에 매몰층을 확장하는 공정과; 상기 트렌치의 측벽에 측벽절연막을 형성하는 공정과; 상기 트렌치에 제 2 전도형 불순물이 첨가된 컬렉터 박막을 선택적으로 성장하는 공정과; 및 상기의 결과물에서 과성장된 컬렉터 박막을 제거하는 연마 공정으로 구성되는 것을 특징으로 하는 바이폴라 트랜지스터의 컬렉터 형성방법.
- 제1항에 있어서, 상기 절연막이 산화막/질화막/산화막, 질화막/산화막 또는 산화막중 어느 하나인 것을 특징으로 하는 바이폴라 트랜지스터의 컬렉터 형성방법.
- 제1항에 있어서, 상기 절연막은 0.2∼1㎛의 두께인 것을 특징으로 하는 바이폴라 트랜지스터의 컬렉터 형성 방법.
- 제1항에 있어서,상기 트렌치의 깊이가 0.3∼4㎛인 것을 특징으로 하는 바이폴라트랜지스터의 컬렉터 형성방법.
- 제 1항에 있어서, 상기 측벽절연막이0.1∼0.5㎛ 두께의 열산화막, CVD 산화막등 산화막, 또는 질화막/산화막인 것을 특징으로 하는 바이폴라트랜지스터의 컬렉터 형성방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960055706A KR100216510B1 (ko) | 1996-11-20 | 1996-11-20 | 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960055706A KR100216510B1 (ko) | 1996-11-20 | 1996-11-20 | 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980037024A KR19980037024A (ko) | 1998-08-05 |
| KR100216510B1 true KR100216510B1 (ko) | 1999-08-16 |
Family
ID=19482681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960055706A KR100216510B1 (ko) | 1996-11-20 | 1996-11-20 | 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100216510B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403609B1 (ko) * | 2001-02-01 | 2003-10-30 | 페어차일드코리아반도체 주식회사 | 바이폴라 트랜지스터의 ｄｃ 모델 및 이를 이용한시뮬레이션 방법 |
-
1996
- 1996-11-20 KR KR1019960055706A patent/KR100216510B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980037024A (ko) | 1998-08-05 |
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