KR20010012906A - 집적회로 및 그 구성요소와 제조방법 - Google Patents

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Abstract

본 발명은 고속통신을 위한 직접회로에서의 컬렉터핀과 트랜치에 관한 것이고 이를 제조하는 방법에 관한 것이다. 컬렉터핀은 반도체 구조에포함된 상부 실리콘표면으로부터 포위된 필드산화물(120)의 깊이보다 낮은 깊이아래로 이온주입함으로써 손상을 입거나 비결정이고 적어도 부분적으로 도프된 주입(139)인 영역을 만들므로써 얻어진고 반도체구조는다음 열처리된다. 트랜치(126)은 상부실리콘영역(109a)의 소정의 영역을 커버하지 않고 소정의 깊이로 소정의 영역내애 반도체구조(144)를 에칭하고 트랜치에서 반도체 구조에 걸쳐 LPCVD-TEOS의 산화층을 균일하게 증착하고 산화층(129)을 거쳐 실리콘 질소화물의 장벽층(130)을 균일화게 증착하고 실리콘층(134, 135)을 균일하게 증착하여 트랜치(126)를 충만한다음 질산화물층(130)에 거쳐 트기 트랙치(126)에서 다시에칭하고 트랜치충만재료(134)에 걸쳐 캡 산화물(136)을 열적으로 성장함으로써 얻어진다.

Description

집적회로 및 그 구성요소와 제조방법{INTEGRATED CIRCUIT, COMPONENTS THEREOF AND MANUFACTURING METHOD}
종래에는 집적회로를 제조할 때, 이른바 LOCOS(Local Oxidation of Silicon) 격리가 접합격리에 사용되어, 집적회로의 구성요소를 격리하였다. 이러한 것이 언급된 예로써, Appels 등의 논문(J.A. Appels et al, "Local Oxidation of Silicon and its application in Semiconductor Technology,", Philips Res. Rep. vol. 25, 1970, pp.118∼132)이 있다.
RF-IC(Radio Frequency-Integrated Circuit) 응용을 위한 바이폴라 구성요소의 제조에서, 실리콘 기판에서 개별적인 구성요소를 에치된 트랜치(etched trench)로 서로 격리시키는 것이 일반적이다. 이에 대해 언급한 예로서, US 4,139,442, US 4,789,885, Hunt 등의 논문(P.C. Hunt et al., "Process HE: A Highly Advanced Trench Isolated Bipolar Technology for Analogue and Digital Applications", Proc. IEEE 1988) 및 Hayasaka 등의 논문(A. Hayasaka et al., "U-Groove Isolation Technique for High Speed Bipolar VLSI's", Proc. IEDM 1982 p. 62)이 있다.
트랜치 격리에 대한 기술은 비록 일부이기는 하지만 CMOS 구성요소를 격리하는데도 사용되어 왔다. 이에 대해 언급한 예로서 Rung 등의 논문(R.D. Rung et. al, "Deep trench isolated CMOS Devices", IEDM, Techn. Dig. Paper 9.6, 1982)이 있다.
실리콘에 깊숙이 에치되고, 바이폴라 트랜지스터와 같은 반도체 구성요소를 둘러싸는 트랜치에 의해서, 하부 확산층(bottom diffusion layer)과 기판 사이의 커패시턴스(capacitance)가 충분히 감소될 수 있다. 동시에 인접한 구성요소와의 양호한 격리가 이루어져서, 즉, 크로스토크(cross talk)에 대한 내성(immunity)이 증가하고, 반면 트랜지스터 셀의 크기는 동시에 줄어들 수 있다.
트랜치 격리의 또 다른 장점으로 트랜치가 매우 깊게 만들어질수록(대략 5-10㎛), 트랜치는 플레이트(plate)의 전체 에피-층(epi-layer) 즉, 능동 표면층(active surface layer)을 통해 낮은 저항을 가지는 과도 도핑된 실리콘 기판 아래쪽 여기저기로 확장된다. 따라서, 격리 특성과 래치-업(latch-up)에 대한 위험성이 감소된다. 이에 대해 언급한 예로서, Torre 등의 논문(V. dela Torre et al., "MOSAIC V-A Very High Performance Bipolar Technology", Proc. BCTM 1991, p. 21)
도 1-3을 참조하여 아래에서, npn형의 바이폴라 트랜지스터를 제조할 경우에 트랜치를 만드는 일반적인 방법을 설명한다.
시작하는 재료로서 도 1에 나타낸 (100)배향된 낮게 도핑된 p형 단결정 실리콘 기판을 사용한다. n형 과도 도핑 하부 확산층, 또는 비소(arsenic)나 안티몬(antimony)의 이온 주입층 같은 것으로 만들어지는, 콜렉터 매입층(buried collector layer)(2)이 생성되고, 이 후 n형 에피택셜 실리콘층(epitaxic silicon layer)(3)이 약 1-2㎛의 두께로 도포된다.
상기 프로세스 흐름으로 집적될 수 있는 이른바 트랜치 모듈(module)에 대해 적어도 2가지의 변형이 문헌을 통해 알려져 있다. 첫 번째 변형으로, 예를 들어 Hunt 등과 US 4,983,226에 언급된 트랜치 처리는, 필드 영역(field area)의 규정(LOCOS 기술로서) 전에 실행된다. 두 번째 변형으로 EP 0,724,291 A2에 공개된 것은, 트랜치가 필드 영역의 규정 후에 생성된다. 이러한 변형들은 동일한 결과를 목표로 하고 있으며, 아래에서는 첫 번째 변형에 대해서만 설명한다.
대략 1㎛의 두께를 가지고 하드 마스크(hard mask)로 작동하는 LPCVD(Low Pressure Chemical Vapor Deposition) 산화층(4)이 플레이트 위에 증착된다. 트랜치 개구부(5a)는 석판 기법(lithographic way)으로 규정되고, 산화층(4)은 기저 실리콘 표면(underlying silicon surface)이 드러나도록 백 에칭(back etching)된다. 모든 포토레지스터(photoresist)가 구조에서 제거된 후, 에피택셜층(3), 하부 확산층(2) 및 실리콘 기판(1)이 비정질 건식 에칭(anisotropic dry etching)을 사용하여 소정의 깊이, 대략 5-10㎛의 트랜치가 생성될 때까지 백 에칭된다(도 1 참조).
기판은 약하게 도핑된 p형 재료로 만들어지기 때문에, 대개 작은 량(small dose)의 낮은 에너지 붕소가 트랜치(5)의 하부에 주입되어 채널 스톱(channel stop)을 형성한다(도 2 참조). 채널 스톱(6)은 해당 기생 MOS 트랜지스터에 대한 문턱 전압을 발생 및 증가시키는, 기생 트랜지스터(n+ 하부 확산층/p-기판/n+하부 확산층)의 전류 증폭을 감소시킨다. 한편, p-/p+형 에피-재료가 시작 재료로 사용된다면 상기한 주입은 필요하지 않다.
트랜치의 에칭과 이온 주입 후에, 하드 마스크(4)가 제거되고, 산화 실리콘(7)이 대략 100㎚가 될 때까지 반도체 구조가 열적으로 산화된다. 이 후 박막 질화실리콘층(8)은 상기 반도체 구조, 특히 트랜치(5)에 증착되고, 상기 트랜치는 폴리실리콘(9)으로 채워진다. 이와 달리 US 4,139,442 또는 상기한 R.D. Rung에서와 같이, 절연 또는 반절연 물질, 예를 들어 산화실리콘이 사용될 수도 있다. Hunt의 논문에서는 폴리실리콘으로 만들어진, 충전 재료(filling material)는 질화실리콘층(8)이 트랜치 개구부(5a) 밖으로 노출될 때까지 건식 에칭으로 백 에칭된다.
충전 물질(9)이 백 에칭된 후, 질화실리콘층(8) 마스크 되고 에칭되며, 실리콘은 종래의 LOCOS 기술로 산화되어 두꺼운 필드 산화 영역(10)과 트랜치 개구부를 덮는 산화 캡(cap oxide)(11)을 생성한다(도 3 참조). 만일 트랜치(5)가 이미 초기부터 산화물로 채워져 있으면, 물론 추가적인 캡 산화(cap oxidation)는 필요하지 않다.
하부 확산층(2)을 실리콘 표면에 연결하는, 콜렉터 핀(12)이 얻어지면, 질화실리콘층(8)의 나머지 영역과 산화실리콘층은 제거된다. 도 3에 이러한 결과적인 구조를 나타내었다. 이와 달리 US 4,958,213에서와 같이, 콜렉터 핀(12)이 트랜치 처리 전에 주입될 수도 있다.
상기한 기술들은 트랜치 격리를 사용할 때 나타나는 낮은 수율(low yield)을 발생시키는 여러 가지 문제점을 가지고 있는데, 이에 대한 예로서, Yang 등의 논문(F. Yang et al. "Characterization of collector-emitter leakage in self-aligned double-poly bipolar junction transistors", J. Electrochem. Soc., vol. 140, no. 10, 1993, p. 3033.)이 있다.
트랜치 격리가 사용될 경우의 낮은 수율에 대해 일반적으로 수용되는 설명은 트랜치 프로세스(trench etching, sidewall oxidation, filling, re-etching and cap oxidation)가 실리콘 기판에 결함을 유발시킨다는 것이다. 이러한 트랜치 격리에 대해 상대적으로 상세히 설명한 것과 이를 피할 수 있는 방법에 대한 제안이 다수의 특허 대상이었으며, 예로서, US 4,983,226, EP 0,278,159 A2 및 상기한 US 4,958,213이 있다.
또한, 이러한 설명은, 미국 특허 4,958,213호에서 대략 100nm의 트랜치내 측벽 산화물의 두께가 만족스럽게 기능하는 것을 설명하고 있는 반면에, 미국 특허 4,983,226호에서 산화물층의 두께로 45nm의 상한이 권고되고 있는 면에서 일관적이지 않다. 이와 달리, 미국 특허 4,983,226에 따르면, 불필요한 기계적 응력 및 그에 의한 전위(dislocation)이 발생된다.
유럽 특허 0,278 159 A2호에는, 트랜치의 내부에 얇은 폴리실리콘층이 증착되어 열 산화로 트랜치의 내부에서 산화물로 변화되는지를 설명하고 있다. 이 방법으로, 불필요하게 과도한 산화가 방지되고, 기계적 장력 또는 응력이 감소된다.
미국 특허 4,958,213호는 캡 산화 단계가 여러 문제점을 야기함으로 설명한다. 따라서, 최종 단계에서 캡 산화시에 소위 버즈 비크(bird's beaks)의 생성에 의해 야기되는 기계적 장력을 감소시키기 위해 증착된 산화물로 트랜치 공동의 상부를 재충전하도록 제안되어 있다. 이러한 제안은 2회의 독립적인 충전 단계 및 후속 평탄화를 필요로 하기 때문에, 처리 기술이 복잡하고 제조 비용이 높다.
예컨대, 미국 특허 4,983,226호에는, 더욱 간략화된 캡 산화물의 사용이 설명되어 있다. 수직 버즈 비크를 제거하기 위해, 트랜치내의 측벽 산화물의 최상부에 얇은 실리콘 질화물층을 사용하여 기계적 응력을 최소화시키는 것이 제안되어 있다. 유사한 방법이 전술한 P. C. Hunt 등에 설명되어 있다.
전술한 모든 경우에, 폴리실리콘 또는 실리콘 산화물은 트랜치의 충전 물질로서 제안되어 있다. 이것은 충전의 공백을 야기할 수 있다(예컨대, R. D. Rung's article의 577쪽 도 7 참조).
본 발명은 바이폴라 프로세스(bipolar process)에서의 집적회로 제조에 있어서, 집적회로를 형성하는 반도체 구성요소를 격리(isolation)하기 위한 콜렉터 핀(collector pin)과 트랜치(trench)를 만드는 방법과, 콜렉터 핀, 트랜치 및 집적회로에 관한 것이다. 콜렉터 핀, 트랜치 및 집적회로는 주로 우수한 성능의 부품을 요구하는 무선 응용이나 고속 통신에 사용된다.
도 1 내지 도 3은 종래의 집적회로를 제조하는 동안 트랜치 및 컬렉터 핀을 제조하는 방법에 대한 절단도.
도 4 내지 도 7은 본 발명에 따른 집적회로를 제조하는 동안 트랜치를 제조하는 방법에 대한 절단도.
도 8은 본 발명에 따른 집적회로를 제조할 때 컬렉터 핀을 제조하는 방법에 대한 절단도.
본 발명의 목적은 적어도 하나의 절연 트랜치를 가지는 집적 회로, 특히 신뢰할 수 있고 양호한 성능 특성을 가지는 무선 응용 또는 다른 고속 통신용의 집적 회로를 제공하는 것이다.
본 발명의 다른 목적은 종래 기술에서 발생할 수 있는 하나 이상의 문제점을 방지하는 트랜치 절연 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 변위가 없는 트랜치를 가지는 집적 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 전술한 성질을 가지는 집적 회로의 신뢰할 수 있고 복잡하지 않는 제조방법을 제공하는 것이다. 특히 높은 수율을 제공하는 제조방법을 얻으려고 노력한다.
본 발명의 다른 목적들은 이하의 설명으로부터 명백해진다.
지금까지 주의를 기울이지 않았던 문제점은 집적 회로에 구성된 콜렉터 핀이 변위 없이 제조될 수 없으면 완전히 변위 없이 트랜치를 가지는 집적 회로가 신뢰할 수 없다는 것이다. 종래 기술에 따르는 콜렉터 핀의 이온 주입시에, 트랜치에 의해 둘러싸이는 영역에 한정될 수 있는 결함 또는 변위 특히, 스크류 변위가 유도된다. 이들 결함은 능동 p-n 접합을 관통할 수 있으며, 그것에 의해 증가된 누설 전류가 발생한다. 최악의 경우에는, 그러한 집적 회로가 무용지물이 된다.
이러한 문제점을 인식함으로써, 변위가 없는 신뢰할 수 있는 집적 회로가 종래 기술에 따르는 변위가 없는 트랜치와 변위가 없는 콜렉터 핀의 제조방법을 결합함으로써 제조될 수 있다.
본 발명에 따르면, 이 방법은 에칭에 의해 반도체 구조의 실리콘의 상부 표면상의 필드 산화물에 의해 둘러싸이는 소정 영역을 노출시킴으로써 콜렉터 공동을 제공하는 단계와, 주입 손상되거나 비결정으로 형성되어 상부 실리콘 표면으로부터 필드 산화물의 깊이보다 작은 깊이까지 아래로 연장하는 적어도 부분적으로 도핑된 영역을 제공하는 단계와, 상부 실리콘 표면을 통해 소정의 용량 및 에너지의 이온을 주입하는 단계와, 반도체 구조를 가열 처리하는 단계를 포함한다.
바람직하게는, 상기 영역은 2 단계로 달성되는데, 그 제1 단계는 예컨대, 비소 또는 안티몬 이온과 같은 중이온을 주입함으로써 상기 영역의 표면 부분을 비결정으로 만드는 단계를 포함한다. 제2 단계는 특히 인 이온과 같은 광이온을 주입되게 함으로써 상기 영역을 표면 부분으로부터 아래로 도핑하는 단계를 포함한다.
가열 처리도 또한 2 단계로 실행되는 것이 바람직하다. 먼저, 상기 영역이 바람직하게는 대략 1/2∼1시간 동안 대략 550∼600℃에서 가열 처리에 의해 하부로부터 위로 재결정화된다. 그 후, 도핑된 이온, 특히 인 이온이 대략 1시간 동안 대략 950℃에서 어닐링에 의해 반도체 구조에 포함되는 도핑된 하부 확산층을 향해 아래로 확산하게 된다.
본 발명은 또한 트랜치의 개량된 제조방법을 포함한다. 바람직하게는, 일종의 PECVD(Plasma Enhanced Chemical Vapor Deposition) TEOS인 산화물층이 반도체 구조상의 특히 트랜치내에 균일하게 증착된다. 트랜치를 충전하기 전에, 실리콘 질화물의 배리어층(barrier layer)가 또한 증착된다.
더욱 상세히 설명하면, 본 발명에 따르는 방법은 하드 마스크, 특히 상부 실리콘 표면을 포함하는 반도체 구조상에 TEOS의 일종의 PECVD(Plasma Enhanced Chemical Vapor Deposition)의 산화물층의 증착 단계, 에칭에 의해 트랜치 공동의 생성 단계, 상부 실리콘 표면의 소정의 영역의 노출 단계, 소정의 영역내에 반도체 구조의 에칭에 의해 소정의 깊이로 트랜치의 생성 단계, 에칭에 의해 하드 마스크 및 제1 실리콘층의 제거 단계, 반도체 구조상의 특히 트랜치내에 바람직하게는 일종의 LPCDV-TEOS의 제1 산화물층의 균일한 증착 단계, 바람직하게는 제1 산화물층상의 균일한 실리콘 질화물의 배리어층의 증착 단계, 트랜치를 충전시키기 위해 실리콘 질화물층상의 특히 트랜치내에 실리콘층의 증착 단계, 하부 질화물층이 트랜치 공동의 외부로 노출될 때까지 실리콘층의 에칭 단계, 및 트랜치 공동상에서 캡 산화물의 열성장 단계를 포함한다.
바람직하게는, 상부 실리콘 표면은 바람직하게는 폴리실리콘인 제1 실리콘층이 하드 마스크가 증착되기 전에 산화물상에 증착되기 전에 산화물에 의해 덮여진다.
본 발명에 따르는 방법은 또한 둥근 하부를 가지는 테이퍼된 트랜치의 생성 단계, 제1 산화물층이 증착되기 전에 얇은 열산화물을 습식 에칭 및 성장하는 단계, 제1 산화물층의 밀도를 높이는 단계, 질화물층상에 제2 산화물층을 증착시키는 단계 및 트랜치를 미정질 실리콘으로 충전시키는 단계를 포함할 수 있다. 이상의 상세한 설명의 더욱 개량된 것은 이하의 설명으로부터 명백해진다.
본 발명에 의하면, 상기 요건을 충족시키는 트랜치를 구비한 신뢰할 수 있는 집적회로가 얻어진다.
본 발명의 장점은 전위 접촉되지 않은(dislocation-free) 상당히 간단한 트랜치를 본 발명에 따른 컬렉터 핀에 결합하는데 이용할 수 있다는 것이다.
다른 장점은 상기 트랜치에 산화막을 증착할 때 산화막을 열적으로 성장시키는 경우보다 텐션이 덜 발생한다는 것이다. 따라서, 상기 산화막은 보다 두꺼운 층, 예컨대, 그 두께가 약 100-200㎚로 증착되어, 양호하게 격리시킨다. 상기 산화막의 밀도가 커지면, 그 격리 특성은 또한 개선된다.
본 발명의 다른 장점은 원통형 바닥에 테이퍼형의 트랜치를 제공하는 경우, 기계적인 텐션의 위험 및 주입시 공극의 생성이 줄어든다는 것이다. 또한, 이러한 위험은 미세한 결정의 실리콘을 주입에 이용하는 경우 줄어든다.
도 4는 P형의 과도핑 기판(101)(약 10mΩ*cm)상에, P형의 약 도핑 에피층 (103)(약 20mΩ*cm)이 성장되는 에피 타입의 실리콘 구조(100)에 대한 절단도를 도시한다. 그 성장 에피층(103)은 통상적으로 그 두께가 5-10㎛이다.
p-/p+의 에피 재료로부터 개시함으로써, 채널 차단 이온주입이 필요없는데, 이것은 그 자체에 실리콘 손상을 유도한다. 붕소는 실리콘 웰의 격자 구조에 적합하지 않다, 즉, 상기 격자 정합은 빈약하다.
실리콘 산화막의 보호막은 종래의 일반적인 방법의 구조, 예컨대, 열 산화막으로 증착된다. 상기 산화막 층은 레지스트로 보호되지 않은 영역의 산화막을 제거하기 전에 리소그래피로 마스킹된다. n+ 타입의 바닥 확산층, 소위, 매립 컬렉터층은 이온주입에 의해 실리콘안으로 도입된다. 차후의 열처리는 바람직한 깊이로 n 타입의 불순물을 유도하고, 그 후에, 모든 산화막을 제거하고, 그 구조에 적은양의 붕소를 이온주입시켜, P 도핑영역을 형성한다. 이러한 공정을 통하여, 상기 바닥 확산층의 상부면(105a)과 나머지 구조의 표면사이에 단계(106)를 수행한다. 약 1㎛ 두께의 에피텍셜층(109)은 이러한 층의 표면(109)이 단계(108)를 포함하도록 그 구조상에 성장된다.
다음, 상기 에피텍셜 표면층(109)은 널리 공지된 쌍둥이 웰 방법에 따라 선택적으로 도핑되어 n 형 및 p 형 영역, 이른바, n 웰(111) 및 p 웰(113)의 영역을 얻는다. 이것은 도 5를 보아라. 이것은 {US 4,958,213 or in L.P.Parillo et al., "Twin-tub CMOS-A technology for VLSI circuits",IECM Tech,Dig.1980,p.752}에 설명된 방법과 비슷한 방법으로 행해질 수 있다. 이러한 방법으로, 상기 표면(109a)의 단계는 강화된다.
상기 바닥 확산층(105)의 상부에 직접 위치되는 영역(111)에, 활성 반도체 소자가 위치될 것이다. 전계 산화막 영역(120)은 널리 공지된 LOCOS 기술로 그 구조상에 형성되고, 그 후에, Kooi 산화막(121)은 그 구조상에 열적으로 성장된다. 이러한 Kooi 산화막(121)은 그 두께가 통상적으로 30-40㎚이다. 상기 트랜치 모듈을 시작하기 전에, 상기 기술된 공정후에 얻어진 구조(118)는 도 5에 도시된다. n 웰 (111)과 p 웰(113) 사이의 접합면의 전계 산화막의 표면(120a)에서 단계(115)를 실행한다는 것을 주목하십시요.
상기 트랜치 모듈은 Kooi 산화후에 얇은 층(122), 통상적으로, 약 50㎚ 두께로 증착함으로써 개시되고, 다결정 실리콘에 대하여, 그 구조에 걸쳐 LPCVD 기술에 의해 개시된다. 이것은 도 6을 보아라. 상기 다결정 실리콘층(122a)의 상부에, 하드 마스크는 증착되며, 약 300㎚ 두께 산화막층(124)으로 이루어진다. 상기 산화막은 PECVD-TEOS이 적절하다.
트랜치 개구(125)는 리소그래피로 형성되고, 그 후에, 상기 산화막층(124), 다결정 실리콘층(122) 및 전계 산화막(120)은 하부 실리콘면이 덮이지 않도록 건식 에칭으로 에칭 백된다. 이것은 멀티 챔버 타입의 플라즈마 에칭 시스템에서 순차적으로 행해진다. 종래의 CHF3/CF4/Ar 화학 반응은 산화막을 에칭하는데 이용되고, CI2/HBr 화학반응은 다결정 실리콘 에칭에 이용된다. 덮이지 않은 개구(125)에 트랜치(126)가 생성될 것이다.
상기 포토 레지스트는 제거되고, 그 위에, 상기 영역(111, 113), 하부 확산층 (105), 상기 층(103) 및 기판(101)은 상기 트랜치(126)가 소정의 깊이, 약 5-10㎛를 얻을 때까지 이방성 건식 에칭, 양호하게, NF3/HBr/He/O2화학반응으로 에칭백된다. 몇 단계의 건식 에칭 공정은 본 발명의 장점으로 이용되어 상기 트랜치를 테이퍼형, 특히 마이크로미터로 제공하고, 원형 바닥(126a)을 제공한다. 이것에 대하여는 도 6을 보아라. 상기 테이퍼형은 상기 트랜치의 다른 주입을 용이하게 하고, 상기 원형 트랜치 바닥(126a)은 기계적인 텐션의 효과를 줄인다.
상기 트랜치 에칭을 종료할 때, 상기 산화막층(124)을 제거시 에칭을 중지함으로써 제공되는 상기 산화막층(124) 및 그 하부 다결정층(122)은 제거된다. 그 결과로 만들어진 구조는 도 6에 도시된다.
상기 트랜치(126)가 상기 p+ 기판 아래로 있는 것과 같이, 상기 트랜치 아래로 붕소의 채널 차단 이온주입이 이러한 경우에 필요없다는 것에 주목하십시요. 따라서, 상기 트랜치 바닥(126a)을 따라 반전될 위험이 없다. 상기 붕소 이온주입은 피해야 하는데, 그 이유는 상기 실리콘에 전위(dislocation)가 발생 할 수 있기 때문이다.
상기 트랜치를 에칭한 후, 본 발명에 따르면, 소량의 실리콘(약 20㎚)은 널리 공지된 방법으로 약 80℃로 가열된 SC-1, 즉, NH4OH/H2O2/H2O에서 습식 에칭/세정 수단에 의해 트랜치의 바닥(126a) 및 측벽(126b)으로부터 제거되는데, 이것에 대하여는 {W. Kern et al."Cleaning solution based on hydrogen peroxide for use in semiconductor technology", RCA Rev. June 1970, p. 187}을 보아라. 이러한 방법으로, 상기트랜치 에칭시 발생된 실리콘의 표면 손상 및 금속과 같은 이물질은 제거되며, 이것은 나중에 상기 실리콘에서 전위를 발생시켜 수율을 떨어뜨린다. 다음, 상기 Kooi 산화막(121)은 습식 에칭으로 제거된다.
전술한 다수의 참조 특허로부터, 트렌지벽(126b)을 산화시킴으로써 예를 들어 기계적 장력으로 전위(dislocation)가 형성될 수 있음을 명백히 알 수 있다. 이런 문제를 해소하기 위하여, 본 발명에 따르면, 엷은 균일한 산화층(129)에는 도 7에 나타나 있는 바와 같이 LPCVD 기술에 의해 양호하게는 50 내지 200㎜의 두께의 TEOS가 그 구조위에 증착된다. LPCVD-TEOS층(129)이 양호한 스텝 커버리지(stip coverage)를 가짐에 따라, 트랜치의 하부(126a) 및 측벽(126a)에 따른 층은 형성된다. 선택적으로, 다른 증착기술, 예를 들어 PECVD 또는 SACVD(Sub-Atmolpheric Chemical Vapor Deposition) 기술을 이용하여 다른 형의 산화물이 증착된다. 산화물을 트랜치(126)에 균일하게 증착하는 것이 중요하다.
그후, 상기 산화층(129)을 산소 환경에서 거의 900℃로 강화시켜야 한다. 이에 의해 산화층의 격리성이 향상된다. 또한, 이는 본 기술분야의 상태에 기술된 대략 45㎜의 최대 산화물두께로 제한되지 않는다. 대신에 TEOS층은 기계적 장력을 너무 많이 증가시키지 않고 100 내지 200㎜ 크기 정도의 두께로 증착될 수 있다. 이런 점에서, 트랜치(126)의 격리성이 실질적으로 향상된다. 선택적으로, 50㎜보다 두껍지 않을 정도로 얇지만, 양호하게는 10㎜ 두께의 열산화물은 LPCVD-TEOS층이 증착되기 전에 트랜치의 후부(126a) 및 측벽(126b)을 따라 성장될 수 있다.
TEOS층(129a)을 강화시킨 후, 양호한 실리콘 질화물의 대략 50㎜ 두께의 격벽층(130)은 구조위와 트랜치(126) 아래에 증착된다. 격벽층(130)은 구조위와 트랜치(126) 아래에 증착된다. 격벽층(130)의 최상부에는 양호하게도 엷은 30㎜ 두께의 TEOS층(132)이 LPCVD 기술로 증착된다. 이런 TEOS층(132)은 이후에 트랜치 충전물(filling)을 에치백(etch back)할시에 에치 스톱(stop) 역할을 한다.
따라서, 트랜치(126)에서 강화된 TEOS/실리콘 질화물/TEOS(129, 130, 132)로 구성된 적층판이 제공되거나, 열산화물/강화된 TEOS/실리콘 질화물/TEOS(129, 130, 132)의 4개층의 적층판이 제공될 수 있다.
그후, 약 1㎛ 두께의 실리콘층(134, 135)을 LPCVD 기술을 이용하여 구조위에 증착하여 트랜치(126)를 충전함으로써, 트랜치(126)는 실리콘으로 완전히 충전된다. 양호하게도 본 발명에 따르면, 불완전한 충전위험, 즉 빈틈의 생성이 감소되므로 미세결정 실리콘을 다결정 대신에 사용한다.
충전후, 초과 마이크로실리콘(135)은 플라즈마 에칭에 의해 표면에서 제거된다. TEOS층(132)이 트랜치 개구부(125) 외측에 덮혀지지 않았을 시에는 에칭이 스톱된다. 형성된 구조(132)는 도 7에 도시되어 있다. 실리콘 충전물의 상부면(134a)은 스텝으로 이루어져, 적어도 부분적으로 경사진다.
그 다음, 약 300㎚ 두께의 캡(cap) 산화물(136)이 도 8에 나타나 있는 바와 같이 트랜치 개구부(125) 위에 열 성장된다. 이는 양호하게도 대략 950℃에서 습한 TEOS층(132) 및 하부 질화층(130)이 예를 들어 건식 에칭으로 제거된다. 이 경우에, TEOS층의 표면은 에치 스톱 역활을 한다.
그후, 구조는 포토레지스터(137)로 마스크될 수 있고, 필요하다면, 필드 산화물(120)로 둘러싸일 수 있는 콜렉터 개구부(138)를 형성하도록 에칭될 수 있다. 에칭은 상부 실리콘 표면(109a)상에서 스톱될 수 있지만, TEOS 산화물(129)은 또한 콜렉터 개구부(138)에 남게 될 수 있다.
그후, 손상된 주입물 또는 비정질 및 적어도 부분 도핑된 영역(139)은 상부 실리콘 표면(109a)에서 필드 산화물(120)의 깊이보다 낮은 깊이에 형성된다. 이는 소정의 선량(dose)의 이온에 의해 일어나고, 에너지는 상부 실리콘 표면(109a)을 통해 주입된다. 도 8에 도시되는 형성된 구조(144)는 포토레지스터(137)를 제거한 후에 부분적으로는 영역(139)을 위해 열 처리되어 정화/재결정시키고, 부분적으로는 도펀트를 위해 열 처리되어 하부 확산층(105)으로 하향 확산하여 그와 전기 접촉시킨다.
통상적으로, 필드 산화물(120)은 적어도 500㎚의 두께로 성장된다. 바람직한 안전 마진을 지키기 위하여, 손상된 영역(139)은 대략 200㎚의 최대 깊이로 형성된다.
열처리, 즉 재결정으로 전위 또는 결함 형성에 따른 문제를 해결하기 위하여, 주입은 양호하게도 두 단계로 수행된다.
제1 단계에서, 실리콘 표면(109a) 및 영역(139)의 상부 영역으로 이루어진 영역의 표면 영역은 예를 들어 비소, 안티몬 또는 아르곤 이온과 같은 중이온의 주입을 통해 비정질로 이루어진다. 양호하게도 비소 이온은 1*1015ions/㎠ 크기 정도의 선량과, 80keV 크기 정도의 에너지로 사용된다.
제2단계에서, 영역(139)은 인 이온과 같은 가벼운 이온의 주입으로 표면 영역으로부터 도핑된다. 여기에서 적당한 파라미터는 3*1015ions/㎠ 크기 정도의 선량과, 50keV 크기 정도의 에너지이다. 이런 파라미터는 주입물 손상의 주요부분이 이미 비정질로 형성된 표면 영역내의 유지되도록 열처리는 또한 양호하게도 두 단계, 즉 재결정 단계 및 확산단계로 수행된다.
영역(139)은 양호하게도 대략 1/2-1 시간동안 대략 550 내지 600℃에서 열처리로 하부에서 재결정된다. 재결정시, 손상된 영역은 원래의 결정 방향을 유지하면서 하부에서 정화된다. 이에 의해, 결정결함, 쌍/스크루(screw) 전위의 발생이 방지된다. 후자 스크루 전위는 트랜치에 의해 둘러싸인 영역내에 로크업(lock up)될 시에 트랜치 격리부에서의 문제이다. 이런 결함은 바이폴라 트렌지스터의 활동 p-n 접합부를 관통하여 누설 전류를 증가시킨다.
주입 에너지가 너무 높게 선택될 경우, 표면층은 비정질로 형성되지 않지만, 대신에 비정질(손상된) 영역은 표면층과 결정 내부사이에 형성된다. 연이은 열처리에서, 이런 영역(표면층 및 결정내부)은 양자 모두 그리드(grid) 재성장용 기판역할을 한다. 프론트(front)가 접촉할 시에 결정 결함이 발생한다. 예를 들어, 미국특허 제4,958,213호로부터. 주입 에너지 및 인물질의 선량 양자 모두가 선택됨으로써 후자 경우가 일어나 전위 문제를 유발시킨다.
최종적으로, 도핑된 이온, 특히, 인 이온은 약 1시간동안 대략 950℃에서 어닐링을 통해 도핑된 하부 확산층 또는 매립된 콜렉터층(105)으로 하향 확산하도록 형성된다. 이에 의해, 상기 하부 확산층(105)에 전기접속이 이루어진다.
계속된 처리, 즉, 활동부품제조, 금속화등은 본 기술분야에 공지된 방식으로 행해져, 더 이상 상세히 기술하지 않기로 한다.
본 발명에 있어서, 전술한 바람직한 방법에 따라 제조된 집적회로는, 신뢰성이 있으며, 우수한 성능 특성을 갖는다.
전위하지 않고 콜렉터 핀을 형성함으로써, 어떤 경우에는, 이미 알고 있던 낮은 수율(yield)이라는 문제를 해결해왔다. 상기 콜렉터 핀은, 공지된 기술에 따라 실제로 전위하지 않고 트랜치와 결합될 수도 있지만, 본 발명에 따른 트랜치와 함께 이용되는 것이 바람직하다.
상기 공개된 트랜치는, 충전하기 전에, LPCVD-TEOS 형태의 산화물과 특별히 실리콘 니트로나이드의 장벽층을 상기 트랜치에 침적함으로써 전보다 더 효과적이게 될 수 있다.
따라서, 집적회로에 손상을 입힐 수도 있는 전위와 같은 텐션(tension) 및/또는 디펙트(defect)를 확대시키지 않고, 적어도 최대 200nm의 산화물 두께가 가능하다. 더 많은 산화물층을 상기 장벽층에 침적할 수도 있다.
본 발명에 따른 콜렉터 핀 및/또는 본 발명의 트랜치를 구비한 집적회로는, 특히 무선 및 다른 고주파 응용에 매우 적합하다.
물론, 본 발명은, 전술한 실시예와 제시된 도면에 제한하되 않고, 첨부한 특허 청구 범위의 범위 내에서 변형될 수도 있다. 본 발명은 분명히, 재료의 사양, 즉 층의 두께나 구조등과 같은 크기에 대해 제한되지 않는다.
이 외에도, 본 발명은 또한, 종래의 방법으로 제작된 트랜치와 결합하는 본 발명의 콜렉터 핀을 생성하는 것 뿐 아니라, 공정 초기에 특별히 트랜치를 생성하기에 앞서 콜렉터 핀을 생성하는 필드 산화물 영역을 성장하기 전에 트랜치를 생성하는 것을 포함한다.

Claims (44)

  1. 집적 회로, 특히 무선 통신용 또는 다른 고속 통신용이며, 사실상 전위가 없는 절연 트랜치를 포함하는 집적회로를 제조할 때 바이폴라 공정에서 콜렉터 핀을 제조하는 방법에 있어서,
    - 에칭하여, 상부 실리콘 표면(109a)의 필드 산화물(120) 또는 반도체 구조물(144)에 포함된 산화면(129a)으로 둘러싸인 규정된 영역을 노출함으로써, 콜렉터 개구(138)를 얻고,
    - 주입 손상되거나 비정질로 되며, 또한, 상부 실리콘 표면에서부터, 상부 실리콘 표면(109a)을 통해 규정된 약품과 에너지의 이온 주입에 의한 필드 산화물의 깊이보다 더 낮은 깊이까지 적어도 부분적으로 도핑된 영역(139)을 만들며, 그리고
    - 계속해서 반도체 구조물(144)을 열 처리하는 것을 특징으로 하는 콜렉터 핀의 제조방법.
  2. 제1항에 있어서, 상기 영역의 표면 영역이, 특별히 예컨대 또는 안티몬 이온과 같은 무거운 이온 주입에 의해 비정질로 되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 크기가 1*1015ion/㎠ 정도 선량의 비소 이온을 주입하며, 80keV 정도 크기의 에너지를 갖는 것을 특징으로 하는 방법.
  4. 제2항 또는 제3항에 있어서, 특별히 인과 같은 가벼운 이온 주입에 의해, 상기 영역(139)을 상기 표면 영역으로부터 아래로 도핑하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 크기가 3*1015ion/㎠ 정도 선량의 인 이온을 주입하며 50keV 정도 크기의 에너지를 갖는 것을 특징으로 하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 영역(139)의 최대 깊이를 거의 200nm까지 얻으며, 상기 둘러싸고 있는 필드 산화물(120)의 두께를 최소 500nm로 선택하는 것을 특징으로 하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 영역(139)은, 약 1/2-1 시간동안 거의 550-600℃에서인 것이 바람직한 열처리를 사용하여 하부에서부터 재결정되는 것을 특징으로 하는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 도핑되는 이온은, 약 1시간 동안 거의 950℃에서인 것이 바람직한 가열 냉각을 통해, 상기 반도체 구조물(144)에 포함되어 있는 하부 확산 영역(105)을 향해 아래쪽으로 확산하도록 유도되는 것을 특징으로 하는 방법.
  9. 상기 집적회로에 포함된 반도체 부품을 절연시키기 위해, 집적회로, 특히 무선 통신용 또는 다른 고속 통신용 집적회로의 제조에 이용하는 방법에 있어서,
    - 하드 마스크(124), 특별히 PECVD_TEOS 형태의 산화층을, 상부 실리콘 표면(109a)을 포함하는 반도체 구조물(118) 위에 침적하고,
    - 상기 상부 실리콘 표면(109a)의 규정된 영역을 에칭하여 노출시킴으로써 트랜치 개구(125)를 얻고,
    - 상기의 방법으로 상기 규정된 영역에 얻어진 반도체 구조물을 규정된 깊이만큼 에칭함으로써 트랜치(126)를 얻고,
    - 에칭하여 상기 하드 마스크(124)와 제1 산화물층(122)을 제거하고,
    - LPCVD_TEOS 형태의 제1 산화물층(129)을 반도체 구조물(127) 위에, 특히 트랜치(126) 내에 균일하게 침적하고,
    - 상기 제1 산화물층(129) 위에 실리콘 나이트라이드 형태의 장벽층(130)을 균일하게 침적하고,
    - 상기 장벽층(130)위에, 특히 트랜치(125)에 실리콘층(134, 135)을 침적하고, 상기 실리콘층(134, 135)을 다시 에칭하여 트랜치(125)를 충전하며, 그리고,
    - 상기 트랜치 개구(134) 위로 캡 산화물(136)을 열 성장하는 것을 특징으로 하는 집적회로의 제조방법.
  10. 제9항에 있어서, 상기 상부 실리콘 표면(109a)을 산화물(121, 120)로 덮고, 상기 하드마스크(124)가 침전하기 전에, 바람직하게는 다결정 실리콘의 제1 실리콘 층(122)을 상기 산화물(121, 120) 위에 침전시키는 것을 특징으로 하는 제조방법.
  11. 제9항 또는 제10항에 있어서, 적어도 부분적으로, 필드 산화물(120)로 구성되도록, 상기 산화물 커버(121, 120)를 선택하는 것을 특징으로 하는 제조방법.
  12. 제9항 내지 제11항중 어느 한 항에 있어서, 상기 제1 산화물 층(129)이 침전하기 전에, 상기 트랜치(126)를 습식 에칭에 의해 깨끗하게 하는 것을 특징으로 하는 제조방법.
  13. 제12항에 있어서, 상기 습식 에칭을 가열된 SC-1으로 수행하는 것을 특징으로 하는 제조방법.
  14. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 산화물층(129)이 침전하기 전에, 얕은 열 산화물을 성장시키는 것을 특징으로 하는 제조방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 트랜치(126)는, 테이퍼 형상으로, 바람직하게는 대략 5-8㎛의 깊이로 주어지는 것을 특징으로 하는 제조방법.
  16. 제9항 내지 제15항 중 어느 한 항에 있어서, 상기 트랜치의 바닥(126a)을 원형으로 만드는 것을 특징으로 하는 제조방법.
  17. 제9항 내지 제16항 중 어느 한 항에 있어서, 상기 산화물층(129)을, 바람직하게는, 대략 900℃의 산소 환경에서 밀도를 높이는 것을 특징으로 하는 제조방법.
  18. 제9항 내지 제17항 중 어느 한 항에 있어서, 상기 산화물층(129)을 대략 50-200㎚의 두께로 침전시키는 것을 특징으로 하는 제조방법.
  19. 제9항 내지 제18항 중 어느 한 항에 있어서, 상기 트랜치(126)가 채워지기 전에, 바람직하게는 일종의 LPCVD-TEOS인 제2 산화물층(132)을, 장벽층(130)위에, 특히 트랜치(126)내에, 불균일하게 침전시키고, 상기 실리콘층(134, 135)을 다시 에칭할 경우, 상기 제2 산화물층(132)을 에칭 방해물로서 사용하는 것을 특징으로 하는 제조방법.
  20. 제9항 내지 제19항 중 어느 한 항에 있어서, 상기 실리콘층(134, 135)을 미세 결정체 실리콘으로 구성하는 것을 특징으로 하는 제조방법.
  21. 제9항 내지 제20항 중 어느 한 항에 있어서, 캡 산화물(136)을 개별적으로 선택된 두께로 성장시키는 것을 특징으로 하는 제조방법.
  22. 제11항 내지 제21항 중 어느 한 항에 있어서, 산화물을 덮기전에 스텝(step)(108)을 상기 실리콘 표면(109a)내에 생성하는 방법으로, 불순물 첨가 바닥 확산 영역(105)을 이루는 것을 특징으로 하는 제조방법.
  23. 제22항에 있어서, 트윈 웰(twin well) 과정으로 반도체 구조체(110)에 포함된 에피텍셜층(109)을 도핑(doping)함으로써, n 웰(111) 및 p 웰(113)을 얻고, 상기 더욱 강화된 스텝(108)을 n 웰(111) 및 p 웰(113) 사이에 배치하도록 선택하는 것을 특징으로 하는 제조방법.
  24. 제23항에 있어서, 상기 제1 실리콘층의 침전전에, n 웰(111) 및 p 웰(113) 사이의 경계부분 위에, 특히, 로코스(LOCOS) 기술에 따라 필드 산화물(12)을 구성함으로써, 필드 산화물 표면(120a)내에서 스텝(15)을 얻는 것을 특징으로 하는 제조방법.
  25. 제24항에 있어서, 트랜치 구멍(125)을 이루도록 덮히지 않은, 반도체 구조체의 상부 실리콘 표면(109a)의 기설정된 영역을, n 웰(111) 및 p 웰(113) 사이에서 얻어진 스텝(108)을 구성하도록 선택하는 것을 특징으로 하는 제조방법.
  26. 제9항 내지 제25항 중 어느 한 항에 있어서, 상기 산화물 커버를, 적어도 부분적으로, 쿠이(Kooi) 산화물로 구성되도록 선택하고, 바람직하게는, 상기 제1 산화물층(129)의 침전 전에 상기 쿠이 산화물(121)을 제거하는 것을 특징으로 하는 제조방법.
  27. 제9항 내지 제26항 중 어느 한 항에 있어서,
    - 필드 산화물(120)로 둘러싸인 상부 실리콘 표면(109a) 또는 산화물 표면(129a)의 기 확정된 영역을 에칭에 의해 벗겨냄으로써 콜렉터 홈(138)을 이루고,
    - 상부 실리콘 표면을 통해, 기확정된 선량의 이온들 및 에너지를 주입함으로써, 주입 손상되거나, 또는 비정질로 만들어지고, 적어도 부분적으로 상부 실리콘 표면으로부터, 필드 산화물의 깊이 보다 낮은 깊이로 도핑되는 영역(139)을 이루고,
    - 이와 같은 방법으로 얻어진 반도체 구조체를 열처리함으로써 전위없는 콜렉터 핀을 제조하는 것을 특징으로 하는 제조방법.
  28. 제27항에 있어서, 특히, 예컨대 비소 또는 안티몬 이온 등의 무거운 이온을 주입함으로써 부위의 표면영역을 비정질로 하는 것을 특징으로 하는 제조방법.
  29. 제27항 또는 제28항에 있어서, 특히, 인 이온 등의 가벼운 이온을 주입함으로써 부위(129)를 그 표면영역 아래쪽으로부터 도우핑하는 것을 특징으로 하는 제조방법.
  30. 제27항 내지 제29항 중의 어느 한 항에 있어서, 열처리에 의하여 저면으로부터 위쪽으로 부위(139)를 재결정화하고, 반도체 구조(144)에 포함되어 있는 도우핑된 저면 확산부위(105) 쪽으로 도우핑된 이온을 확산시키는 것을 특징으로 하는 제조방법.
  31. 실질적으로 무전위의 격리용 트랜치(trench)를 가진 바이폴라 집적회로, 특히 무선통신용 또는 기타의 고속통신용의 바이폴라 집적회로의 콜렉터 핀에 있어서,
    - 반도체 구조(144)에 포함되어 필드 산화물(120)로 둘러싸인 상부 실리콘 표면(109a) 또는 산화물 표면(129a)의 일정의 부위를 노출시켜서 된 콜렉터 개구(138)와,
    - 반도체 구조(144)에 포함되며 실질적으로 표면 이온주입을 통해 형성된 다음 저면으로부터 위쪽으로 재결정시켜 확산시켜서 된 도우핑된 저면 확산부위(105) 쪽을 향하여 아래에서 필드 산화물(120)로 둘러싸인 상부 실리콘 표면의 부위에서의, 적어도 일부가 도우핑되어 있는 무전위의 부위(139)를 특징으로 하는 바이폴라 집적회로의 콜렉터 핀.
  32. 제31항에 있어서, 상기 영역의 표면 영역은 주입된 비소 또는 안티몬을 포함하고 또한 상기 표면 영역 아래의 영역들은 주입되어 확산된 인 이온들을 포함하는 것을 특징으로 하는 콜렉터.
  33. 무선응용 또는 다른 고속 통신용의, 전위가 없는 절연 트랜치가 있는 집적회로의 바이폴라 트랜지스터에 있어서,
    - 반도체 구조물(144)에 포함되고 또한 필드 산화물(120)로 둘러싸이는 상부 실리콘 표면(109a) 또는 산화물 영역(129a) 중 규정된 영역을 벗겨냄으로써 형성된 콜렉터 개구(138)와,
    - 필드 산화물(120)로 둘러싸인 상부 실리콘 표면 상의 영역에서부터 반도체 구조물(105)에 포함된, 도핑된 하부 확산영역(105)을 향해 아래로 향하고 또한 표면 이온주입과, 하부에서부터의 재결정화와 확산으로 형성되는, 전위가 없고 적어도 부분적으로 도핑된 영역(139)을 특징으로 하는 바이폴라 트랜지스터.
  34. 무선응용 또는 다른 고속 통신용의 집적회로에 포함된 반도체 부품들을 절연시키기 위한 트랜치에 있어서,
    - 반도체 구조물(144)의 규정된 영역 내에 규정된 형상과 깊이를 가지는 에칭된 트랜치(126)와,
    - 트랜치(126)에 균일하게 침적된, LPCVD-TEOS형의 제1 산화물층(129)과,
    - 제1 산화물층(129) 위에 균일하게 침적된 실리콘 나이트라이드 형태의 장벽층(130)과,
    - 실리콘 충전재(134)와 그리고
    - 실리콘 충전재(134) 위에 열 성장한 캡 산화물(136)을 특징으로 하는 트랜치.
  35. 제34항에 있어서, 테이퍼형상의 폭과 둥근 하부(126a)를 특징으로 하는 트랜치.
  36. 제34항 또는 제35항에 있어서, 거의 5-8㎛의 깊이를 특징으로 하는 트랜치.
  37. 제34항 내지 제36항 중 어느 한 항에 있어서, 제1 산화물층(129)은 치밀하게 되고 또한 거의 50-200nm의 두께인 것을 특징으로 하는 트랜치.
  38. 제34항 내지 제37항 중 어느 한 항에 있어서, 트랜치(126) 내 장벽층(130) 위에 균일하게 침적된 LPCVD-TEOS형의 제2 산화물층(132)을 특징으로 하는 트랜치.
  39. 제34항 내지 제38항 중 어느 한 항에 있어서, 상기 실리콘 충전재(134)는 미세결정 실리콘으로 만드는 것을 특징으로 하는 트랜치.
  40. 제34항 내지 제39항 중 어느 한 항에 있어서, 트랜치의 상부를 둘러싸는 필드 산화물영역(120)을 특징으로 하는 트랜치.
  41. 제34항 내지 제40항 중 어느 한 항에 있어서, 실리콘 충전재(134a)의 상부 표면이 단(step)을 포함하는 것을 특징으로 하는 트랜치.
  42. 절연, 전위가 없는 트랜치를 가지는, 무선응용 또는 다른 고속 통신용의 집적회로에 있어서,
    - 반도체 구조물(144)에 포함되고 또한 필드 산화물(120)로 둘러싸이는 상부 실리콘 표면(109a) 또는 산화물 표면(129a)의 규정된 영역을 제거함으로써 형성되는 콜렉터 개구(138)와,
    - 필드 산화물(120)로 둘러싸인 상부 실리콘 표면에서부터 반도체 구조물 (144)에 포함된, 도핑된 하부 확산영역(105)을 향하고, 표면 이온주입과, 후속하는 하부에서부터의 재결정화와 그리고 확산으로 형성되는 전위가 없는 부분적으로 도핑된 영역(139)을 포함하는 콜렉터 핀을 특징으로 하는 집적회로.
  43. 무선응용 또는 다른 고속 통신용의 집적회로에 있어서,
    - 반도체 구조물(144)의 규정된 영역 내에 에칭된, 규정된 형상과 깊이의 트랜치(126)와,
    - 트랜치(126) 내에 균일하게 침적된 LPCVE-TEOS형의 제1 산화물층(129)과,
    - 상기 제1 산화물층(129) 위에 균일하게 침적된, 실리콘 나이트라이드형의 장벽층(130)과,
    - 실리콘 충전재(134)과, 그리고
    - 실리콘 충전재(134) 위에 열 성장한 캡 산화물(136)을 포함하는 트랜치를 특징으로 하는 집적회로.
  44. 제43항에 있어서,
    - 반도체 구조물(144)에 포함되고 또한 필드 산화물(120)로 둘러싸이는 상부 실리콘 표면(109a) 또는 산화물 표면(129a)의 규정된 영역을 제거함으로써 형성되는 콜렉터 개구(138)와,
    - 필드 산화물(120)로 둘러싸인 상부 실리콘 표면에서부터 반도체 구조물 (144)에 포함된, 도핑된 하부 확산영역(105)을 향하고, 표면 이온주입과, 후속하는 하부에서부터의 재결정화와 그리고 확산으로 형성되는 전위가 없는 부분적으로 도핑된 영역(139)을 포함하는 콜렉터 핀을 특징으로 하는 집적회로.
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