CN1265225A - 集成电路及其元件与制造方法 - Google Patents

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Abstract

本发明涉及高速通讯用的集成电路中的集电极引线和沟槽及这些部件的制造方法。通过从半导体结构(144)的上面的硅表面进行的离于注入产生注入损伤区或非晶区,其深度低于周围的场氧化区(120)的厚度,然后加热处理半导体结构(144)。通过露出上面的硅表面的预定区域(109a),在预定区域刻蚀半导体结构(144)至预定的深度,形成沟槽(126),在半导体结构上特别是沟槽中均匀淀积第一氧化层(129),优选是LPCVD－TEOS型,在第一氧化层(129)上均匀淀积阻挡层(130),优选为氮化硅;在氮化层(130)上特别是沟槽(126)中淀积硅层(134、135)来填充沟槽(126),随后回蚀,在沟槽填充物(134)上热生长帽盖氧化物(136)。

Description

集成电路及其元件与制造方法
本发明涉及在制造双极型集成电路中制作集电极引线和用以隔离集成电路中半导体元件的沟槽的方法，以及集电极引线，沟槽和集成电路。集电极引线、沟槽和集成电路主要应用在射频或其他要求元件有良好的特性的高速通讯中。
在制造集成电路时，通常用所谓的LOCOS(硅的局部氧化)隔离与PN结隔离相结合来隔离集成电路的元件；例如，参见J.A.Appelset al.，“硅的局部氧化及其在半导体技术中的应用(Local oxidationof Silicon and its application in Semiconductor Technology)”，Philips Res.Rep.Vol.25，1970，pp.118-132.
在制造RF-IC(射频集成电路)的双极型元件时，通常用腐蚀的沟槽来隔离硅衬底中的各个元件，例如，参见，US 4,139,442，US4,789,885，P.C.Hunt et al.，“HE工艺：用于模拟和数字领域的高级沟槽隔离双极技术(Process HE：A Highly Advanced TrenchIsolated Bipolar Technology for Analogue and DigitalApplications)”，Proc.IEEE 1988 Custom & Integr.Circuits Conf.Rochester N.Y.May 16-19 1988，and A.Hayasaka et al.，“用于高速双极VLSI的U形沟槽隔离技术(U-Groove IsolationTechnique for High Speed Bipolar VLSI’s)”，Proc.IEDM 1982p.62.
沟槽隔离技术也已用于隔离CMOS元件，虽然应用规模小得多，如参见，R.D.Rung et al.，“深沟槽隔离CMOS器件(Deep TrenchIsolated CMOS Devices)”，IEDM，Techn.Dig.Paper 9.6，1982.
借助于向硅中深度腐蚀的包围着半导体元件的沟槽，就使得例如双极晶体管的底部扩散层与衬底间的电容大大减小。同时在相邻元件间达到了较好的隔离，亦即增大了免除串音的能力，而晶体管单元的尺寸也可同时减小。
沟槽隔离的另一优点是，沟槽可以做得如此之深，约5-10μm，使之穿透整个外延层，即有源表面层，直达重掺杂的低阻硅衬底。因而隔离特性和闭锁的风险都被减小，如参见，V.dela Torre et al.，“镶嵌V-高性能双极技术(M0SAIC V-A Very High PerformanceBipolar Technology)”，Proc.BCTM 1991，p.21.
下面结合图1-3描述在制造npn型双极晶体管时制作沟槽的通用方法。
如图1所示，(100)取向的低掺杂p型单晶硅衬底1用作起始材料。重掺杂n型底部扩散层或集电极埋层，可用例如离子注入砷或锑来形成。然后施加厚约1-2μm的n型硅外延层3。
由文献知至少有两种不同的方法可将所谓的沟槽单元添加到工艺流程中。按照所述的第一种方法，如P.C.Hunt et al.和US 4,983,226所述，沟槽工艺是在确定场氧化区(用LOCOS技术)前完成的，按照第二种方法，如EP 0,724,291 A2所述，别的文献也有描述；是在确定场氧化区后形成沟槽的。两种方法的最终结果是一样的，下面将只描述第一种方法。
然后，用作硬掩模厚约1μm的LPCVD(低压化学汽相沉积)氧化层4被淀积在片子上。由光刻法确定出沟槽开口5a后腐蚀掉开口处的氧化层4，露出其下的硅表面。接着去掉整个结构上的光致抗蚀剂。用各向异性干法刻蚀腐蚀外延层3、底部扩散层2和硅衬底1到预定的深度，约5-10μm，沟槽5就形成了(见图1)。
由于衬底是轻掺杂的p型材料，通常将小剂量的低能硼注入到沟槽5的底部，以形成沟道阻挡层6。沟道阻挡层6减小了寄生晶体管(n+底部扩散层/p衬底/n+底部扩散层)的电流放大，寄生晶体管的形成会增大相应的寄生MOS晶体管的阈值电压。另一方面，如果用p-/p+型外延层作起始材料，就不需要这样的注入。
腐蚀沟槽和离子注入后，除去硬掩模4，而后对半导体结构进行热氧化直至得到约100nm厚的氧化硅7。一层薄的氮化硅层8接着淀积在半导体结构上，特别是沟槽5中，然后用多晶硅9填充沟槽。也可使用绝缘或半绝缘物质如氧化硅，如US 4,139,442或前述的R.D.Rung et al.的文章所述。用干法刻蚀腐蚀填充材料(在Hunt的文章中为多晶硅)直至沟槽开口5a外的氮化硅层8露出来。
填充物9被腐蚀掉后，对氮化硅层8进行掩蔽和腐蚀，再用常规的LOCOS技术对硅进行氧化，以在沟槽开口处产生厚的场氧化区10和盖帽氧化层11，见图3。如果沟槽5在开始时就已填有氧化物，自然就无须添加盖帽氧化层了。
得到了将底部扩散层2连到硅表面的集电极引线12后，除去余下的氮化硅层8和氧化硅层7。图3表示由此所得的结构。集电极引线12也可在沟槽工艺前用离子注入来得到，如US 4,958,213所述。
上述技术有许多缺点，在使用沟槽隔离时已注意到会导致低产量，例如参见F.Yang et al.，“自对准双多晶硅双极结型晶体管的集-射极泄漏特性(Characterization of collector-emitterleakage in self-aligned double-poly bipolar junctiontransistors)”，J.Electrochem.Soc.，vol.140，no.10，1993，p.3033.
当使用沟槽隔离时对低产量通常可接受的解释是沟槽工艺过程(沟槽刻蚀，侧壁氧化，填充，再刻蚀和盖帽氧化)在硅衬底中引入了缺陷。关于沟槽隔离产生问题的较详细的描述及如何避免的建议已是许多专利的主题，例如参见US 4,983,226，EP 0,278,159 A2及上述的US 4,958,213。
这些描述也有不一致之处，在这种意义上说，在US 4,958,213中表达了这样的意见，沟槽中厚约100nm的侧壁氧化层就可以满意地起作用了。而在US 4,983,226中推荐的氧化层厚度的上限为45nm，否则将产生不必要的机械应力，因而产生位错。
在EP 0,278,159 A2中描述了如何在沟槽内淀积多晶硅薄层，其在以后的热氧化中转变为沟槽内的氧化层。用这种方法避免了不必要的重度氧化，因而减小了机械张力或应力。
US 4,958,213表达了这样的意见，盖帽氧化步骤产生了问题。因此建议在最后一步用淀积氧化物来再填充沟槽的上部，以减小在盖帽氧化中因产生所谓的“鸟嘴”而引起的机械张力。这个建议包含了复杂的工艺技术和高的制造成本，因为它需要两次独立的填充，然后还要平面化。
在US 4,983,226中，例如，描述了使用较简单的盖帽氧化物。为了消除纵向的“鸟嘴”，建议在沟槽中侧壁氧化层的顶上使用薄的氮化硅层，因而使机械应力减至最小。在前述的P.C.Hunt et al.的文章中也有类似的描述。
在上述的各种情况下都建议在沟槽中用多晶硅或氧化硅作填充材料。这就导致在填充物中存在空洞，如参见R.D.Rung的文章第577页图7。
本发明的目的是提供一种至少含有一个隔离沟槽的集成电路，特别是拟在射频或其他高速通讯中应用的集成电路，要求可靠而又有良好的特性。
本发明的另一个目的是提供一种沟槽隔离的集成电路，它可以避免因已有技术的工艺引起的一个或多个问题。
本发明还有一个目的是提供一种带有沟槽而没有位错的集成电路。
本发明的再一个目的是提供一种可靠而不复杂的制造具有上述性质的集成电路的方法。特别是，努力获得高产量的制造方法。
本发明的其他目的将由下面的叙述而变得明显起来。
一个还未给予注意的问题是，带有沟槽的集成电路即使完全没有位错也可能是不可靠的，除非集成电路中的集电极引线可做成无位错的。按照以前的工艺，集电极引线的离子注入会引入缺陷或位错，特别是螺旋位错，这些缺陷可被限制在沟槽包围的区域中。然后这些缺陷可穿透p-n结有源区而引起漏电流增大。在最坏的情况下，这样的集成电路会失效。
认识这个问题以后，可将按照以前的工艺的无位错沟槽的制作方法，与无位错集电极引线的制作方法结合起来制造无位错的可靠的集成电路。
按照此项发明，这个方法包括提供集电极开孔，这是在半导体结构的硅的上表面刻蚀露出被场氧化层包围的预定区域，假设该区域通过硅的上表面注入预定剂量和能量的离子，然后将半导体结构进行热处理已被注入损伤，或成为非晶的，且至少从硅的上表面部分掺杂至其深度小于场氧化层的厚度。
此区域最好分两步来形成，首先使其表面成为非晶的，特别是通过注入重离子，如砷或锑离子。然后从表面向下进行掺杂，特别是通过注入轻离子，如磷离子。
热处理最好也分两步来完成，第一步最好在约550-600℃下热处理约1/2-1小时，使此区域由底部向上再结晶。然后在约950℃下退火约1小时，使掺杂的离子，特别是磷离子向下扩散到半导体结构底部的掺杂扩散层。
此发明也包含有改进的沟槽制作方法。在半导体结构上，特别是在沟槽中，均匀地淀积氧化层，最好是用PECVD(等离子体增强化学汽相沉积)淀积的TEOS(四乙基原硅酸盐)。在沟槽填充前还淀积了氮化硅阻挡层。
详细地讲，按照本发明的方法先在半导体结构的硅的上表面上淀积硬掩模，特别是用PECVD(等离子体增强化学汽相沉积)淀积的TEOS氧化层；在硅的上表面的未被覆盖的预定区域刻蚀出沟槽开口；在半导体结构的预定区域腐蚀到预定深度而形成沟槽；腐蚀掉硬掩模和第一硅层；在半导体结构上，特别是沟槽中均匀地淀积第一氧化层，最好是PECVD的TEOS；在第一氧化层上淀积阻挡层，最好是均匀的氮化硅；在氮化硅层上，特别是沟槽中淀积硅层以填充沟槽；腐蚀硅层直至沟槽开口以外的氮化硅层露出来，然后在沟槽开口处热生长盖帽氧化层。
最好在淀积硬掩模前，用氧化物覆盖硅的上表面，而在氧化物上淀积第一硅层最好是多晶硅。
按照本发明的方法也可得到圆底的有锥度的沟槽，在淀积第一氧化层前进行湿法腐蚀并生长薄的热氧化层，致密第一氧化层，在氮化硅层上淀积第二氧化层，再用微晶硅填充沟槽。由下面的描述会看到进一步改进的详情。
用本发明可以得到可靠的集成电路，它带有能够满足种种要求的沟槽。
根据本发明，本发明的优点在于可把基本上无位错的较简单的沟槽与集电极引线结合起来使用。
本发明的另一个优点是在沟槽中淀积氧化物引起的张力比热氧化生长所引起的张力要小。因而氧化物可淀积得较厚，如100-200nm厚，隔离效果较好。若将氧化物致密，隔离性能会进一步改善。
本发明还有一个优点是，若沟槽是带有圆底的锥度形状，在填充时引起机械张力和产生空洞的风险会减小。如果填充时使用微晶硅，这种风险还会进一步减小。
下面参照附图，即图4-8，对本发明将作更详细的描述，这些图只是用来举例说明本发明，因此不应局限于此。
图1-3的截面图说明按照已有的工艺在制造集成电路时制作沟槽和集电极引线的方法。
图4-7的截面图说明按照本发明在制造集成电路时制作沟槽的方法。
图8的截面图说明按照本发明在制造集成电路时制作集电极引线的方法。
图4表示所谓的外延型硅结构的截面，在重掺杂的p型衬底101(约10mΩcm)上生长轻掺杂的p型外延层103(约20Ωcm)。生长的外延层103典型地为5-10μm厚。
用所谓的p-/p+型外延材料，就不需要注入沟道阻挡层(见工艺现状的描述)，因其本身会引入硅损伤。硼与硅阱的晶格结构不相配，即晶格匹配很差。
在此结构上用常用的工艺方法，如热氧化，淀积氧化硅保护层。在除去抗蚀剂未保护区的氧化物前对氧化层进行光刻掩蔽。然后用离子注入在硅中引入n+型底部扩散层，即所谓的集电极埋层。接着进行热处理使n型掺杂剂推进到所要的深度，而后除去全部氧化层。整个结构用小剂量的硼进行全面注入，形成p型掺杂区107。经过这一过程在底部扩散层上表面105a与结构的其余表面间产生了高度差或台阶。然后在此结构上生长约1μm厚的外延层109，这样在这一层的表面109a也包含一台阶108。外延的表面层109则按照所谓的双阱法进行选择掺杂来分别得到n和p型区，即所谓的n型阱111和p型阱113，见图5。这可按下列文章中所述的类似方法来做到，见US4,958,213或L.P.Parillo et al.，“Twin-tub CMOS-A technologyfor VLSI circuits”，IEDM Tech.Dig.1980，p.752。这样，表面109a上的台阶108就加强了。
半导体有源器件被置于底部扩散层105上面的n区111中。场氧化区120则用熟知的LOCOS技术在此结构上确定下来，而后在此结构上热生长Kooi氧化层121。Kooi氧化层的典型厚度为30-40nm。在开始沟槽单元的工艺之前经上述工艺过程得到的结构118示于图5。注意，在n型阱111和p型阱113间的结上的场氧化物120a表面有一台阶115。
在Kooi氧化后开始进行沟槽单元工艺。在此结构上淀积一薄层多晶硅122，典型的厚度约50nm，最好用LPCVD技术，见图6。在所说的多晶硅层122上淀积硬掩模层，它是由约300nm厚的氧化层124构成的。此氧化层最好是PECVD的TEOS。
用光刻确定沟槽开口125，然后用干法刻蚀腐蚀氧化层124、多晶硅层122和场氧化层120，露出下面的硅表面。在多室型的等离子体刻蚀系统中可相继完成这一工艺。传统的CHF3/CF4/Ar化学系统用于氧化层的刻蚀，而Cl2/HBr化学系统用于多晶硅刻蚀。在未覆盖的开口125处将形成沟槽126。
除去光致抗蚀剂，而区域111、113、底部扩散层105、外延层103和衬底101则用各向异性干法刻蚀，最好是用NF3/HBr/He/O2化学系统进行腐蚀，直至沟槽126达到所要的深度，最好约5-10μm。按照本发明所用的几步干法刻蚀工艺，其优点是得到的沟槽形状是有锥度的，特别是最后的数微米，和圆底126a的，见图6。带锥度的形状利于以后填充沟槽，而圆的沟槽底126a会减小机械张力的影响。
沟槽腐蚀完毕，除去氧化层124及其下面的多晶硅层122，后者在去除氧化层124时用作止蚀层。所得的结构127示于图6。
注意，在这种情况下不需要沿沟槽126的硼离子注入的沟道阻挡层，因为沟槽126一直延伸到p+衬底101。因此没有沿沟槽底126a反型的危险。所说的硼注入应避免，因为会在硅中引起位错。
沟槽腐蚀后，按照本发明，由沟槽底部126a和沟槽侧壁126b除去少量的硅(约20nm)，使用湿法腐蚀/清洗，最好在SC-1溶液，即NH4OH/H2O2/H2O中用常规方式加热至约80℃，如参见W.Kern et al.，“Cleaning solution based on hydrogen peroxide for use insemiconductor technology”，RCA Rev.June 1970，p.187。用这种办法，任何污染如金属和沟槽腐蚀中引起的表面损伤都被消除了，否则它们以后会在硅中引起位错而导致低产量。然后用湿法腐蚀除去Kooi氧化层124。
由前面的几个参考专利，显然沟槽壁126b的氧化物会因，例如，机械张力的引入而引起位错的形成。为消除这种风险，按照本发明，在此结构上淀积50-200nm厚的均匀的氧化物薄层129，最好是用LPCVD技术淀积TEOS，见图7。由于LPCVD的TEOS层129能很好地覆盖台阶，故薄层129沿侧壁126b直达沟槽底126a。也可用其他淀积技术，例如PECVD或SACVD(亚大气压化学汽相沉积)技术淀积另一种氧化物。要点是在沟槽126中提供平滑的均匀淀积的氧化物。
然后所说的氧化层129应被致密，特别是在约900℃下在氧气氛中进行。这样氧化层的隔离性质得到改善。再者最大氧化层厚度也不限于45nm，如工艺现状中所述那样。TEOS层可淀积到高得多的厚度，100-200nm量级，而不会使机械张力增大太多。也可在淀积LPCVD-TEOS层前沿沟槽侧壁126b和底部126a生长薄的热氧化层，不超过50nm，最好10nm厚(图中未示出)。
TEOS层129致密后，约50nm厚的薄阻挡层130，最好是氮化硅，淀积到结构上并向下直到沟槽中。在阻挡层130上最好用LPCVD技术淀积约30nm厚的TEOS层132。在回蚀沟槽填充物时TEOS层132用作止蚀层。
这样，在沟槽126中就形成了致密的TEOS/氮化硅/TEOS 129、130、132的夹层结构或热氧化物/致密的TEOS/氮化硅/TEOS 129、130、132四层夹层结构。
然后用LPCVD技术在此结构上淀积约1μm厚的硅层134、135来填充沟槽126，这样沟槽126就完全被硅所填充。按照本发明最好使用微晶硅而非多晶硅，因为减小了不完全填充，即产生空洞的风险。
填充后用等离子体刻蚀除去表面多余的微晶硅135。直到露出沟槽开口125外的TEOS层132才停止刻蚀。所得的结构132示于图7。注意，填充的硅的上表面134a含有一个台阶，因而至少是部分倾斜的。
随后在沟槽开口125上热生长约300nm厚的盖帽氧化层136，见图8。这最好在约950℃的潮湿气氛下进行。盖帽氧化结束后，除去TEOS层132和其下的氮化硅层130，例如用干法刻蚀。在这种情况下TEOS层的表面起着停止腐蚀的作用。
此结构然后用光致抗蚀剂137掩蔽，且如需要，进行腐蚀以确定被场氧化物120包围着的集电极开口138。在硅的上表面109a处可停止腐蚀，但TEOS层129也可保留在集电极开口138中。
然后用预定剂量或预定剂量和能量的离子从硅的上表面109a注入，其深度小于场氧化层120的厚度，从而在硅的上表面109a形成注入损伤的或非晶的和部分掺杂的区139。所得的结构144，示于图8，在除去抗蚀剂137后进行热处理，这一方面是为了使区域139的损伤减少/再结晶，一方面也是为了使掺杂剂向底部扩散层105扩散而与之形成电连接。
通常，场氧化层120生长到至少500nm厚。为使所要的安全性有余量，损伤区139则达到最大厚度，约200nm。
为避免在热处理即再结晶时形成位错或缺陷，注入最好分两步来完成。
第一步使这个区域的表面区，由硅表面109a和区域139的上部组成，通过注入重离子例如砷、锑或氩离子而成为非晶的。最好使用砷离子，剂量为1*1015离子/cm2量级，能量为80keV量级。
第二步，区域139用轻离子例如磷离子注入使之由其表面向下掺杂。此处合适的参数是，剂量为3*1015离子/cm2量级，能量为50keV量级。这些参数使得注入损伤的主要部分保持在已成为非晶的表面范围内。
热处理也最好分两步来完成：一个再结晶步骤及一个扩散步骤。
区域139被热处理而由底部向上再结晶，最好在约550-600℃处理1/2-1小时。在再结晶中损伤区由底部向上被消除而保持原来的晶向。这样就避免了引起的晶体缺陷、孪晶或螺旋位错。后者，螺旋位错，在沟槽隔离中特别容易引起麻烦，因为它趋于隐藏在被沟槽包围的区域中。这些缺陷以后会穿透双极晶体管的p-n结有源区，引起漏电流增大。
若注入能量选得过高，将不在表面层形成非晶区，而在表面层和晶体内部间形成非晶损伤区。在接着热处理时，这些区域(表面层和晶体内部)在栅极再生长时都将起衬底的作用。当遇到前面这些情况时，就会产生晶体缺陷。例如由US 4,958,213，选择磷的注入能量和剂量使得后一情况发生，引起位错问题是很清楚的。
最后，通过退火，最好在约950℃下1小时，使掺杂离子特别是磷离子向底部扩散层或集电极埋层105扩散。这样就形成了与所说的底部扩散层105的电连接。
以后的工艺，即制作有源器件金属化等都是用熟知的工艺来完成的，这里将不作详述。
按照本发明上述的优选方法制造的集成电路是可靠的并具有良好的特性。
因达到了集电极引线无位错，以前在某些情况下被忽视的问题，低产量，已得到解决。集电极引线可与沟槽相结合，按照熟知的技术基本上没有位错，但最好与本发明的沟槽一起使用。
所揭示的沟槽可以做得比以前更有效，即在填充沟槽前，先淀积一个氧化层，最好是LPCVD的TEOS氧化层及一个阻挡层，最好是氮化硅。
这样，氧化层的厚度至少可允许增至200nm而不会引入某种程度的张力和/或缺陷，如位错，致使集成电路受到损害。在阻挡层上还可再淀积氧化层。
使用带有本发明的集电极引线和/或沟槽的集成电路尤其适合于射频和其他高频应用。
当然，此项发明不限于上述及各附图所示的示例，但可在所附的专利权要求的范围内加以修改。本发明显然也不限于有关材料、尺寸(如层厚或几何形状)的选择。
此外，此项发明也包括，在工艺过程的较早阶段特别是在生长场氧化区之前形成沟槽，在形成沟槽前形成集电极引线以及将任何常规方式做成的沟槽与发明的集电极引线的形成结合起来。

Claims (44)

1.一种用于在制造集成电路的双极工艺中制造集电极引线的方法，特别是拟在射频和其他高速通讯中应用的集成电路。所说的集成电路包含有基本上无位错的隔离沟槽，其特征在于
-在半导体结构(144)中被场氧化层(120)包围的硅的上表面(109a)或氧化物表面(129a)上的预定区域刻蚀露出集电极开口(138)；
-用预定剂量和能量的离子注入硅的上表面(109a)来形成一个区域，它是注入损伤的或成为非晶的和至少是部分掺杂的(139)，其由硅的上表面向下的深度小于场氧化层的厚度；
-接着对半导体结构(144)进行热处理。
2.按照权利要求1的方法，成为非晶的表面区域是特别用注入重离子，如砷或锑离子来形成的。
3.按照权利要求2的方法，注入砷离子的剂量为1*1015离子/cm2的量级，能量为80keV的量级。
4.按照权利要求2或3的方法，区域(139)由表面向下的掺杂是特别用轻离子如磷注入来完成的。
5.按照权利要求4的方法，注入磷离子的剂量为3*1015离子/cm2的量级，能量为50keV的量级。
6.按照权利要求1-5中任一个的方法，区域(139)达到的最大深度约200nm，而环绕的场氧化层(120)厚度至少选为500nm。
7.按照权利要求1-6中任一个的方法，区域(139)用热处理而由底部向上再结晶，最好是在约550-600℃处理约1/2-1小时。
8.按照权利要求1-7中任一个的方法，通过退火使掺杂的离子向半导体结构包含的底部扩散层(105)扩散，最好在约950℃退火约1小时。
9.一种在制造集成电路中用来形成半导体器件隔离的方法，特别是对于拟在射频或其他高速通讯中应用的集成电路；特征在于：
-在半导体结构(118)上淀积硬掩模(124)，特别是PECVD-TEOS类的氧化层，形成硅的上表面(109a)；
-在硅的上表面(109a)的预定区域刻蚀露出沟槽开口(125)；
-在预定区域内腐蚀半导体结构至预定深度就得到了沟槽(126)；
-腐蚀掉硬掩模(124)和第一硅层(122)；
-在半导体结构(127)上，特别是在沟槽(126)中均匀地淀积第一氧化层(129)，最好是PECVD-TEOS类的氧化层；
-在第一氧化层(129)上均匀地淀积阻挡层(130)，最好是氮化硅；
-在阻挡层(130)上特别是在沟槽(125)淀积硅层(134，135)来填充沟槽(125)，然后回蚀硅层(134，135)。
-在沟槽开口(134)上淀积热生长的盖帽氧化层(136)。
10.按照权利要求9的方法，在硅的上表面(109a)覆盖氧化层(121，120)，
而第一硅层(122)，最好是多晶硅，在淀积硬掩模前被淀积在氧化层(121，120)上。
11.按照权利要求9或10的方法，至少有一部分覆盖的氧化层(121，120)选自场氧化层(120)。
12.按照权利要求9-11中任一个的方法，在淀积第一氧化层(129)前先用湿法腐蚀清洗沟槽(126)。
13.按照权利要求12的方法，湿法腐蚀是用加热的SC-1来完成的。
14.按照权利要求9-13中任一个的方法，在淀积第一氧化层(129)前先在沟槽中热生长薄氧化层。
15.按照权利要求9-14中任一个的方法，沟槽(126)呈带有锥度的形状，深度最好约5-8μm。
16.按照权利要求9-15中任一个的方法，沟槽的底部(126a)做成圆形。
17.按照权利要求9-16中任一个的方法，第一氧化层(129)最好在约900℃下在氧气氛下进行致密。
18.按照权利要求9-17中任一个的方法，第一氧化层(129)淀积至约50-200nm厚。
19.按照权利要求9-18中任一个的方法，第二氧化层(132)，最好是LPCVD-TEOS类的氧化层，在填充沟槽(126)前被均匀地淀积在阻挡层(130)上，特别是沟槽(126)中，所说的第二氧化层(132)在回蚀硅层(134，135)时用作腐蚀停止层。
20.按照权利要求9-19中任一个的方法，硅层(134，135)是由微晶硅构成的。
21.按照权利要求9-20中任一个的方法，生长的盖帽氧化层(136)的厚度是独立选择的。
22.按照权利要求11-21中任一个的方法，在硅表面(109a)覆盖氧化层前，先在其上形成一台阶(108)以达到掺杂的底部扩散区(105)。
23.按照权利要求22的方法，n型阱(111)和p型阱(113)是在对半导体结构(110)中的外延层(109)进行掺杂的双阱步骤中得到的，而得到进一步加强的台阶(108)被选择置于n型阱(111)和p型阱(113)之间。
24.按照权利要求23的方法，场氧化层(120)是特别用LOCOS技术在淀积第一个硅层(122)前在n型阱(111)和p型阱(113)之间的接壤区形成的，这样就在场氧化层表面(120a)得到了台阶(115)。
25.按照权利要求24的方法，在半导体结构的硅的上表面(109a)的预定区域，其未被覆盖以得到的沟槽开口(125)，被选择包括在n型阱(111)和p型阱(113)之间得到的台阶(108)。
26.按照权利要求9-25中任一个的方法，覆盖的氧化层选用，至少部分选用，Kooi氧化物(121)，所说的Kooi氧化物(121)最好在淀积第一氧化层(129)前被除去。
27.按照权利要求9-26中任一个的方法，特征在于通过以下方法制作无位错的集电极引线：
-在被场氧化物(120)包围的硅的上表面(109a)或氧化物表面(129a)的预定区域刻蚀露出集电极开口，
-通过硅的上表面(109a)注入预定剂量和能量的离子而形成一个区域(139)，它是注入损伤的或成为非晶的和至少是部分掺杂的，其由硅的上表面(109a)向下的深度小于场氧化层的厚度，
-对所得的半导体结构进行热处理。
28.按照权利要求27的方法，成为非晶的表面区域是特别用注入重离子，例如砷或锑离子来实现的。
29.按照权利要求27或28的方法，区域(139)由其表面向下的掺杂是特别用注入轻离子例如磷离子来实现的。
30.按照权利要求27-29中任一个的方法，区域(139)因热处理而由底部向上再结晶，掺杂的离子因退火而向半导体结构(144)中掺杂的底部扩散区(105)扩散。
31.在双极型集成电路中，特别是拟在射频或其他高速通讯中应用的双极型集成电路中，带有隔离的基本上无位错的沟槽的集电极引线，特征在于：
-在半导体结构(144)中被场氧化物(120)包围的硅的上表面(109a)或氧化物表面(129a)上，使一预定区域无覆盖而得到的集电极开口(138)；
-区域(139)是无位错的和至少是部分掺杂的，它是由场氧化物(120)包围的硅的上表面区向下面的半导体结构(144)中掺杂的底部扩散区(105)进行浅离子注入，接着从底部向上再结晶和扩散来完成的。
32.按照权利要求31的集电极引线，其表面区是由注入砷或锑离子形成的，表面区以下的区域是由磷离子注入和扩散形成的。
33.在集成电路中，特别是拟在射频或其他高速通讯应用的集成电路中，带有沟槽隔离且基本上无位错的双极晶体管，特征在于：
-在半导体结构(144)中被场氧化物(120)包围的硅的上表面(109a)或氧化物表面(129a)上，使一预定区域无覆盖而得到的集电极开口(138)；
-区域(139)是无位错的和至少是部分掺杂的，它是由场氧化物(120)包围的硅的上表面区向下面的半导体结构(144)中掺杂的底部扩散区(105)进行浅离子注入，接着从底部向上再结晶和扩散来完成的。
34.在集成电路中，特别是拟在射频或其他高速通讯应用的集成电路中，隔离半导体器件的沟槽，特征在于：
-在半导体结构(144)的预定区域内刻蚀出具有预定形状和深度的沟槽(126)；
-第一氧化层(129)，最好是PECVD-TEOS型的，均匀地淀积在沟槽(126)中；
-阻挡层(130)，最好是氮化硅，均匀地淀积在第一氧化层(129)上；
-填充硅(134)；
-在填充的硅(134)上热生长的盖帽氧化层(136)。
35.按照权利要求34的沟槽，沟槽宽度带有锥度，且是圆底的(126a)。
36.按照权利要求34或35的沟槽，沟槽的深度约5-8μm。
37.按照权利要求34-36中任一个的沟槽，第一氧化层(129)要进行致密，厚度约50-200nm。
38.按照权利要求34-37中任一个的沟槽，第二氧化层(132)，最好是LPCVD-TEOS型的，被均匀地淀积在沟槽(126)中的阻挡层(130)上。
39.按照权利要求34-38中任一个的沟槽，填充的硅(134)是由微晶硅构成的。
40.按照权利要求34-39中任一个的沟槽，场氧化物(120)包围着沟槽的上部。
41.按照权利要求34-40中任一个的沟槽，在填充的硅的上表面(134a)形成一台阶。
42.用基本上无位错沟槽隔离的集成电路，特别是拟在射频或其他高速通讯应用的集成电路，特征在于集电极引线包括：
-在半导体结构(144)中被场氧化物(120)包围的硅的上表面(109a)或氧化物表面(129a)上，使一预定区域无覆盖而得到的集电极开口(138)；
-区域(139)是无位错的和至少是部分掺杂的，它是由场氧化物(120)包围的硅的上表面区向下面的半导体结构(144)中掺杂的底部扩散区(105)进行浅离子注入，接着从底部向上再结晶和扩散来完成的。
43.集成电路，特别是拟在射频或其他高速通讯应用的集成电路，沟槽，包括：
-在半导体结构(144)的预定区域内刻蚀出具有预定形状和深度的沟槽(126)，
-第一氧化层(129)，最好是LPCVD-TEOS型的，均匀地淀积在沟槽(126)中；
-阻挡层(130)，最好是氮化硅，均匀地淀积在第一氧化层(129)上；
-填充硅(134)；
-在填充的硅(134)上热生长的盖帽氧化层(136)。
44.按照权利要求43的集成电路，特征在于，集电极引线包括：
-在半导体结构(144)中被场氧化物(120)包围的硅的上表面(109a)或氧化物表面(129a)上，使一预定区域无覆盖而得到的集电极开口(138)；
-区域(139)是无位错的和至少是部分掺杂的，它是由场氧化物(120)包围的硅的上表面区向下面的半导体结构(144)中掺杂的底部扩散区(105)进行浅离子注入，接着从底部向上再结晶和扩散来完成的。
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