CN1215569C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1215569C
CN1215569C CNB001029924A CN00102992A CN1215569C CN 1215569 C CN1215569 C CN 1215569C CN B001029924 A CNB001029924 A CN B001029924A CN 00102992 A CN00102992 A CN 00102992A CN 1215569 C CN1215569 C CN 1215569C
Authority
CN
China
Prior art keywords
layer
peristome
insulating barrier
base
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001029924A
Other languages
English (en)
Other versions
CN1267916A (zh
Inventor
浅井明
大西照人
高木刚
斋藤彻
原义博
幸康一郎
能泽克弥
神泽好彦
片上幸治
市川洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1267916A publication Critical patent/CN1267916A/zh
Application granted granted Critical
Publication of CN1215569C publication Critical patent/CN1215569C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors

Abstract

在硅基板100内，由浅沟槽103所夹的区域里形成集电极层102，在基板上沉积第一沉积氧化膜108并开一个跨越浅沟槽的一部分的集电极开口部110。在露出于该开口部的基板上，使Si/Si1-xGex层外延生长。在基板上沉积第二沉积氧化膜112，而在Si/Si1-xGex层的中央部上形成基极开口部118；在端部形成基极结用开口部114。从该开口部114往基板内注入杂质离子，以形成导电型与外部电极相同的结漏电流防止层113。这样，使集电极开口宽度W3大于活性区宽度W2。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，尤其是涉及异质结双极型晶体管、包括它的Bi-CMOS器件及它们的制造方法。
背景技术
近年来，在异质结双极型晶体管(HBT)的开发上有了急速的进展。所述HBT是通过使形成在硅基板上的双极型晶体管包含Si/SiGe、Si/SiC(碳化硅)等异质结结构，以使它具有更优良的传导特性并实现它在高频区域里的动作的。所述HBT是在硅基板上使SiGe层外延生长，从而利用该Si/SiGe异质结结构的。在该HBT中，能够实现以前不用GaAs(砷化镓)等化合物半导体基板的晶体管，就不能实现的高频区域里的动作。由于所述HBT是由硅基板、SiGe层之类的可应用通用的硅加工技术而形成的部件所构成的，因此它具有高集成度和低成本等大优点。特别是，通过在共有的一硅基板上形成HBT和MOS晶体管(MOSFET)并使它们集成起来，便能构成高性能的Bi-CMOS器件。该Bi-CMOS器件作为可应用在通信方面的系统LSI很有前途。
于是，到目前为止，作为BiCMOS器件中的双极型晶体管，已经设计并试制了包含Si/Si1-xGex、Si/Si1-yCy等异质结结构的HBT。尤其是，在Si/Si1-xGex型HBT中，利用Si与Ge基本上可完全混溶的性质及利用所产生的应变会致带隙变化的性质，便能连续地调节带隙。在这一点，所述Si/Si1-xGex型HBT被视为有前途的。因此，曾经提出了很多有关在共有的硅基板上形成仅包括Si层的MOSFET和Si/Si1-xGex型HBT的SiGe-BiCMOS器件的方案。
以前，要形成SiGe-BiCMOS器件时，一般是采用同时形成其中的MOSFET和HBT的方法。具体来说，例如，将MOSFET的栅极绝缘膜用作规定HBT的集电极开口部的部件；通过将一层多晶硅层图案化，以形成MOSFET的栅电极和HBT的基极，凭借这种方法来谋求工序的简化。
然而，要提高MOSFET的性能，就要在高温下进行热处理，而要想同时形成MOSFET和HBT，就要抑制热处理温度以免HBT的性能降低。因此，在设计规则相同的条件下，普通的CMOS器件中的MOSFET和SiGe-BiCMOS器件中的MOSFET的性能比一比，结果，SiGe-BiCMOS器件中的MOSFET的性能比普通的CMOS器件中的MOSFET差。
于是，一直认为：要形成高性能的SiGe-BiCMOS器件，首先形成热处理温度高的MOSFET，然后，再形成HBT，这种方法是比较有利的。再就是，由于对标准的CMOS器件制造线来说，Ge是一个杂质，因此，为了避免Ge混入MOSFET中，最好将MOSFET和HBT的工序分开来进行。特别是，没备有SiGe-BiCMOS器件专用的制造线的话，一定要明确地分开两者的制造工序。因而，至今一般认为，在SiGe-BiCMOS器件的制造工序里，不是同时形成MOSFET和HBT，而是先形成MOSFET之后，再形成HBT的顺序比较有利。
图12是按首先形成MOSFET后，再形成HBT的顺序来进行SiGe-BiCMOS器件的制造工序而成的以往的HBT的剖面图。如该图所示，在以(001)面为主面的硅基板500上形成了深度为1？m的反向缓变阱(retro grade well)501，它包含通过外延生长法、离子注入法等而被导入的磷等N型杂质。硅基板500的表面附近区域的N型杂质浓度被调节为1×1017原子cm-3左右。还有，作为器件隔离，形成有填充了氧化硅的浅构槽503和由未掺杂多晶硅膜505及包围多晶硅膜505的氧化硅膜506所构成的深构槽504。构槽503、504的深度分别为0.35μm、2μm左右。
此外，在硅基板500内，由构槽503所夹的区域里形成有集电极层502。在硅基板500内，还形成有用以和集电极接触的N+集电极抽出层507。所形成的N+集电极抽出层507和集电极层502之间存在有浅构槽503。
而且，在硅基板500上，形成了具有集电极开口部510的、厚度约为30nm的第一沉积氧化膜508。在硅基板500的表面当中，露出于集电极开口部510的部分上，层叠已掺杂了P型杂质的厚度约为60nm的Si1-xGex层和厚度约为10nm的Si层而形成Si/Si1-xGex层511a。于是，Si/Si1-xGex层511a的中央部(即下述的基极开口部518的下方区域)的下部能用作内部基极519；Si/Si1-xGex层的中央部的上部能用作发射极层。
在Si/Si1-xGex层511a及第一沉积氧化膜508上，形成有厚度约为30nm的蚀刻阻止用的第二沉积氧化膜512，并在该第二沉积氧化膜512中形成有基极结用开口部514及基极开口部518。又，在第二沉积氧化膜512上延伸形成填充基极结用开口部514的、厚度约为150nm的P+多晶硅层515和第三沉积氧化膜517。由上述Si/Si1-xGex层511中除了基极开口部518下方区域以外的部分和P+多晶硅层515构成外部基极516。
还有，在P+多晶硅层515及第三沉积氧化膜517中，位于第二沉积氧化膜512的基极开口部518上方的部分开着口。在P+多晶硅层515的侧面，形成了厚度约为30nm的第四沉积氧化膜520，并在第四沉积氧化膜520上形成了由多晶硅构成的、厚度约为100nm的侧壁521。又，在第三沉积氧化膜517上延伸形成可填充基极开口部518的N+多晶硅层529，该N+多晶硅层529能用作发射极抽出电极。靠着所述第四沉积氧化膜520，P+多晶硅层515和N+多晶硅层529彼此电绝缘，并同时，从P+多晶硅层515向N+多晶硅层529的杂质扩散也得到了阻止。此外，由第三沉积氧化膜517使P+多晶硅层515的上面和N+多晶硅层529绝缘。N+多晶硅层529和P+多晶硅层515的外侧面被侧壁523覆盖住。
并且，在集电极抽出层507、P+多晶硅层515及N+多晶硅层529的表面，分别形成钛硅化物层524。还有，整个基板由层间绝缘膜525覆盖住，并在N+集电极抽出层507、外部基极的一部分的P+多晶硅层515及发射极抽出电极即N+多晶硅层529上，分别形成穿过层间绝缘膜525而到达各自的钛硅化物层524的连接孔。此外，还形成有填充所述各连接孔的钨插塞526和与各钨插塞526连接，在层间绝缘膜525上延伸的金属布线527。
另外，基极开口部518的宽度W1由后述的第二沉积氧化膜512的湿蚀刻量所规定。再就是，内部基极519和外部基极516当中，与集电极层502形成PN结的实质的基板部分，则是Si/Si1-xGex层511a和集电极层502接触的部分，所述实质的基极部分的宽度是由第一沉积氧化膜508的集电极开口部510的宽度W3所规定的。
此外，Si1-xGex层的大部分是由硼(B)等P型杂质所掺杂的，其浓度约为2×1018原子·cm-3左右。Si层是借助于从N+多晶硅层529申的磷(P)等N型杂质的扩散而被掺杂的，它具有沿着基板深度方向，从1×1020原子cm-3变化到1×1017原子cm-3左右的浓度分布。在此，和Si1-xGex层连续形成Si层的理由在于：通过将上方的N+多晶硅层529的下面从PN结隔离开，以便防止多存在于N+多晶硅层529中的界面能级和缺陷所致的载流子的再结合。
另一方面，活性区的宽度W2是由浅构槽503彼此间的距离所规定的。由于活性区-隔离连接部Rai(即活性区和器件隔离的连接部)是一象硅和氧化硅那样的异质材料间的连接部，所以易于产生流过界面能级的漏电流。因此，将活性区的宽度W2设计为比集电极开口部510的宽度W3大，以使活性区-隔离连接部Rai位于外侧，以便尽量减少漏电流的影响。
还有，在第一沉积氧化膜508上形成有SiGe岛511b，但这不是故意地形成的，而是，如下所述，在用UHV-CVD(超高真空化学气相沉积法)形成Si/Si1-xGex层511a的过程中，附着于第一沉积氧化膜508的Si原子和Ge原子发生凝聚而形成的。
接下来，参照图13(a)～图16说明图12所示的HBT的制造工序。图13(a)～图16是表示以往的HBT的制造方法的剖面图。
首先，在图13(a)所示的工序中，在以(001)面为主面的硅基板500上，一边掺杂N型杂质，一边使单晶硅层外延生长，或者，外延生长后，以高能量进行离子注入，就这样形成深度约为1μm的N型反向缓变阱501。但是，不进行外延生长而对硅基板500的一部分注入离子，也可以形成反向缓变阱501。此时，由于硅基板500的表面附近区域将成为HBT的集电极层，所以要把N型杂质浓度调节为1×1017原子·cm-3左右。
其次，作为器件隔离，形成由氧化硅填充的浅构槽503和由未掺杂多晶硅膜505及包围多晶硅膜505的氧化硅膜506所构成的深构槽504。作构槽503、504的深度分别为0.35μm、2μm左右。在硅基板500内，由两个浅构槽503所夹的区域将成为集电极层502。还有，在硅基板500内形成用以和集电极接触的N+集电极抽出层507。所形成的N+集电极抽出层507和集电极层502之间存在有浅构槽503。此时，两个浅构槽503间的距离即是活性区的宽度W2。
然后，按普通的制造方法，形成CMOS器件的各MOSFET的基本结构，即栅极绝缘膜、栅电极、源漏区等(图中未示)。
接着，在图13(b)所示的工序中，在680℃的处理温度下，用四乙氧基硅烷(TEOS)和氧气进行化学气相沉积法(CVD)，而在晶片上形成厚度约为30nm的第一沉积氧化膜508。之后，通过使用氟酸等的湿蚀刻，在第一沉积氧化膜508中形成宽度W3比活性区宽度W2小的集电极开口部510。使集电极开口部510的宽度W3小于活性区宽度W2的理由是如已说明的那样的。其次，将硅基板500中，露出于集电极开口部510的部分，用氨水和过氧化氢溶液的混合液进行处理，这样在该部分形成厚度为1nm左右的保护氧化膜，再将此状态的晶片放入UHV-CVD装置的反应室内。仅接着，在氢环境里，进行热处理以去除保护氧化膜之后，一边加热到550℃，一边将在乙硅烷(Si2H6)和锗烷(GeH4)中添加掺杂用的乙硼烷(B2H6)而成的气体导入反应室内，而在露出于集电极开口部510的硅基板500的表面上，使厚度约为60nm的Si1-xGex层外延生长。在形成Si1-xGex层后，接着将供到反应室内的气体转换为乙硅烷，就这样，在Si1-xGex层上使厚度约为10nm的Si层外延生长。由该Si1-xGex层和Si层形成Si/Si1-xGex层511a。这里，Si1-xGex层注入有硼(B)而成为P型，硼浓度为2×1018原子cm-3。此时，不对Si层进行掺杂。另外，在形成Si1-xGex层的过程中，乙硅烷、锗烷及乙硼烷也供到第一沉积氧化膜508上，但不沉积成结晶。Si原子和Ge原子发生凝聚而形成SiGe岛511b。
接着，在图14(a)所示的工序里，在晶片上形成能作蚀刻阻止用的膜厚为30nm的第二沉积氧化膜512之后，对第二沉积氧化膜512进行干蚀刻以使它图案化，这样形成基极结用开口部514。其结果，Si/Si1-xGex层511a的中央部由第二沉积氧化膜512所覆盖，Si/Si1-xGex层511a的周边部和第一沉积氧化膜508的一部分则露出于基极结用开口部514。再就是，由于在第一沉积氧化膜508上形成了SiGe岛511b，因此，第二沉积氧化膜512上也发生大凹凸。
其次，在图14(b)所示的工序里，通过CVD，在晶片上沉积高浓度掺杂的(即1×1020原子cm-3以上)、厚度约为150nm的P+多晶硅层515，仅接着沉积形成厚度约为100nm的第三沉积氧化膜517。然后，通过干蚀刻，将第三沉积氧化膜517和P+多晶硅层515图案化。这样，在第三沉积氧化膜517及P+多晶硅层515的中央部，形成可到达第二沉积氧化膜512的基极开口部518。该基极开口部518比第二沉积氧化膜512的中央部小，因此，基极开口部518不会跨越基极结用开口部514。通过该工序，可形成由P+多晶硅层515和Si/Si1-xGex层511a中除了其中央部以外的部分所构成的外部基极516。通常，此时也对第三沉积氧化膜517和P+多晶硅层515的两端部进行蚀刻而加以去除。这里，要将在该图中，位于左侧的P+多晶硅层515保留为比位于右侧的P+多晶硅层515宽，因为在后一工序里，要在所述左侧的P+多晶硅层515中形成基极接点。
再其次，在图15(a)所示的工序里，通过CVD，在晶片的全面上沉积厚度约为30nm的第四沉积氧化膜520和厚度约为150nm的多晶硅膜。然后，通过非等向性干蚀刻，对多晶硅膜进行深蚀刻，而在P+多晶硅层515和第三沉积氧化膜517的侧面上，形成其间夹有第四沉积氧化膜520的、由多晶硅构成的侧壁521。接着，用氟酸等进行湿蚀刻，以去除第二沉积氧化膜512和第四沉积氧化膜520当中露出的部分。其结果，Si/Si1-xGex层511的上部的Si层暴露于基极开口部518。再就是，由于湿蚀刻是等向性的，所以第二沉积氧化膜512和第四沉积氧化膜520在横方向也得到了蚀刻。因此，基极开口部518的尺寸加大。就是说，由这时的湿蚀刻量决定基极开口的宽度W1。另外，在该湿蚀刻的过程中，第一沉积氧化膜508中没附着有SiGe岛511b的部分也同时被蚀刻，因此硅基板500中，N+集电极抽出层507等的表面会露出。
再再其次，在图15(b)所示的工序里，沉积厚度约为250nm的N+多晶硅层529之后，通过干蚀刻使N+多晶硅层529图案化，以形成发射极抽出电极。此时，在P+多晶硅层515的侧方也残留多晶硅膜作为侧壁。并且，由于在图15(a)所示的工序里露出的N+集电极抽出层507等的表面会因N+多晶硅层529的过度蚀刻而被蚀刻，因此，在硅基板500的表面形成凹凸。
接着，在图16所示的工序里，在晶片上形成厚度约为120nm的沉积氧化膜之后，进行干蚀刻，以在N+多晶硅层529和P+多晶硅层515的侧面形成侧壁523。通过此时的干蚀刻，使N+多晶硅层529、P+多晶硅层515及N+集电极抽出层507的表面露出。
并且，为了获得图12所示的结构，还要进行以下的处理。首先，通过溅射法，在晶片的整个面上沉积厚度约为40nm的钛膜后，在675℃的温度下进行30秒钟的RTA(快速热处理)，这样在N+多晶硅层529、P+多晶硅层515及N+集电极抽出层507的露出表面形成钛硅化物层524。然后，仅将钛膜中未反应的部分选择性地加以去除，再为改变钛硅化物层524的结晶构造而进行回火处理。
其次，在晶片的全面上形成层间绝缘膜525，并在N+多晶硅层529、P+多晶硅层515及N+集电极抽出层507上，分别形成穿过层间绝缘膜525而到达各自的钛硅化物层524的连接孔。仅接着，在各连接孔内填充钨膜而形成钨插塞526。然后，在晶片的全面上沉积铝合金膜之后，将其图案化，以形成与各钨插塞526连接并在层间绝缘膜525上延伸的金属布线527。
通过以上的工序，可形成具有图12所示的结构的HBT，即包括N型Si集电极层、P+型Si1-xGex基极层及N+型Si发射极层的HBT。这里，需要说明的是，从N+多晶硅层529中高浓度N型杂质(磷等)扩散到Si/Si1-xGex层511a内的Si层中，结果该Si层成为N+型Si层。
然而，在所述以往的HBT或者SiGe-BiCMOS中，存在了以下的问题。
第一，为了防止产生于浅构槽503端的应力的影响，将活性区的宽度W2形成得比集电极开口部510的宽度W3大。但是，由于集电极开口部510的宽度W3规定能用作外部基极516的P+多晶硅层515和Si/Si1-xGex层511a的连接区域的面积，所以，在减小该宽度W3上有局限。再就是，因活性区-隔离连接部Rai是异质材料间的连接部分，故该部分上加有大应力。因此，如果活性区-隔离连接部Rai靠近外部基极516，起因于应力的漏电流等有可能对HBT的电特性造成不好影响。
第二，在图13(b)所示的工序里，在第一沉积氧化膜508上沉积Si/Si1-xGex层511a时，在第一沉积氧化膜508上形成了SiGe岛511b。因此，在后一工序里所形成的第二沉积氧化膜512的平坦性也会恶化，在N+集电极抽出层507等的表面会产生凹凸等，在制造工序的控制上发生了各种各样的问题。
在此，使用图17(a)～(c)的剖面图，将SiGe岛的形成过程加以说明。
首先，如图17(a)所示，在硅基板500上形成了具有集电极开口部510的第一沉积氧化膜508的状态下，通过CVD开始Si1-xGex层的选择生长，在所规定的压力、组成、流量的气体和生长温度下，在一定的时间(incubation time：孕育时间)内，仅在硅基板500的集电极开口部510上选择性地生长Si1-xGex层，在第一沉积氧化膜508上不会附着Si原子和Ge原子。
然而，孕育时间一结束，如图17(b)所示，在第一沉积氧化膜508上开始附着Si、Ge原子，从而SiGe岛511b形成了。然后，在Si1-xGex层上使Si层外延生长，而形成Si/Si1-xGex层511a。结果，SiGe岛511b依然残留着。
值得一提的是，根据进行CVD时的条件如何，如图17(c)所示，SiGe岛511b会生长而成为多晶SiGe层511c。
换句话说，如果在孕育时间结束之前，完成Si1-xGex层的选择生长，便能在第一沉积氧化膜508上免得产生SiGe岛511b的情况下，形成Si/Si1-xGex层511a。可是，一般说来，孕育时间和气体的压力及流量、生长温度等条件的关系很密切，所以要仅在硅基板500上选择性地使Si1-xGex层生长到所规定的厚度时所必需的条件极其严格。要想实现该条件，就要对制造工序进行精密的控制。因此，实际上，稳定地进行所述Si1-xGex层的选择生长，是一个困难的事。
第三，附带的问题是：在上述以往的HBT的制造工序中，在图14(b)所示的工序里，将外部基极516的一部分即P+多晶硅层515图案化之后，在图15(b)所示的工序里，将能用作发射极抽出电极的N+多晶硅层529图案化。此时，在台阶部分会残留N+多晶硅作为侧壁，而且，因所进行的过度蚀刻而会对N+集电极抽出层507造成损伤。这样的现象不仅会使工艺过程的控制性下降，也会成为漏电流的原因。尤其是在BiCMOS器件的制造工序里，由于在基板上混载有CMOS器件，因此CMOS部分也会遭受损伤。
发明内容
本发明的目的在于：提供一种晶体管的面积小，漏电流少且工艺过程易控制的、能用作HBT和SiGe-BiCMOS器件等的半导体器件及其制造方法。
本发明的半导体器件是一形成在半导体基板的活性区内，能用作双极型晶体管的半导体器件，其中包括：器件隔离区，其形成在所述半导体基板的一部分并包围活性区；第1导电型集电极层，其形成在所述半导体基板内，由所述器件隔离区所夹的区域里；绝缘层，其形成在所述半导体基板上，具有跨越所述集电极层和器件隔离区的一部分的集电极开口部；第2导电型基极层，其形成在所述集电极开口部内的所述半导体基板上及所述绝缘层上，包含内部基极和包围该内部基极的外部基极；以及形成在所述内部基极上的第1导电型发射极层，
所述绝缘层的所述集电极开口部的端面位于所述集电极层的周围的器件隔离区上。
按照此结构，所形成的活性区比集电极开口部小，结果，晶体管的占有面积得到了降低。
上述半导体器件可进一步包括：形成在所述半导体基板内，位于所述外部基极的正下方且和所述器件隔离区邻接的区域里，导入有第2导电型杂质的结漏电流防止层。这样一来，由于PN结会进一步从活性区与器件隔离区的连接部离开，因此，可抑制流过起因于活性区与器件隔离区的连接部的应力的界面能级和晶格缺陷的漏电流产生。
本发明的第一半导体器件的制造方法，是形成在半导体基板的活性区内，能用作具有发射极层、基极层及集电极层的双极型晶体管的半导体器件的制造方法，其中包括：在所述半导体基板的一部分，形成包围活性区的器件隔离区的工序(a)；在所述工序(a)之前或者所述工序(a)之后，在所述半导体基板内，由所述器件隔离区所夹的区域里，形成第1导电型集电极层的工序(b)；在所述工序(a)和(b)之后，在所述半导体基板上沉积第一绝缘层后，在所述第一绝缘层中形成跨越所述集电极层和器件隔离区的一部分的集电极开口部的工序(c)；以及在露出于所述集电极开口部的所述半导体基板上，形成至少用以构成内部基极和包围该内部基极的外部基极的第2导电型半导体层的工序(d)，
在所述工序(c)中，把所述第1绝缘层的所述集电极开口部的端面形成在所述集电极层的周围的器件隔离区上。
如果按照该方法，能容易地制造占有面积小的双极型晶体管。
所述半导体器件的制造方法可进一步包括：在所述工序(d)之后，在基板上形成第二绝缘层之后，通过使用掩模部件的蚀刻，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，而将从位于所述半导体层的端部上方的部分到位于上述器件隔离区的内侧端部上方的部分的区域加以去除，以形成基极结用开口部的工序(e)；和通过使用所述掩模部件的离子注入，在所述半导体基板内，位于所述基极结用开口部下方的区域里，注入第2导电型杂质而形成结漏电流防止层的工序(f)。这样一来，可制成加到活性区与器件隔离区的连接部的应力所引起的漏电流的产生量少的半导体器件。
还有，所述半导体器件的制造方法可进一步包括：在所述工序(d)之后，在基板上形成第二绝缘层之后，通过使用掩模部件的蚀刻，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，而将位于所述半导体层的端部上方的部分加以去除，以形成基极结用开口部的工序(e)；在基板上层叠第一导体层和第三绝缘层之后，在所述第一导体层和第三绝缘层中开一个到达残留在内部基极上方的所述第二绝缘层的基极开口部的工序(f)；形成能覆盖露出于所述基极开口部的所述第一导体层侧面的第四绝缘层的工序(g)；通过蚀刻，将残留在所述半导体层的内部基极上方的所述第二绝缘层当中，露出于所述基极开口部的部分加以去除，以使所述半导体层的一部分露出于所述基极开口部的底部的工序(h)；在所述工序(h)之后，形成填充所述基极开口部的第二导体层的工序(i)；以及在所述工序(i)之后，通过蚀刻，将所述第一导体层及第三绝缘层的端部加以去除，以使所述半导体基板中，将成为集电极抽出层的部分露出的工序(j)。若这样做，在形成第二导体层时，该第二导体层的构成材料不会残留在第一导体层的端部而成为侧壁。因此，能够制成不会产生所述侧壁所引起的漏电流的半导体器件。
本发明的第二半导体器件的制造方法，是在半导体基板上具备：至少包括发射极层、基极层及集电极层的双极型晶体管；和至少包括栅极绝缘膜、栅电极及源漏区的MISFET的半导体器件的制造方法，其包括：在双极型晶体管形成区域里，形成所述双极型晶体管的集电极层，并同时在MISFET形成区域里，形成所述MISFET的栅极绝缘膜、栅电极及源漏区的工序(a)；在基板上层叠第一绝缘层和还原膜之后，将所述第一绝缘层和还原膜中，位于所述双极型晶体管形成区域内的所述集电极层的上方的部分加以去除，以形成集电极开口部的工序(b)；以及在所述集电极开口部内的所述半导体基板上和所述还原膜上，使至少用以构成内部基极和包围该内部基极的外部基极的第2导电型半导体层外延生长的工序(c)，
在所述工序(d)中，把所述第1绝缘层及所述还原膜的所述集电极开口部的端面形成在所述集电极层的周围的器件隔离区上。
如果按照该方法，不管半导体层的外延生长条件是选择外延条件还是非选择外延条件，半导体层可在第一绝缘层上的还原膜上大致均匀地生长。因此，起因于半导体层岛的形成的各种问题能得到了解除。
如果在所述工序(c)中，所形成的上述半导体层至少包含Si1-xGex(0≤x≤1)、Si1-x-yGexCy(0≤x+y≤1)及Si1-yCy(O≤y≤1)中之一，便能制成特别是在高频特性等方面良好的，且能和硅器件共有制造工序的异质结双极型晶体管。
在上述工序(b)中，所形成的上述还原膜最好包含从多晶硅、非晶硅及氮化硅中所选择的任一种材料。
上述第二半导体器件的制造方法可进一步包括：在上述工序(c)之后，在基板上形成第二绝缘层之后，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，将位于所述半导体层的端部上方的部分加以去除，以形成基极结用开口部的工序(d)；在基板上层叠第一导体层和第三绝缘层之后，在所述第一导体层和第三绝缘层中开一个到达残留在内部基极上方的所述第二绝缘层的基极开口部的工序(e)；形成能覆盖露出于所述基极开口部的所述第一导体层侧面的电极间绝缘层的工序(f)；通过蚀刻，将残留在所述半导体层的内部基极上方的所述第二绝缘层当中，露出于所述基极开口部的部分加以去除，以使所述半导体层的一部分露出于所述基极开口部的底部的工序(g)；在所述工序(g)之后，形成填充所述基极开口部的、将作发射极抽出电极用的第二导体层的工序(h)；将所述双极型晶体管形成区域里的所述第三绝缘层、第一导体层、半导体层及还原膜的一部分和所述MISFET形成区域里的所述第三绝缘层、第一导体层、半导体层及还原膜的全部加以去除的工序(i)；在所述工序(i)之后，在基板上沉积绝缘膜并对该绝缘膜进行深蚀刻，以在所述双极型晶体管形成区域里的所述第一导体层、半导体层及还原膜的侧面和上述栅电极的侧面形成侧壁的工序(j)；以及将所述第一绝缘层加以去除，以使所述半导体基板中，双极型晶体管形成区域里的将成为集电极抽出层的部分和所述MISFET形成区域里的源漏区露出的工序(k)。这样一来，可确实地防止由锗等造成的MISFET区域等的污染。
最好同时进行所述工序(j)和所述工序(k)。
如果至少上述各绝缘层中之一是在700℃以下的温度下形成的氧化硅膜，可抑制半导体器件的各部分的杂质浓度分布的恶化。
在上述工序(c)中，依序层叠Si1-xGex(0≤x≤1)、Si1-x-yGexCy(0≤x+y≤1)及Si1-yCy(0≤y≤1)中之一和Si层，以形成上述半导体层。上述第二制造方法进一步包括：在上述工序(c)之后，在基板上形成第二绝缘层之后，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，将位于所述半导体层的端部上方的部分加以去除，以形成基极结用开口部的工序(d)；在基板上层叠第一导体层和第三绝缘层之后，在所述第一导体层和第三绝缘层中开一个到达残留在内部基极上方的所述第二绝缘层的基极开口部的工序(e)；形成能覆盖露出于所述基极开口部的所述第一导体层侧面的电极间绝缘层的工序(f)；通过蚀刻，将残留在所述半导体层的内部基极上方的所述第二绝缘层当中，露出于所述基极开口部的部分加以去除，以使所述半导体层的一部分露出于所述基极开口部的底部的工序(g)；在所述工序(g)之后，形成填充所述基极开口部的、将作发射极抽出电极用的、包含第1导电型杂质的第二导体层的工序(h)；以及使第1导电型杂质从所述第二导体层中扩散到所述Si层的一部分中，以在所述Si层内形成发射极层的工序(i)。如果按照该方法，可确实地形成包含高浓度第1导电型杂质的发射极层。
附图说明
下面，简要说明附图。
图1是表示本发明的第一实施例的半导体器件中，双极型晶体管的结构的剖面图。
图2(a)、(b)是表示第一实施例的半导体器件的制造工序中，在集电极开口部内形成Si/Si1-xGex层的工序的剖面图。
图3(a)、(b)是表示第一实施例的半导体器件的制造工序中，在P+多晶硅层中形成基极开口部的工序的剖面图。
图4(a)、(b)是表示第一实施例的半导体器件的制造工序中，在基极开口部内形成N+多晶硅层的工序的剖面图。
图5(a)、(b)是表示第一实施例的半导体器件的制造工序中，将P+多晶硅层的端部图案化的工序的剖面图。
图6是本发明的第二实施例的半导体器件即SiGe-BiCMOS器件的结构剖面图。
图7(a)、(b)是表示第二实施例的半导体器件的制造工序中，形成MISFET的栅电极等的工序的剖面图。
图8(a)、(b)是表示第二实施例的半导体器件的制造工序中，形成第一沉积绝缘膜、多晶硅层及Si/Si1-xGex层的工序的剖面图。
图9(a)、(b)是表示第二实施例的半导体器件的制造工序中，在P+多晶硅层中形成基极开口部的工序的剖面图。
图10(a)、(b)是表示第二实施例的半导体器件的制造工序中，在基极开口部内形成N+多晶硅层的工序的剖面图。
图11(a)、(b)是表示第二实施例的半导体器件的制造工序中，将P+多晶硅层的端部图案化的工序的剖面图。
图12是以往的双极型晶体管的结构剖面图。
图13(a)、(b)是表示以往的半导体器件的制造工序中，在集电极开口部内形成Si/Si1-xGex层的工序的剖面图。
图14(a)、(b)是表示以往的半导体器件的制造工序中，在P+多晶硅层中形成基极开口部的工序的剖面图。
图15(a)、(b)是表示以往的半导体器件的制造工序中，将P+多晶硅层图案化，并在基极开口部内形成N+多晶硅层的工序的剖面图。
图16是表示以往的半导体器件的制造工序中，在各多晶硅层的端部形成侧壁的工序的剖面图。
图17(a)～(c)是用以说明以往的双极型晶体管的制造工序中SiGe岛产生的剖面图。
具体实施方式
下面，参照附图说明本发明的各实施例。
(第一实施例)
图1是本发明的第一实施例的半导体器件的剖面图，是按首先形成MISFET后，再形成HBT的顺序来进行SiGe-BiCMOS器件的制造工序而成的HBT的剖面图。
如该图所示，在以(001)面为主面的硅基板100上形成了深度为1μm的反向缓变阱101，它包含通过外延生长法、离子注入法等而被导入的磷等N型杂质。硅基板100的表面附近区域的N型杂质浓度被调节为1×1017原子cm-3左右。还有，作为器件隔离，形成有填充了氧化硅的浅构槽103和由未掺杂多晶硅膜105及包围多晶硅膜105的氧化硅膜106所构成的深构槽104。构槽103、104的深度分别为0.35μm、2μm左右。
此外，在硅基板100内，由构槽103所夹的区域里形成有集电极层102。在硅基板100内还形成用以和集电极接触的N+集电极抽出层107。所形成的N+集电极抽出层107和集电极层102之间存在有浅构槽103。
而且，在硅基板100上，形成了具有集电极开口部110的、厚度约为30nm的第一沉积氧化膜108。在硅基板100的表面当中，露出于集电极开口部110的部分上，层叠已掺杂了P型杂质的厚度约为60nm的Si1-xGex层和厚度约为10nm的Si层而形成Si/Si1xGex层111。该Si/Si1-xGex层111是通过选择性生长而仅在硅基板100当中露出于集电极开口部110的部分上所形成的。于是，Si/Si1-xGex层111的中央部(即下述的基极开口部118的下方区域)的下部能作内部基极119用。再就是，Si/Si1-xGex层的中央部的上部能作发射极层用。此外，Si1-xGex层的大部分是由硼(B)等P型杂质所掺杂的，其浓度约为2×1018原子·cm-3左右。Si层是借助于从N+多晶硅层129中的磷(P)等N型杂质的扩散而被掺杂的，它具有沿着基板深度方向，从1×1020原子cm-3变化到1×1017原子cm-3左右的浓度分布。在此，和Si1-xGex层连续形成Si层的理由在于：通过将上方的N+多晶硅层129的下面从PN结隔离开，以便防止多存在于N+多晶硅层129中的界面能级和缺陷所致的载流子的再结合。
在本实施例中，基极开口部118的宽度W1也由后述的第二沉积氧化膜112的湿蚀刻量所规定。再就是，内部基极119和外部基极116当中，与集电极层102形成PN结的实质的基极部分，则是Si/Si1-xGex层111和集电极层102接触的部分，所述实质的基极部分的宽度是由第一沉积氧化膜108的集电极开口部110的宽度W3所规定的。
本实施例的特征在于：浅构槽103的端面配置在比集电极开口部110的端面更往内侧，因此，活性区的宽度W2比集电极开口的宽度W3小。就这样，由于浅构槽103被配置在内侧，所以HBT的总面积得以减小。另外，因活性区-隔离连接部Rai进入HBT的载流子迁移区域里，故会有应力导致缺陷产生等不良影响之虞。但在本实施例中，为了避免这一现象，在活性区-隔离连接部Rai的附近，通过注入P型杂质离子，对集电极开口部110自调准地形成P型结漏电流防止层113。该P型结漏电流防止层113在基板表面附近的杂质浓度最好是3×1017原子cm-3左右。
在Si/Si1-xGex层111及第一沉积氧化膜108上，形成有厚度约为30nm的蚀刻阻止用的第二沉积氧化膜112，并在该第二沉积氧化膜112中形成有基极结用开口部114及基极开口部118。又，在第二沉积氧化膜112上延伸形成填充基极结用开口部114的、厚度约为150nm的P+多晶硅层115和第三沉积氧化膜117。由上述Si/Si1-xGex层111中除了基极开口部118下方区域以外的部分和P+多晶硅层115构成外部基极116。
还有，在P+多晶硅层115及第三沉积氧化膜117中，位于第二沉积氧化膜112的基极开口部118上方的部分开着口。在P+多晶硅层115的侧面，形成了厚度约为30nm的第四沉积氧化膜120，并在第四沉积氧化膜120上形成了由多晶硅构成的、厚度约为100nm的侧壁121。又，在第三沉积氧化膜117上延伸形成可填充基极开口部118的N+多晶硅层129，该N+多晶硅层129能起发射极抽出电极的作用。靠着所述第四沉积氧化膜120，P+多晶硅层115和N+多晶硅层129彼此电绝缘，并同时，从P+多晶硅层115向N+多晶硅层129的杂质扩散也得到了阻止。此外，由第三沉积氧化膜117使P+多晶硅层115的上面和N+多晶硅层129绝缘。并且，N+多晶硅层129和P+多晶硅层115的外侧面被侧壁123覆盖住。
并且，在集电极抽出层107、P+多晶硅层115及N+多晶硅层129的表面，分别形成钛硅化物层124。特别是，P+多晶硅层115的外侧面的结构与图12所示的以往的HBT的结构不同。这是，如下所述，因为P+多晶硅层115和N+多晶硅层129的图案形成顺序不同的缘故。如下所述，在本实施例中，能够有效地防止N+集电极抽出层107等中的损伤发生。
再就是，整个基板由层间绝缘膜125覆盖住，并在N+集电极抽出层107、外部基极的一部分的P+多晶硅层115及发射极抽出电极即N+多晶硅层129上，分别形成穿过层间绝缘膜125而到达各自的钛硅化物层124的连接孔。此外，还形成有填充所述各连接孔的钨插塞126和与各钨插塞126连接，在层间绝缘膜125上延伸的金属布线127。
值得一提的是，上述各层的厚度是一个典型的值，可以按HBT的种类和用途，适当地设定厚度。
接下来，参照图2(a)～图5(b)说明用以实现图1所示的结构的制造工序。图2(a)～图5(b)是表示第一实施例的SiGe-BiCMOS器件的制造方法的剖面图，它们仅示出HBT部分。
首先，在图2(a)所示的工序中，在以(001)面为主面的硅基板100上，一边掺杂N型杂质，一边使单晶硅层外延生长，或者，外延生长后，以高能量进行离子注入，就这样形成深度约为1μm的N型反向缓变阱101。但是，不进行外延生长而对硅基板100的一部分注入离子，也可以形成反向缓变阱101。此时，由于硅基板100的表面附近区域将成为HBT的集电极层，所以要把N型杂质浓度调节为1×1017原子cm-3左右。
其次，作为器件隔离，形成由氧化硅填充的浅构槽103和由未掺杂多晶硅膜105及包围多晶硅膜105的氧化硅膜106所构成的深构槽104。作构槽103、104的深度分别为0.35μm、2μm左右。在硅基板100内，由两个浅构槽103所夹的区域将成为集电极层102。还有，在硅基板100内形成用以和集电极接触的N+集电极抽出层107。所形成的N+集电极抽出层107和集电极层102之间存在有浅构槽103。此时，两个浅构槽103间的距离即是活性区的宽度W2。在本实施例中，将该两个浅构槽103的间距即活性区的宽度W2设为比以往的HBT小。
然后，按普通的制造方法，形成CMOS器件的各MISFET的基本结构，即栅极绝缘膜、栅电极、源漏区等(图中未示)。
接着，在图2(b)所示的工序中，在680℃的处理温度下，用四乙氧基硅烷(TEOS)和氧气进行化学气相沉积法(CVD)，而在晶片上形成厚度约为30nm的第一沉积氧化膜108。之后，通过使用氟酸等的湿蚀刻，在第一沉积氧化膜108中形成宽度W3比活性区宽度W2大的集电极开口部110。换句话说，通过形成将活性区-隔离连接部Rai包括在内的集电极开口部110，集电极开口部的宽度W3形成得比活性区的宽度W2大。所述活性区-隔离连接部Rai是浅构槽103和硅基板100在基板表面部的边界。虽然，集电极开口部110本身的宽度基本上和以往的HBT一样，但是浅构槽103彼此的间距比以往的HBT小。结果，集电极开口部110的宽度W3比活性区宽度W2大。但是，在此状态下，在构槽端的异质结所致的应力会引起界面能级和晶格缺陷，因而流过所述界面能级和晶格缺陷的基极-集电极间漏电流有可能增加。因此，如下所述，必须形成结漏电流防止层113。
其次，将硅基板100中，露出于集电极开口部110的部分，用氨水和过氧化氢溶液的混合液进行处理，这样在该部分形成厚度为1nm左右的保护氧化膜，再将此状态的晶片放入UHV-CVD装置的反应室内。仅接着，在氢环境里，进行热处理以去除保护氧化膜之后，一边加热到550℃，一边将在乙硅烷(Si2H6)和锗烷(GeH4)中添加掺杂用的乙硼烷(B2H6)而成的气体导入反应室内，而在露出于集电极开口部110的硅基板100的表面上，使厚度约为60nm的Si1-xGex层外延生长。在形成Si1-xGex层后，接着将供到反应室内的气体转换为乙硅烷，就这样，在Si1-xGex层上使厚度约为10nm的Si层外延生长。由该Si11-xGex层和Si层形成Si/Si1-xGex层111。这里，Si1-xGex层注入有硼(B)而成为P型，硼浓度为2×1018原子cm-3。此时，不对Si层进行掺杂。另外，在本实施例中，也有在形成Si1-xGex层的过程中，在第一沉积氧化膜108上，聚集Si原子和Ge原子而形成SiGe岛的可能性，但是，通过为使选择性地生长而进行严格的控制，免得SiGe岛的形成。
接着，在图3(a)所示的工序里，在晶片上形成能作蚀刻阻止用的膜厚为30nm的第二沉积氧化膜112。然后，在第二沉积氧化膜112上设置保护膜Re1而对第二沉积氧化膜112进行干蚀刻以使它图案化，这样形成基极结用开口部114。其结果，Si/Si1-xGex层111的中央部由第二沉积氧化膜112所覆盖，Si/Si1-xGex层111的周边部和第一沉积氧化膜108的一部分则露出于基极结用开口部114。接着，为了抑制在活性区-隔离连接部Rai所产生的应力的影响，使用形成基极结用开口部114时所用的保护膜Re1进行硼(B)等P型杂质的离子注入。就这样，形成表面附近的浓度约为3×1017原子·cm-3的结漏电流防止层113。
其次，在图3(b)所示的工序里，通过CVD，在晶片上沉积高浓度掺杂的(即1×1020原子·cm-3以上)、厚度约为150nm的P+多晶硅层115，仅接着沉积形成厚度约为100nm的第三沉积氧化膜117。然后，通过干蚀刻，将第三沉积氧化膜117和P+多晶硅层115图案化。这样，在第三沉积氧化膜117及P+多晶硅层115的中央部，形成可到达第二沉积氧化膜112的基极开口部118。该基极开口部118比第二沉积氧化膜112的中央部小，因此，基极开口部118不会跨越基极结用开口部114。通过该工序，可形成由P+多晶硅层115和Si/Si1-xGex层111中除了其中央部以外的部分所构成的外部基极116。和图14(b)所示的以往的HBT的制造工序不一样，此时，在本实施例中，还没对第三沉积氧化膜117和P+多晶硅层115的两端部进行蚀刻而保留着。这样一来，可尽量抑制在蚀刻后被露出的侧面附着残留物。
再其次，在图4(a)所示的工序里，通过CVD，在晶片的全面上沉积厚度约为30nm的第四沉积氧化膜120和厚度约为150nm的多晶硅膜。然后，通过非等向性干蚀刻，对第四沉积氧化膜120和多晶硅膜进行深蚀刻，而在P+多晶硅层115和第三沉积氧化膜117的侧面上，形成其间夹有第四沉积氧化膜120的、由多晶硅构成的侧壁121。接着，用氟酸等进行湿蚀刻，以去除第二沉积氧化膜112和第四沉积氧化膜120当中露出的部分。其结果，Si/Si1-xGex层111的上部的Si层暴露于基极开口部118。再就是，由于湿蚀刻是等向性的，所以第二沉积氧化膜112和第四沉积氧化膜120在横方向也得到了蚀刻。因此，基极开口部118的尺寸加大。就是说，由这时的湿蚀刻量决定基极开口的宽度W1。在进行该湿蚀刻时，即使在第一沉积氧化膜108上附着了SiGe岛，由于硅基板100中的N+集电极抽出层107等依然被P+多晶硅层115等所盖住，故硅基板100的表面不会露出。
再再其次，在图4(b)所示的工序里，沉积厚度约为250nm的N+多晶硅层129之后，通过干蚀刻使N+多晶硅层129图案化，以形成发射极抽出电极。此时，因P+多晶硅层115的外侧未被图案化，故在侧方不会形成由多晶硅所构成的侧壁。再就是，由于N+集电极抽出层107等的表面不会因N+多晶硅层129的过度蚀刻而被蚀刻，因此，硅基板100的表面也不会形成凹凸。
其次，在图5(a)所示的工序里，通过干蚀刻，将第三沉积氧化膜117、P+多晶硅层115及第二沉积氧化膜112图案化，以决定外部基极116的形状。
接着，在图5(b)所示的工序里，在晶片上形成厚度约为120nm的沉积氧化膜之后，进行干蚀刻，以在N+多晶硅层129和P+多晶硅层115的侧面形成侧壁123。通过此时的干蚀刻(过度蚀刻)，将第一沉积氧化膜108的露出部分加以去除，以使N+多晶硅层129、P+多晶硅层115及N+集电极抽出层107的表面露出。
并且，为了获得图1所示的结构，还要进行以下的处理。首先，通过溅射法，在晶片的整个面上沉积厚度约为40nm的钛膜后，在675℃的温度下进行30秒钟的RTA(快速热处理)，这样在N+多晶硅层129、P+多晶硅层115及N+集电极抽出层107的露出表面形成钛硅化物层124。然后，仅将钛膜中未反应的部分选择性地加以去除，再为改变钛硅化物层124的结晶构造而进行回火处理。
其次，在晶片的全面上形成层间绝缘膜125，并在N+多晶硅层129、P+多晶硅层115及N+集电极抽出层107上，分别形成穿过层间绝缘膜125而到达各自的钛硅化物层124的连接孔。仅接着，在各连接孔内填充钨膜而形成钨插塞126。然后，在晶片的全面上沉积铝合金膜之后，将其图案化，以形成与各钨插塞126连接并在层间绝缘膜125上延伸的金属布线127。
通过以上的工序，可形成具有图1所示的结构的HBT，即包括N型Si集电极层、P+型Si1-xGex基极层及N+型Si发射极层的HBT。这里，需要说明的是，从N+多晶硅层129中高浓度N型杂质(磷等)扩散到Si/Si1-xGex层111内的Si层中，结果该Si层成为N+型Si层。
如果采用上述一系列的工序，不仅可减小HBT的面积，也可防止产生于活性区-隔离连接部Rai的应力所引起的漏电流和在干蚀刻时，P+多晶硅层115的外侧面所残留的多晶硅侧壁所引起的漏电流。
(第二实施例)
图6是本发明的第二实施例的半导体器件的剖面图，是按首先形成MISFET后，再形成HBT的顺序来进行SiGe-BiCMOS器件的制造工序而成的SiGe-BiCMOS器件的剖面图。在本实施例的各图中，不仅示出HBT区域，也示出CMOS器件区域里的一个MISFET的结构。
如图6所示，形成在本实施例的HBT形成区域Rbp里的HBT的结构基本上和上述第一实施例中的HBT的结构一样，只是第一沉积氧化膜108上的结构不同。下面，不再说明和第一实施例一样的结构，仅说明和第一实施例不同的点。
在本实施例中，在第一沉积氧化膜108上形成有多晶硅层109，Si/Si1-xGex层111从露出于集电极开口部110的整个硅基板100表面延伸到多晶硅层109上。这一点是在本实施例中最重要的特征。Si/Si1-xGex层111中央的下部能用作内部基极119，Si/Si1-xGex层111的除中央部以外的部分和P+多晶硅层115能用作外部基极116。
由于在第一沉积氧化膜108上，形成了多晶硅层109作为Si/Si1-xGex层111的底层，因此，如下所述，在用UHV-CVD法等形成Si/Si1-xGex层111的过程中，免得在第一沉积氧化膜108上形成具有无规分布的SiGe岛。另外，不形成多晶硅层109而形成氮化硅膜，也是可以的。
在本实施例中，Si1-xGex层的大部分也是由硼(B)等P型杂质所掺杂的，其浓度约为2×1018原子·cm-3左右。Si层是借助于从N+多晶硅层129中的磷(P)等N型杂质的扩散而被掺杂的，它具有沿着基板深度方向，从1×1020原子·cm-3变化到1×1017原子·cm-3左右的浓度分布。在此，和Si1-xGex层连续形成Si层的理由在于：通过将上方的N+多晶硅层129的下面从PN结隔离开，以便防止多存在于N+多晶硅层129中的界面能级和缺陷所致的载流子的再结合。
在本实施例中，在HBT形成区域Rbp里，浅构槽103的端面配置在比集电极开口部110的端面更往内侧，因此，活性区的宽度W2比集电极开口的宽度W3小。这一点是和第一实施例一样的。就这样，由于浅构槽103可被配置在内侧，所以HBT的总面积得以减小。另外，在活性区-隔离连接部Rai的附近，通过注入P型杂质离子，对集电极开口部110自调准地形成P型结漏电流防止层113。该P型结漏电流防止层113在基板表面附近的杂质浓度最好是3×1017原子·cm-3左右。
另一方面，在MISFET形成区域Rms里，形成有MISFET。它包括：通过高能量的离子注入形成的反向缓变阱151；形成在硅基板100的反向缓变阱151上的由氧化硅膜或者氧氮化硅膜构成的栅极绝缘膜152；形成在栅极绝缘膜152上的由多晶硅构成的栅电极153；形成在栅电极153的侧面上的由氧化硅膜构成的侧壁154；残留在侧壁154上的L字形的第一沉积氧化膜108和侧壁123；以及形成在硅基板100内，位于栅电极153的两侧方的区域里的源漏区155。这里，若所形成的MISFET为N沟道型，反向缓变阱151中注入有P型杂质(硼等)；在源漏区155中注入有高浓度N型杂质(砷、磷等)。再就是，在栅电极153及源漏区155的表面上形成有钛硅化物层124，并在源漏区155和栅电极153上，分别形成穿过层间绝缘膜125而到达各自的钛硅化物层124的连接孔。还有，又形成有填充各连接孔的钨插塞126和与各钨插塞126连接，在层间绝缘膜125上延伸的金属布线127。
在本实施例中，除了和上述第一实施例一样的效果以外，还能得到以下的效果：由于在HBT形成区域Rbp里，在第一沉积氧化膜108上形成了厚度大致均匀的Si/Si1-xGex层111而不形成SiGe岛，因此，可解除以往的SiGe-BiCMOS器件中会产生的起因于SiGe岛的各种各样的问题。
接下来，参照图7(a)～图11(b)说明用以实现图6所示的结构的制造工序。图7(a)～图11(b)是表示第二实施例的SiGe-BiCMOS器件的制造方法的剖面图，它们仅示出HBT部分。
首先，在图7(a)所示的工序中，在以(001)面为主面的硅基板100上，一边掺杂N型杂质，一边使单晶硅层外延生长，或者，外延生长后，以高能量进行离子注入，就这样在HBT形成区域Rbp里，形成深度约为1μm的N型反向缓变阱101。但是，不进行外延生长而对硅基板100的一部分注入离子，也可以形成反向缓变阱101。此时，由于HBT形成区域Rbp里的硅基板100的表面附近区域将成为HBT的集电极层，所以要把N型杂质浓度调节为1×1017原子·cm-3左右。另一方面，在MISFET形成区域里，通过离子注入形成反向缓变阱151。在要形成NMISFET的区域里，该反向缓变阱151为P型阱；在要形成PMISFET的区域里，该反向缓变阱151为N型阱。
其次，作为器件隔离，形成由氧化硅填充的浅构槽103和由未掺杂多晶硅膜105及包围多晶硅膜105的氧化硅膜106所构成的深构槽104。作构槽103、104的深度分别为0.35μm、2μm左右。在硅基板100内，由两个浅构槽103所夹的区域将成为集电极层102。还有，在硅基板100内形成用以和集电极接触的N+集电极抽出层107。所形成的N+集电极抽出层107和集电极层102之间存在有浅构槽103。此时，两个浅构槽103间的距离即是活性区的宽度W2。在本实施例中，将该两个浅构槽103的间距即活性区的宽度W2设为比以往的HBT小。此时，在MISFET形成区域Rms里，也形成深度相等的浅构槽103。
其次，在图7(b)所示的工序里，按普通的制造方法，在MISFET形成区域Rms里，形成CMOS器件的各MISFET的栅极绝缘膜152、栅电极153、氧化膜侧壁154、源漏区155等。
接着，在图8(a)所示的工序中，在680℃的处理温度下，用四乙氧基硅烷(TEOS)和氧气进行化学气相沉积法(CVD)，而在晶片上形成厚度约为30nm的第一沉积氧化膜108之后，形成厚度约为50nm的多晶硅层109。然后，通过干蚀刻等方法，将多晶硅层109图案化之后，通过使用氟酸等的湿蚀刻，将第一沉积氧化膜108加以去除，并在HBT形成区域Rbp里的第一沉积氧化膜108和多晶硅层109中形成宽度W3比活性区宽度W2大的集电极开口部110。换句话说，通过形成将活性区-隔离连接部Rai包括在内的集电极开口部110，集电极开口部的宽度W3形成得比活性区的宽度W2大。所述活性区-隔离连接部Rai是浅构槽103和硅基板100在基板表面部的边界。虽然，集电极开口部110本身的宽度基本上和以往的HBT一样，但是浅构槽103彼此的间距比以往的HBT小。结果，集电极开口部110的宽度W3比活性区宽度W2大。但是，在此状态下，在构槽端的异质材料间的接合所致的应力有可能使基极-集电极间的漏电流增加。因此，如下所述，必须形成结漏电流防止层113。
此时，又在MISFET形成区域Rms里，沿着硅基板100和侧壁154及栅电极153，形成第一沉积氧化膜108和多晶硅层109。但在这里，还没将MISFET形成区域Rms里的第一沉积氧化膜108和多晶硅层109图案化，而仅保留着。
其次，在图8(b)所示的工序里，将露出于集电极开口部110的硅基板100的表面，用氨水和过氧化氢溶液的混合液进行处理，这样在该部分形成厚度为1nm左右的保护氧化膜，再将此状态的晶片放入UHV-CVD装置的反应室内。仅接着，在氢环境里，进行热处理以去除保护氧化膜之后，一边加热到550℃，一边将在乙硅烷(Si2H6)和锗烷(GeH4)中添加掺杂用的乙硼烷(B2H6)而成的气体导入反应室内，而在从露出于集电极开口部110的硅基板100的表面到多晶硅层109的范围内，使厚度约为60nm的Si1-xGex层外延生长。在形成Si1-xGex层后，接着将供到反应室内的气体转换为乙硅烷，就这样，在Si1-xGex层上使厚度约为10nm的Si层外延生长。由该Si1-xGex层和Si层形成Si/Si1-xGex层111。此时，在MISFET形成区域Rms里，也形成Si/Si1-xGex层111。这里，Si1-xGex层注入有硼(B)而成为P型，硼浓度为2×1018原子·cm-3。此时，不对Si层进行掺杂。
另外，通过UHV-CVD沉积Si1-xGex层时，若采用以往的制造技术，供到第一沉积氧化膜508上的Si原子和Ge原子不能形成均匀的膜，因此SiGe岛511b形成了(参照图13(b)和图17(b))。可是，在本实施例中，由于在第一沉积氧化膜108上形成了多晶硅层109，因此，即使不能满足选择外延所要求的严格的条件，也不会形成SiGe岛。换句话说，在露出于集电极开口部110的硅基板100之上会形成单晶Si1-xGex层。另一方面，在HBT形成区域Rbp及MISFET形成区域Rms的多晶硅层109上，会形成均匀的多晶Si1-xGex层。与此相同，在集电极开口部110的Si1-xGex层上，会形成单晶Si层；在HBT形成区域Rbp及MISFET形成区域Rms的多晶硅层109的上方，会形成多晶Si层。
其次，在图9(a)所示的工序里，在晶片上形成能作蚀刻阻止用的膜厚为30nm的第二沉积氧化膜112。然后，在第二沉积氧化膜112上设置保护膜Re2而对HBT形成区域Rbp里的第二沉积氧化膜112进行干蚀刻以使它图案化，这样形成基极结用开口部114。其结果，Si/Si1-xGex层111的中央部由第二沉积氧化膜112所覆盖，Si/Si1-xGex层111的一部分则露出于基极结用开口部114。接着，为了抑制在活性区-隔离连接部Rai所产生的应力的影响，使用形成基极结用开口部114时所用的保护膜Re2，在HBT形成区域Rbp里，进行硼(B)等P型杂质的离子注入。就这样，形成表面附近的浓度约为3×1017原子·cm-3的结漏电流防止层113。
其次，在图9(b)所示的工序里，通过CVD，在晶片上沉积高浓度掺杂的(即1×1020原子·cm-3以上)、厚度约为150nm的P+多晶硅层115，仅接着沉积形成厚度约为100nm的第三沉积氧化膜117。然后，通过干蚀刻，将HBT形成区域Rbp里的第三沉积氧化膜117和P+多晶硅层115图案化。这样，在第三沉积氧化膜117及P+多晶硅层115的中央部，形成可到达第二沉积氧化膜112的基极开口部118。该基极开口部118比第二沉积氧化膜112的中央部小，因此，基极开口部118不会跨越基极结用开口部114。通过该工序，可形成由P+多晶硅层115和Si/Si1-xGex层111中除了其中央部以外的部分所构成的外部基极116。此时，和第一实施例一样，本实施例也和图14(b)所示的以往的HBT的制造工序不一样，还没对HBT形成区域Rbp里的第三沉积氧化膜117、P+多晶硅层115、Si/Si1-xGex层111及多晶硅层109的两端部进行蚀刻而保留着。这样一来，和第一实施例一样，在后工序中，会在侧面上残留N+多晶硅层的一部分等不良现象得以防止。此外，可确实地抑制在侧面露出包含Ge的Si1-xGex层时，由Ge造成的MISFET形成区域等的污染。另外，不对MISFET形成区域Rms里的第三沉积氧化膜117和P+多晶硅层115进行蚀刻，全部保留。
再其次，在图10(a)所示的工序里，通过CVD，在晶片的全面上沉积厚度约为30nm的第四沉积氧化膜120和厚度约为150nm的多晶硅膜。然后，通过非等向性干蚀刻，对多晶硅膜进行深蚀刻，而在HBT形成区域Rbp里的P+多晶硅层115和第三沉积氧化膜117的侧面上，形成其间夹有第四沉积氧化膜120的、由多晶硅构成的侧壁121。此时，MISFET形成区域Rms里的第四沉积氧化膜120和多晶硅膜全部都被去除。接着，用氟酸等进行湿蚀刻，以去除第二沉积氧化膜112和第四沉积氧化膜120当中露出的部分。其结果，Si/Si1-xGex层111的上部的Si层暴露于基极开口部118。再就是，由于湿蚀刻是等向性的，所以第二沉积氧化膜112和第四沉积氧化膜120在横方向也得到了蚀刻。因此，基极开口部118的尺寸加大。就是说，由这时的湿蚀刻量决定基极开口的宽度W1。但是，HBT形成区域Rbp的硅基板100中的N+集电极抽出层107等依然被P+多晶硅层115等所盖住，故硅基板100的表面不会露出。
再再其次，在图10(b)所示的工序里，在晶片上沉积厚度约为250nm的N+多晶硅层129之后，通过干蚀刻使N+多晶硅层129和第三沉积氧化膜117图案化，而仅在HBT形成区域Rbp形成发射极抽出电极；将MISFET形成区域Rms的N+多晶硅层129和第三沉积氧化膜117全部去除。此时，因在HBT形成区域Rbp里，P+多晶硅层115的外侧也未被图案化，故在侧方不会形成由多晶硅所构成的侧壁。再就是，由于N+集电极抽出层107等的表面不会因N+多晶硅层129的过度蚀刻而被蚀刻，因此，硅基板100的表面也不会形成凹凸。
其次，在图11(a)所示的工序里，通过干蚀刻，将P+多晶硅层115、第二沉积氧化膜112、Si/Si1-xGex层111及多晶硅层109图案化，以决定外部基极116的形状。此时，MISFET形成区域Rms里的P+多晶硅层115、第二沉积氧化膜112、Si/Si1-xGex层111及多晶硅层109也全部都被去除。
接着，在图11(b)所示的工序里，在晶片上形成厚度约为120nm的沉积氧化膜之后，进行干蚀刻，以在HBT形成区域Rbp里的N+多晶硅层129和P+多晶硅层115的侧面形成侧壁123。此时，在MISFET形成区域里，在栅电极153侧面的侧壁154上，形成L字形的第一沉积氧化膜108和侧壁123。通过此时的干蚀刻(过度蚀刻)，将第一沉积氧化膜108的露出部分加以去除。结果，HBT区域Rbp里的N+多晶硅层129、P+多晶硅层115及N+集电极抽出层107的表面和MISFET形成区域Rms里的栅电极153及源漏区155的表面露出。
并且，为了获得图6所示的结构，还要进行以下的处理。首先，通过溅射法，在晶片的整个面上沉积厚度约为40nm的钛膜后，在675℃的温度下进行30秒钟的RTA(快速热处理)，这样在HBT区域Rbp里的N+多晶硅层129、P+多晶硅层115及N+集电极抽出层107的露出表面和MISFET形成区域Rms里的栅电极153及源漏区155的露出表面上，形成钛硅化物层124。然后，仅将钛膜中未反应的部分选择性地加以去除，再为改变钛硅化物层124的结晶构造而进行回火处理。
其次，在晶片的全面上形成层间绝缘膜125，并在HBT形成区域Rbp的N+多晶硅层129、P+多晶硅层115及N+集电极抽出层107和MISFET形成区域Rms里的栅电极153及源漏区155之上，分别形成穿过层间绝缘膜125而到达各自的钛硅化物层124的连接孔。仅接着，在各连接孔内填充钨膜而形成钨插塞126。然后，在晶片的全面上沉积铝合金膜之后，将其图案化，以形成与各钨插塞126连接并在层间绝缘膜125上延伸的金属布线127。
通过以上的工序，可形成具有图6所示的结构的HBT和MISFET，即包括N型Si集电极层、P+型Sil-xGex基极层及N+型Si发射极层的HBT和包括栅极绝缘膜、多晶硅栅电极及源漏区的MISFET。这里，需要说明的是，在HBT区域Rbp里，从N+多晶硅层129中高浓度N型杂质(磷等)扩散到Si/Si1-xGex层111内的Si层中，结果该Si层成为N+型Si层。
在本实施例中，除了上述第一实施例的效果以外，还能得到以下的效果。
在以往的SiGe-BiCMOS的制造方法中，在HBT形成区域的露出于集电极开口部110的基板表面上，使Si1-xGex层选择性地外延生长。可是，由于该选择生长所要求的条件难以满足，所以，在实际的工序里，经常在第一沉积氧化膜108上出现SiGe岛，从而导致各种各样的问题。与此相对，在本实施例的制造方法中，预先在第一沉积氧化膜108上形成多晶硅层109，再在露出于集电极开口部110的基板面上使Si1-xGex层外延生长。就是说，由于存在了多晶硅层109，所以，不管在选择外延生长条件下还是在偏离选择外延条件的情况下，都可在多晶硅层109上，确实地沉积厚度大致均匀的多晶Si1-xGex层。因此，没有SiGe岛形成之虞，可确实地抑制基板表面的凹凸和第二沉积氧化膜112的凹凸产生。
(其他实施例)
在上述各实施例中，不使用Si1-xGex层而使用Si1-x-yGexCy层(0≤x+y≤1)或Si1-yCy层(0≤y≤1)等包含Si且与Si不同材料的膜，也是可以的。此外，使用Si1-xGex层、Si1-x-yGexCy层、Si1-yCy层等中之两层以上的层叠膜，也是可以的。
另外，上述各实施例中的双极型晶体管并不局限于异质结双极型晶体管。这是因为在将同质外延生长膜即Si层用做基极的双极型晶体管中，也要减小晶体管的面积和结漏电流，并且，由于Si层的选择外延条件也是不稳定的，所以会产生岛的缘故。
本发明的双极型晶体管的制造方法的工序并不仅限于上述各实施例中所介绍的具体的方法。举例来说，在Si发射极层的形成方法中，另一个方法是：不连续地形成Si/Si1-xGex层，预先仅形成Si1-xGex层，然后在露出于基极开口部的Si1-xGex层上，使Si层外延生长。此外，按照在各实施例中所介绍过的方法以外的方法，也可以形成第四绝缘膜120和侧壁121。对形成其他元件的具体方法来说，不言而喻，只要能形成具有与该元件相等作用的元件，使用其他周知的方法，当然也是可以的。
另外，在第二实施例中，在第一沉积氧化膜108上形成了多晶硅层109。但是，代替此多晶硅层109，形成具有能使Si1-xGex层、Si1-x-yGexCy层或者Si1-yCy层选择生长的功能的、由其他材料构成的膜，也是可以的。由于选择生长膜是优先地在具有原料气体的还原功能的底层上生长的，所以，例如非晶硅膜、氮化硅膜等具有还原功能的膜都能取代多晶硅层。
此外，最好用在700℃以下的温度下形成的氧化硅膜作上述各实施例中的所有的氧化膜。这样一来，可抑制半导体器件的各部分的杂质浓度分布的恶化。
综上所述，按照本发明的半导体器件及其制造方法，不仅可抑制起因于活性区-隔离连接部的应力的漏电流和在干蚀刻端面的漏电流产生，也可在不受选择外延生长的条件约束的情况下，实现单元面积比以前小的HBT。
还有，在本发明中，预先在具有集电极开口部的沉积氧化膜上形成多晶硅膜等还原膜，然后在露出于集电极开口部的基板面上，使半导体层外延生长。因此，可确实地防止半导体岛的产生，能够制造在基板面和绝缘层上没有凹凸的、能用作BiCMOS器件的半导体器件。

Claims (14)

1.一种半导体器件，其形成在半导体基板的活性区内，能用作双极型晶体管，其特征在于包括：
器件隔离区，其形成在所述半导体基板的一部分并包围活性区；
第1导电型集电极层，其形成在所述半导体基板内，由所述器件隔离区所夹的区域里；
绝缘层，其形成在所述半导体基板上，具有跨越所述集电极层和器件隔离区的一部分的集电极开口部；
第2导电型基极层，其形成在所述集电极开口部内的所述半导体基板上及所述绝缘层上，包含内部基极和包围该内部基极的外部基极；以及形成在所述内部基极上的第1导电型发射极层，
所述绝缘层的所述集电极开口部的端面位于所述集电极层的周围的器件隔离区上。
2.根据权利要求1所述的半导体器件，其特征在于还包括：
结漏电流防止层，其形成在所述半导体基板内，位于所述外部基极的正下方且和所述器件隔离区邻接的区域里，其中导入有第2导电型杂质。
3.一种半导体器件的制造方法，是形成在半导体基板的活性区内，能用作具有发射极层、基极层及集电极层的双极型晶体管的半导体器件的制造方法，其特征在于包括：
在所述半导体基板的一部分，形成包围活性区的器件隔离区的工序(a)；
在所述工序(a)之前或者所述工序(a)之后，在所述半导体基板内，由所述器件隔离区所夹的区域里，形成第1导电型集电极层的工序(b)；
在所述工序(a)和(b)之后，在所述半导体基板上沉积第一绝缘层后，在所述第一绝缘层中形成跨越所述集电极层和器件隔离区的一部分的集电极开口部的工序(c)；以及
在露出于所述集电极开口部的所述半导体基板上，形成至少用以构成内部基极和包围该内部基极的外部基极的第2导电型半导体层的工序(d)，
在所述工序(c)中，把所述第1绝缘层的所述集电极开口部的端面形成在所述集电极层的周围的器件隔离区上。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于进一步包括：
在所述工序(d)之后，在基板上形成第二绝缘层之后，通过使用掩模部件的蚀刻，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，而将从位于所述半导体层的端部上方的部分到位于上述器件隔离区的内侧端部上方的部分的区域加以去除，以形成基极结用开口部的工序(e)；和
通过使用所述掩模部件的离子注入，在所述半导体基板内，位于所述基极结用开口部下方的区域里，注入第2导电型杂质而形成结漏电流防止层的工序(f)。
5.根据权利要求3所述的半导体器件的制造方法，其特征在于进一步包括：
在所述工序(d)之后，在基板上形成第二绝缘层之后，通过使用掩模部件的蚀刻，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，而将位于所述半导体层的端部上方的部分加以去除，以形成基极结用开口部的工序(e)；
在基板上层叠第一导体层和第三绝缘层之后，在所述第一导体层和第三绝缘层中开一个到达残留在内部基极上方的所述第二绝缘层的基极开口部的工序(f)；
形成能覆盖露出于所述基极开口部的所述第一导体层侧面的第四绝缘层的工序(g)；
通过蚀刻，将残留在所述半导体层的内部基极上方的所述第二绝缘层当中，露出于所述基极开口部的部分加以去除，以使所述半导体层的一部分露出于所述基极开口部的底部的工序(h)；
在所述工序(h)之后，形成填充所述基极开口部的第二导体层的工序(i)；以及
在所述工序(i)之后，通过蚀刻，将所述第一导体层及第三绝缘层的端部加以去除，以使所述半导体基板中，将成为集电极抽出层的部分露出的工序(j)。
6.一种半导体器件的制造方法，是在半导体基板上具备：至少包括发射极层、基极层及集电极层的双极型晶体管；和至少包括栅极绝缘膜、栅电极及源漏区的MISFET的半导体器件的制造方法，其特征在于包括：
在双极型晶体管形成区域里，形成所述双极型晶体管的集电极层，并同时在MISFET形成区域里，形成所述MISFET的栅极绝缘膜、栅电极及源漏区的工序(a)；
在基板上层叠第一绝缘层和还原膜之后，将所述第一绝缘层和还原膜中，位于所述双极型晶体管形成区域内的所述集电极层的上方的部分加以去除，以形成集电极开口部的工序(b)；以及
在所述集电极开口部内的所述半导体基板上和所述还原膜上，使至少用以构成内部基极和包围该内部基极的外部基极的第2导电型半导体层外延生长的工序(c)，
在所述工序(d)中，把所述第1绝缘层及所述还原膜的所述集电极开口部的端面形成在所述集电极层的周围的器件隔离区上。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于：
在上述工序(c)中，所形成的上述半导体层至少要包含Si1-xGex(0≤x≤1)、Si1-x-yGexCy(0≤x+y≤1)及Si1-yCy(0≤y≤1)中之一。
8.根据权利要求6或者7所述的半导体器件的制造方法，其特征在于：
在上述工序(b)中，所形成的上述还原膜要包含从多晶硅、非晶硅及氮化硅中所选择的任一种材料。
9.根据权利要求6或者7所述的半导体器件的制造方法，其特征在于进一步包括：
在上述工序(c)之后，在基板上形成第二绝缘层之后，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，将位于所述半导体层的端部上方的部分加以去除，以形成基极结用开口部的工序(d)；
在基板上层叠第一导体层和第三绝缘层之后，在所述第一导体层和第三绝缘层中开一个到达残留在内部基极上方的所述第二绝缘层的基极开口部的工序(e)；
形成能覆盖露出于所述基极开口部的所述第一导体层侧面的电极间绝缘层的工序(f)；
通过蚀刻，将残留在所述半导体层的内部基极上方的所述第二绝缘层当中，露出于所述基极开口部的部分加以去除，以使所述半导体层的一部分露出于所述基极开口部的底部的工序(g)；
在所述工序(g)之后，形成填充所述基极开口部的、将作发射极抽出电极用的第二导体层的工序(h)；
将所述双极型晶体管形成区域里的所述第三绝缘层、第一导体层、半导体层及还原膜的一部分和所述MISFET形成区域里的所述第三绝缘层、第一导体层、半导体层及还原膜的全部加以去除的工序(i)；
在所述工序(i)之后，在基板上沉积绝缘膜并对该绝缘膜进行深蚀刻，以在所述双极型晶体管形成区域里的所述第一导体层、半导体层及还原膜的侧面和上述栅电极的侧面形成侧壁的工序(j)；以及
将所述第一绝缘层加以去除，以使所述半导体基板中，双极型晶体管形成区域里的将成为集电极抽出层的部分和所述MISFET形成区域里的源漏区露出的工序(k)。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于：
同时进行所述工序(j)和所述工序(k)。
11.根据权利要求6或者7所述的半导体器件的制造方法，其特征在于：
至少上述各绝缘层中之一是在700℃以下的温度下形成的氧化硅膜。
12.根据权利要求6所述的半导体器件的制造方法，其特征在于：
在上述工序(c)中，依序层叠Si1-xGex(0≤x≤1)、Si1-x-yGexCy(0≤x+y≤1)及Si1-yCy(0≤y≤1)中之一和Si层，以形成上述半导体层，该制造方法进一步包括：
在上述工序(c)之后，在基板上形成第二绝缘层之后，保留该第二绝缘层中，位于上述半导体层的中央部上方的部分，将位于所述半导体层的端部上方的部分加以去除，以形成基极结用开口部的工序(d)；
在基板上层叠第一导体层和第三绝缘层之后，在所述第一导体层和第三绝缘层中开一个到达残留在内部基极上方的所述第二绝缘层的基极开口部的工序(e)；
形成能覆盖露出于所述基极开口部的所述第一导体层侧面的电极间绝缘层的工序(f)；
通过蚀刻，将残留在所述半导体层的内部基极上方的所述第二绝缘层当中，露出于所述基极开口部的部分加以去除，以使所述半导体层的一部分露出于所述基极开口部的底部的工序(g)；
在所述工序(g)之后，形成填充所述基极开口部的、将作发射极抽出电极用的、包含第1导电型杂质的第二导体层的工序(h)；以及
使第1导电型杂质从所述第二导体层中扩散到所述Si层的一部分中，以在所述Si层内形成发射极层的工序(i)。
13.根据权利要求12所述的半导体器件的制造方法，其特征在于进一步包括：
将所述双极型晶体管形成区域里的所述第三绝缘层、第一导体层、半导体层及还原膜的一部分和所述MISFET形成区域里的所述第三绝缘层、第一导体层、半导体层及还原膜的全部加以去除的工序(j)；
然后，在基板上沉积绝缘膜并对该绝缘膜进行深蚀刻，以在所述双极型晶体管形成区域里的所述第一导体层、半导体层及还原膜的侧面和上述栅电极的侧面形成侧壁的工序(k)；以及
将所述第一绝缘层加以去除，以使所述半导体基板中，双极型晶体管形成区域里的将成为集电极抽出层的部分和所述MISFET形成区域里的源漏区露出的工序(l)。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于：
同时进行所述工序(k)和所述工序(l)。
CNB001029924A 1999-03-15 2000-03-14 半导体器件及其制造方法 Expired - Fee Related CN1215569C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP068147/1999 1999-03-15
JP6814799 1999-03-15

Publications (2)

Publication Number Publication Date
CN1267916A CN1267916A (zh) 2000-09-27
CN1215569C true CN1215569C (zh) 2005-08-17

Family

ID=13365348

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001029924A Expired - Fee Related CN1215569C (zh) 1999-03-15 2000-03-14 半导体器件及其制造方法

Country Status (6)

Country Link
US (2) US6455364B1 (zh)
EP (2) EP1037284A3 (zh)
KR (1) KR100630110B1 (zh)
CN (1) CN1215569C (zh)
DE (1) DE60040812D1 (zh)
TW (1) TW460978B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256983B (zh) * 2007-02-28 2010-12-08 国际商业机器公司 半导体结构及其方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60042666D1 (de) * 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
TW460978B (en) * 1999-03-15 2001-10-21 Matsushita Electric Ind Co Ltd A semiconductor device and its fabrication method
JP3528756B2 (ja) * 2000-05-12 2004-05-24 松下電器産業株式会社 半導体装置
JP2002252233A (ja) * 2001-02-22 2002-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
FR2822292B1 (fr) * 2001-03-14 2003-07-18 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire de type double polysilicium a base a heterojonction et transistor correspondant
US6660607B2 (en) * 2001-03-30 2003-12-09 International Business Machines Corporation Method for fabricating heterojunction bipolar transistors
JP3501284B2 (ja) * 2001-03-30 2004-03-02 富士通カンタムデバイス株式会社 半導体装置の製造方法
SE0103036D0 (sv) * 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
AU2002367561A1 (en) 2001-07-12 2003-09-16 Mississippi State University Self-aligned transistor and diode topologies
DE10134089A1 (de) * 2001-07-13 2003-01-30 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors mit Polysiliziumemitter
WO2003026018A1 (fr) 2001-09-18 2003-03-27 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteur et son procede de production
FR2835652B1 (fr) 2002-02-04 2005-04-15 St Microelectronics Sa Procede de fabrication d'un circuit integre comportant des transistors bipolaires, en particulier a heterojonction si/sige, et des transistors a effet de champ a grilles isolees, et circuit integre correspondant
US7521733B2 (en) * 2002-05-14 2009-04-21 Infineon Technologies Ag Method for manufacturing an integrated circuit and integrated circuit with a bipolar transistor and a hetero bipolar transistor
TW573372B (en) * 2002-11-06 2004-01-21 Super Nova Optoelectronics Cor GaN-based III-V group compound semiconductor light-emitting diode and the manufacturing method thereof
US6699765B1 (en) * 2002-08-29 2004-03-02 Micrel, Inc. Method of fabricating a bipolar transistor using selective epitaxially grown SiGe base layer
JP4122197B2 (ja) * 2002-08-30 2008-07-23 富士通株式会社 半導体装置の製造方法
KR20040038511A (ko) * 2002-11-01 2004-05-08 한국전자통신연구원 자기정렬형 이종접합 쌍극자 트랜지스터 및 그의 제조 방법
DE10318422B4 (de) * 2003-04-23 2006-08-10 Infineon Technologies Ag Hochfrequenz-Bipolartransistor mit Silizidregion und Verfahren zur Herstellung desselben
US6982433B2 (en) 2003-06-12 2006-01-03 Intel Corporation Gate-induced strain for MOS performance improvement
US6974733B2 (en) 2003-06-16 2005-12-13 Intel Corporation Double-gate transistor with enhanced carrier mobility
US7138668B2 (en) * 2003-07-30 2006-11-21 Nissan Motor Co., Ltd. Heterojunction diode with reduced leakage current
JP2007519252A (ja) * 2004-01-23 2007-07-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 単結晶エミッタを形成する方法
DE102004017166B4 (de) * 2004-04-01 2007-10-11 Atmel Germany Gmbh Verfahren zur Herstellung von Bipolar-Transistoren
DE102004053394B4 (de) * 2004-11-05 2010-08-19 Atmel Automotive Gmbh Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
JP2006186235A (ja) * 2004-12-28 2006-07-13 Renesas Technology Corp 半導体装置及びその製造方法
US7314799B2 (en) 2005-12-05 2008-01-01 Semisouth Laboratories, Inc. Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making
ATE545951T1 (de) * 2005-12-13 2012-03-15 Nxp Bv Feldeffekttransistorstruktur mit einer isolierschicht an der verbindungsstelle
US8026146B2 (en) * 2006-08-31 2011-09-27 Nxp B.V. Method of manufacturing a bipolar transistor
US7598539B2 (en) * 2007-06-01 2009-10-06 Infineon Technologies Ag Heterojunction bipolar transistor and method for making same
SG10201600407SA (en) 2009-02-20 2016-02-26 Semiconductor Energy Lab Semiconductor device and manufacturing method of the same
US8129234B2 (en) * 2009-09-09 2012-03-06 International Business Machines Corporation Method of forming bipolar transistor integrated with metal gate CMOS devices
EP2315238B1 (en) * 2009-10-26 2012-06-20 Nxp B.V. Heterojunction Bipolar Transistor
CN102117749B (zh) * 2009-12-31 2012-07-11 上海华虹Nec电子有限公司 双极晶体管的集电区和集电区埋层的制造工艺方法
CN102402125A (zh) * 2010-09-16 2012-04-04 上海华虹Nec电子有限公司 用于制造锗硅碳器件中的光刻标记结构及其制备方法
US20120313146A1 (en) * 2011-06-08 2012-12-13 International Business Machines Corporation Transistor and method of forming the transistor so as to have reduced base resistance
US9679954B2 (en) * 2012-10-31 2017-06-13 Sharp Kabushiki Kaisha Electroluminescent substrate, method for producing same, electroluminescent display panel, and electroluminescent display device
CN104425244B (zh) * 2013-08-20 2017-02-15 上海华虹宏力半导体制造有限公司 锗硅异质结双极型晶体管制造方法
CN108054096B (zh) * 2017-12-21 2020-08-28 南京溧水高新创业投资管理有限公司 双极晶体管的制作方法
JP2020120080A (ja) * 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子
CN111933796B (zh) * 2020-09-29 2020-12-18 杭州未名信科科技有限公司 一种阻变式存储器及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3282172B2 (ja) * 1994-07-29 2002-05-13 ソニー株式会社 ＢｉＭＯＳ半導体装置の製造方法
US4252582A (en) * 1980-01-25 1981-02-24 International Business Machines Corporation Self aligned method for making bipolar transistor having minimum base to emitter contact spacing
JPS63304657A (ja) 1987-06-04 1988-12-12 Fujitsu Ltd 半導体装置の製造方法
JPS63318160A (ja) * 1987-06-19 1988-12-27 Fujitsu Ltd バイポ−ラトランジスタの製造方法
KR890003827B1 (ko) * 1987-07-25 1989-10-05 재단법인 한국전자통신연구소 고속 고집적 반도체소자(Bicmos)의 제조방법
JP2746289B2 (ja) * 1989-09-09 1998-05-06 忠弘 大見 素子の作製方法並びに半導体素子およびその作製方法
JP2740087B2 (ja) * 1992-08-15 1998-04-15 株式会社東芝 半導体集積回路装置の製造方法
DE4301333C2 (de) * 1993-01-20 2003-05-15 Daimler Chrysler Ag Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren
US5451798A (en) * 1993-03-18 1995-09-19 Canon Kabushiki Kaisha Semiconductor device and its fabrication method
JP2655052B2 (ja) * 1993-10-07 1997-09-17 日本電気株式会社 半導体装置およびその製造方法
FR2756103B1 (fr) 1996-11-19 1999-05-14 Sgs Thomson Microelectronics Fabrication de circuits integres bipolaires/cmos et d'un condensateur
WO1998042019A1 (en) * 1997-03-18 1998-09-24 Telefonaktiebolaget Lm Ericsson (Publ) Trench-isolated bipolar devices
KR100275962B1 (ko) * 1998-12-30 2001-02-01 김영환 반도체장치 및 그의 제조방법_
TW460978B (en) * 1999-03-15 2001-10-21 Matsushita Electric Ind Co Ltd A semiconductor device and its fabrication method
JP3317942B2 (ja) * 1999-11-08 2002-08-26 シャープ株式会社 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256983B (zh) * 2007-02-28 2010-12-08 国际商业机器公司 半导体结构及其方法
US7892910B2 (en) 2007-02-28 2011-02-22 International Business Machines Corporation Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration
US8236662B2 (en) 2007-02-28 2012-08-07 International Business Machines Corporation Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration
US8525293B2 (en) 2007-02-28 2013-09-03 International Business Machines Corporation Bipolar transistor with raised extrinsic self-aligned base using selective epitaxial growth for BiCMOS integration

Also Published As

Publication number Publication date
KR100630110B1 (ko) 2006-09-27
US6713790B2 (en) 2004-03-30
EP1037284A2 (en) 2000-09-20
EP1710842A1 (en) 2006-10-11
DE60040812D1 (de) 2008-12-24
EP1710842B1 (en) 2008-11-12
US20020197809A1 (en) 2002-12-26
EP1037284A3 (en) 2002-10-30
US6455364B1 (en) 2002-09-24
TW460978B (en) 2001-10-21
KR20000076855A (ko) 2000-12-26
CN1267916A (zh) 2000-09-27

Similar Documents

Publication Publication Date Title
CN1215569C (zh) 半导体器件及其制造方法
CN100346482C (zh) 半导体器件及其制备方法
CN1224109C (zh) 双极晶体管及其制造方法
CN1210811C (zh) 半导体器件及其制造方法
CN1222986C (zh) 半导体装置的制造方法和半导体装置
KR100486304B1 (ko) 자기정렬을 이용한 바이씨모스 제조방법
CN1667834A (zh) 在BiCMOS工艺中形成基极的方法
CN1349662A (zh) 半导体器件和半导体衬底
US20080116487A1 (en) Methods of fabricating transistors having high carrier mobility and transistors fabricated thereby
US7786510B2 (en) Transistor structure and manufacturing method thereof
CN1248296C (zh) 硅－双极型晶体管,电路设置和制造硅－双极型晶体管的方法
US7358132B2 (en) Self-aligned bipolar semiconductor device and fabrication method thereof
CN1790636A (zh) 用于制造半导体对象的方法以及半导体对象
US7091578B2 (en) Bipolar junction transistors and methods of manufacturing the same
JP2005510867A (ja) 半導体デバイスおよび該半導体デバイスの製造方法
CN1210813C (zh) 半导体器件和其制造方法
CN1624921A (zh) 使用硅－硅直接晶片键合、在具有不同晶向的混合衬底上的cmos
US20060267149A1 (en) Bipolar junction transistors and method of manufacturing the same
US6744080B2 (en) Method of manufacturing a bipolar transistor of double-polysilicon, heterojunction-base type and corresponding transistor
US6806159B2 (en) Method for manufacturing a semiconductor device with sinker contact region
US6559482B1 (en) III-N compound semiconductor bipolar transistor structure and method of manufacture
US11404540B2 (en) Bipolar junction transistor, and a method of forming a collector for a bipolar junction transistor
US11563084B2 (en) Bipolar junction transistor, and a method of forming an emitter for a bipolar junction transistor
US11355585B2 (en) Bipolar junction transistor, and a method of forming a charge control structure for a bipolar junction transistor
KR100461156B1 (ko) 선택적 에피택셜 성장법을 이용한 규소게르마늄바이씨모스 소자 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050817

Termination date: 20140314