JP3501284B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
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- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
Description
【０００１】
【発明の属する技術分野】本発明は、オーバーハング形
状の構造体と、その近傍に電極を有する構成の半導体装
置及びその製造方法に関し、特にＩＩＩ−Ｖ族化合物半
導体のヘテロ接合バイポーラトランジスタ（ＨＢＴ）等
に適用して好適である。
状の構造体と、その近傍に電極を有する構成の半導体装
置及びその製造方法に関し、特にＩＩＩ−Ｖ族化合物半
導体のヘテロ接合バイポーラトランジスタ（ＨＢＴ）等
に適用して好適である。
【０００２】
【従来の技術】ＨＢＴをはじめとするＩＩＩ−Ｖ族の化
合物半導体トランジスタは、高周波、高速スイッチング
素子として広く利用されている。
合物半導体トランジスタは、高周波、高速スイッチング
素子として広く利用されている。
【０００３】図１２は、従来のＨＢＴの一例を示す概略
断面図である。このＨＢＴでは、半絶縁性のＧａＡｓ基
板１０１上に、有機金属気相成長法（ＭＯＣＶＤ法）に
より、ｎ型ＧａＡｓコレクタ層１０２、Ｐ型ＧａＡｓベ
ース層１０３、エミッタ層１０４が順次積層形成されて
おり、エミッタ層１０４にはオーム性のエミッタ電極層
１０５が設けられている。
断面図である。このＨＢＴでは、半絶縁性のＧａＡｓ基
板１０１上に、有機金属気相成長法（ＭＯＣＶＤ法）に
より、ｎ型ＧａＡｓコレクタ層１０２、Ｐ型ＧａＡｓベ
ース層１０３、エミッタ層１０４が順次積層形成されて
おり、エミッタ層１０４にはオーム性のエミッタ電極層
１０５が設けられている。
【０００４】エミッタ層１０４は、ｎ型ＩｎＧａＰ層１
０４ａ，ｎ型ＧａＡｓ層１０４ｂ，ｎ型ＩｎＧａＰ層１
０４ｃ，ｎ型ＧａＡｓ層１０４ｄ，ｎ型ＩｎＧａＡｓ層
１０４ｅが順次積層され、ｎ型ＩｎＧａＰ層１０４ｃ，
ｎ型ＧａＡｓ層１０４ｄ，ｎ型ＩｎＧａＡｓ層１０４
ｅ，及びエミッタ電極層１０５がオーバーハング形状の
構造体に加工されている。この構造体は、ｎ型ＩｎＧａ
Ｐ層１０４ｃ，ｎ型ＧａＡｓ層１０４ｄ，ｎ型ＩｎＧａ
Ａｓ層１０４ｅが柄状部位を、エミッタ電極層１０５が
傘状部位を構成してなるものである。
０４ａ，ｎ型ＧａＡｓ層１０４ｂ，ｎ型ＩｎＧａＰ層１
０４ｃ，ｎ型ＧａＡｓ層１０４ｄ，ｎ型ＩｎＧａＡｓ層
１０４ｅが順次積層され、ｎ型ＩｎＧａＰ層１０４ｃ，
ｎ型ＧａＡｓ層１０４ｄ，ｎ型ＩｎＧａＡｓ層１０４
ｅ，及びエミッタ電極層１０５がオーバーハング形状の
構造体に加工されている。この構造体は、ｎ型ＩｎＧａ
Ｐ層１０４ｃ，ｎ型ＧａＡｓ層１０４ｄ，ｎ型ＩｎＧａ
Ａｓ層１０４ｅが柄状部位を、エミッタ電極層１０５が
傘状部位を構成してなるものである。
【０００５】そして、オーバーハング形状の構造体を覆
うように全面に絶縁膜が堆積され、これが傘状部位をマ
スクとしてエッチング除去されてなる保護膜１０６と、
ｎ型ＧａＡｓ層１０４ｂ上に、保護膜１０６と同様に傘
状部位をマスクとしてエッチングされてなるベース電極
層１０７と、ｎ型ＧａＡｓ層１０４ｂ、ｎ型ＩｎＧａＰ
層１０４ａ、Ｐ型ＧａＡｓベース層１０３、及びｎ型Ｇ
ａＡｓコレクタ層１０２に形成された開口底部のｎ型Ｇ
ａＡｓコレクタ層１０２上に形成されてなるコレクタ電
極層１０８とが設けられ、全面に層間絶縁膜１０９が形
成されて、ＨＢＴが構成される。
うように全面に絶縁膜が堆積され、これが傘状部位をマ
スクとしてエッチング除去されてなる保護膜１０６と、
ｎ型ＧａＡｓ層１０４ｂ上に、保護膜１０６と同様に傘
状部位をマスクとしてエッチングされてなるベース電極
層１０７と、ｎ型ＧａＡｓ層１０４ｂ、ｎ型ＩｎＧａＰ
層１０４ａ、Ｐ型ＧａＡｓベース層１０３、及びｎ型Ｇ
ａＡｓコレクタ層１０２に形成された開口底部のｎ型Ｇ
ａＡｓコレクタ層１０２上に形成されてなるコレクタ電
極層１０８とが設けられ、全面に層間絶縁膜１０９が形
成されて、ＨＢＴが構成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
如き構造のＨＢＴは、ベース電極層に故障が生じ易く、
これが高温動作におけるデバイスの信頼度を低下させる
主要原因となっている。このような不都合は、ＨＢＴに
限らず、オーバーハング形状の構造体を有し、当該構造
体をマスクとして半導体層上に電極が形成されてなる半
導体装置、例えば自己整合型の電界効果型トランジスタ
（ＦＥＴ）等にも発生する問題であり、早急の解決が待
たれている現況にある。
如き構造のＨＢＴは、ベース電極層に故障が生じ易く、
これが高温動作におけるデバイスの信頼度を低下させる
主要原因となっている。このような不都合は、ＨＢＴに
限らず、オーバーハング形状の構造体を有し、当該構造
体をマスクとして半導体層上に電極が形成されてなる半
導体装置、例えば自己整合型の電界効果型トランジスタ
（ＦＥＴ）等にも発生する問題であり、早急の解決が待
たれている現況にある。
【０００７】そこで本発明は、ＨＢＴやＭＥＳＦＥＴに
代表されるような、半導体層上にオーバーハング形状の
構造体を有し、当該構造体をマスクとして半導体層上に
電極が形成されてなる半導体装置において、当該電極
（ＨＢＴの場合ではベース電極層、ＭＥＳＦＥＴの場合
ではゲート電極）に発生しがちな故障を抑止し、特に高
温動作における高いデバイス信頼性を確保することを実
現する半導体装置及びその製造方法を提供することを目
的とする。
代表されるような、半導体層上にオーバーハング形状の
構造体を有し、当該構造体をマスクとして半導体層上に
電極が形成されてなる半導体装置において、当該電極
（ＨＢＴの場合ではベース電極層、ＭＥＳＦＥＴの場合
ではゲート電極）に発生しがちな故障を抑止し、特に高
温動作における高いデバイス信頼性を確保することを実
現する半導体装置及びその製造方法を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
結果、以下に示す発明の諸態様に想到した。
【０００９】本発明は、ＨＢＴや自己整合型のＦＥＴの
ように、半導体層上にオーバーハング形状の構造体を有
し、当該構造体をマスクとして半導体層上に電極が形成
されてなる半導体装置及びその製造方法を対象とする。
ように、半導体層上にオーバーハング形状の構造体を有
し、当該構造体をマスクとして半導体層上に電極が形成
されてなる半導体装置及びその製造方法を対象とする。
【００１０】ＨＢＴの場合では、前記構造体がエミッタ
構造、前記電極がベース電極となり、自己整合型のＦＥ
Ｔの場合では、前記構造体がゲート電極、前記電極がソ
ース及びドレインとなる。
構造、前記電極がベース電極となり、自己整合型のＦＥ
Ｔの場合では、前記構造体がゲート電極、前記電極がソ
ース及びドレインとなる。
【００１１】
【００１２】 本発明の半導体装置の製造方法は、半導
体層上に、傘状部位を有するオーバーハング形状の構造
体を形成する工程と、前記構造体の表面を覆うように保
護膜を形成する工程と、前記保護膜を、前記半導体層に
おける端部が前記傘状部位よりも内側に位置するように
除去して加工する工程と、前記傘状部位をマスクとして
前記半導体層上に電極材料を堆積する工程と、前記電極
材料を加工し、前記保護膜の端部と離間してなる電極を
形成する工程とを含み、以下のように前記保護膜を加工
する。
体層上に、傘状部位を有するオーバーハング形状の構造
体を形成する工程と、前記構造体の表面を覆うように保
護膜を形成する工程と、前記保護膜を、前記半導体層に
おける端部が前記傘状部位よりも内側に位置するように
除去して加工する工程と、前記傘状部位をマスクとして
前記半導体層上に電極材料を堆積する工程と、前記電極
材料を加工し、前記保護膜の端部と離間してなる電極を
形成する工程とを含み、以下のように前記保護膜を加工
する。
【００１３】ここで具体的には、前記保護膜を、前記半
導体層上で前記傘状部位よりも内側に延在した状態に形
成する。
導体層上で前記傘状部位よりも内側に延在した状態に形
成する。
【００１４】このような保護膜形状は、前記傘状部位の
庇下部を覆い、端部が当該傘状部位よりも内側に位置す
る形状のマスクを形成し、前記マスクを用いて前記保護
膜を選択的に除去することで実現できる。
庇下部を覆い、端部が当該傘状部位よりも内側に位置す
る形状のマスクを形成し、前記マスクを用いて前記保護
膜を選択的に除去することで実現できる。
【００１５】このマスクは、前記傘状部位の庇下部を含
む全面にレジストを塗布する工程と、前記レジストの全
面を露光する工程と、前記傘状部位の庇下部に未露光部
分を選択的に残すように、前記レジストを現像する工程
とを実行することにより実現できる。
む全面にレジストを塗布する工程と、前記レジストの全
面を露光する工程と、前記傘状部位の庇下部に未露光部
分を選択的に残すように、前記レジストを現像する工程
とを実行することにより実現できる。
【００１６】他方、上記のようなマスクを用いることな
く、表面に対して方向性を有するエッチング法により、
マスクを用いることなく前記保護膜をエッチングし、そ
のエッチング量を制御することによって前記保護膜の端
部を前記傘状部位よりも内側に位置せしめるようにする
ことも好適である。
く、表面に対して方向性を有するエッチング法により、
マスクを用いることなく前記保護膜をエッチングし、そ
のエッチング量を制御することによって前記保護膜の端
部を前記傘状部位よりも内側に位置せしめるようにする
ことも好適である。
【００１７】また、前記保護膜を前記半導体層上から実
質的に除去した状態で残し、前記保護膜を、その端部が
前記構造体の根元と前記半導体層との接点に位置するよ
うに形成しても良い。
質的に除去した状態で残し、前記保護膜を、その端部が
前記構造体の根元と前記半導体層との接点に位置するよ
うに形成しても良い。
【００１８】このような保護膜形状は、前記傘状部位の
庇下部を含む全面を覆うレジストであって、光感度が高
く前記庇下部の一部を覆う膜厚の第１の層と、光感度の
低い第２の層とを積層してなるレジストを形成する工程
と、前記レジストの全面を露光する工程と、前記傘状部
位の庇下部において、前記第１の層と前記第２の層との
光感度の相違に応じた現像により、前記傘状部位の庇下
部における前記構造体の表面のみを覆う形に前記レジス
トを残して、前記保護膜の加工用のマスクを形成する工
程とを実行することにより実現できる。
庇下部を含む全面を覆うレジストであって、光感度が高
く前記庇下部の一部を覆う膜厚の第１の層と、光感度の
低い第２の層とを積層してなるレジストを形成する工程
と、前記レジストの全面を露光する工程と、前記傘状部
位の庇下部において、前記第１の層と前記第２の層との
光感度の相違に応じた現像により、前記傘状部位の庇下
部における前記構造体の表面のみを覆う形に前記レジス
トを残して、前記保護膜の加工用のマスクを形成する工
程とを実行することにより実現できる。
【００１９】
【００２０】（本発明の原理的説明）図１２で示した構
成の従来のＨＢＴを高温通電試験にかけたところ、短時
問で素子劣化が生じていることが判明した。
成の従来のＨＢＴを高温通電試験にかけたところ、短時
問で素子劣化が生じていることが判明した。
【００２１】この通電劣化したサンプルを断面ＴＥＭ観
察したところ、図１（ａ）に示すように、ベース電極層
１０７の金属材料がｎ型ＧａＡｓエミッタ層１０４ｂ側
へ異常拡散（矢印１１１で示す。）していることが判っ
た。
察したところ、図１（ａ）に示すように、ベース電極層
１０７の金属材料がｎ型ＧａＡｓエミッタ層１０４ｂ側
へ異常拡散（矢印１１１で示す。）していることが判っ
た。
【００２２】更に、異常拡散しているサンプル（図１
（ａ））と、当該異常拡散の見られない清浄なサンプル
（図１（ｂ））との断面ＴＥＭ観察の比較を行なうと、
異常拡散しているサンプルでは、ベース電極１の金属材
料が保護膜（パッシベーション膜）１０６上に乗り上げ
ている（以下、この状態をオーバーラップと表現す
る。）ことが判明した。
（ａ））と、当該異常拡散の見られない清浄なサンプル
（図１（ｂ））との断面ＴＥＭ観察の比較を行なうと、
異常拡散しているサンプルでは、ベース電極１の金属材
料が保護膜（パッシベーション膜）１０６上に乗り上げ
ている（以下、この状態をオーバーラップと表現す
る。）ことが判明した。
【００２３】このオーバーラップした箇所には、全面を
覆う層間絶縁膜１０９が被覆形成されているが、この層
間絶縁膜１０９は、図２に示すように、熱膨張率の相異
なる多層膜（ここでは、光ＣＶＤによるＳｉＮ膜１０９
ａ（ＢＤ），プラズマＣＶＤによるＳｉＮ膜１０９ｂ
（ＲＬ），光ＣＶＤによるＳｉＮ膜１０９ｃ（ＲＬ），
プラズマＣＶＤによるＳｉＮ膜１０９ｄ（ＣＡ）が順次
積層されてなる多層膜）として形成されており、ベース
電極層１０７の近傍では極めて複雑な状態であって、当
該近傍には過剰なストレスが加わっている。
覆う層間絶縁膜１０９が被覆形成されているが、この層
間絶縁膜１０９は、図２に示すように、熱膨張率の相異
なる多層膜（ここでは、光ＣＶＤによるＳｉＮ膜１０９
ａ（ＢＤ），プラズマＣＶＤによるＳｉＮ膜１０９ｂ
（ＲＬ），光ＣＶＤによるＳｉＮ膜１０９ｃ（ＲＬ），
プラズマＣＶＤによるＳｉＮ膜１０９ｄ（ＣＡ）が順次
積層されてなる多層膜）として形成されており、ベース
電極層１０７の近傍では極めて複雑な状態であって、当
該近傍には過剰なストレスが加わっている。
【００２４】図３に、ＧａＡｓ基板上にＨＢＴの製造工
程を経て層間絶縁膜１０９を積層形成した場合における
ストレス値の変化を示す。ここで、圧縮方向を表面が凸
となる方向とする。基板表面が引き伸ばされることによ
り、格子間隔は通常の場合よりも広がり、この状態では
（基板全体の復元力で）圧縮応力を受けることになる。
程を経て層間絶縁膜１０９を積層形成した場合における
ストレス値の変化を示す。ここで、圧縮方向を表面が凸
となる方向とする。基板表面が引き伸ばされることによ
り、格子間隔は通常の場合よりも広がり、この状態では
（基板全体の復元力で）圧縮応力を受けることになる。
【００２５】図３から明らかなように、層間絶縁膜１０
９を構成する各積層膜を形成する毎に、ストレスが大き
く変化している様子が伺える。ストレスが加わった箇所
で異常拡散が進行し易い理由は、本来規則正しく配列さ
れている半導体結晶中の原子配列が、強いストレスを受
けることにより乱され異常拡散を惹起するからである。
９を構成する各積層膜を形成する毎に、ストレスが大き
く変化している様子が伺える。ストレスが加わった箇所
で異常拡散が進行し易い理由は、本来規則正しく配列さ
れている半導体結晶中の原子配列が、強いストレスを受
けることにより乱され異常拡散を惹起するからである。
【００２６】パッシベーション膜４３の半導体層上にお
ける後退状態としては、図４に示すように、オーバーハ
ング形状の構造体４１の傘状部位４１ａに対面する部分
の半導体層４２上の一部で傘状部位４１ａよりも内側に
延在するようにパッシベーション膜４３を残す態様と、
図５に示すように、傘状部位４１ａに対面する部位の半
導体層４２上でパッシベーション膜４３を全て除去する
態様とが考えられる。
ける後退状態としては、図４に示すように、オーバーハ
ング形状の構造体４１の傘状部位４１ａに対面する部分
の半導体層４２上の一部で傘状部位４１ａよりも内側に
延在するようにパッシベーション膜４３を残す態様と、
図５に示すように、傘状部位４１ａに対面する部位の半
導体層４２上でパッシベーション膜４３を全て除去する
態様とが考えられる。
【００２７】本発明のＨＢＴでは前者の態様を採用し、
図６に示すように、パッシベーション膜６の端部がオー
バーハング形状のエミッタ構造体１０の端位置よりも距
離Ｌだけ内側に位置しており、エミッタ構造体１０をマ
スクとしてエッチングしてベース電極層７を形成して
も、ベース電極層７がパッシベーション膜６の端部にオ
ーバーラップしないように離間して形成される。従っ
て、多層構造に形成される層間絶縁膜９によるストレス
に起因するべース電極層７の金属材料（べース金属）の
異常拡散が防止されることになる。
図６に示すように、パッシベーション膜６の端部がオー
バーハング形状のエミッタ構造体１０の端位置よりも距
離Ｌだけ内側に位置しており、エミッタ構造体１０をマ
スクとしてエッチングしてベース電極層７を形成して
も、ベース電極層７がパッシベーション膜６の端部にオ
ーバーラップしないように離間して形成される。従っ
て、多層構造に形成される層間絶縁膜９によるストレス
に起因するべース電極層７の金属材料（べース金属）の
異常拡散が防止されることになる。
【００２８】図６に示す構造は、ＨＢＴに特に有効に作
用する。ＨＢＴでは、オーバーハング形状のエミッタ構
造体１０の傘状部位１０ａに対面する半導体層上にパッ
シベーション膜６を必要とする理由は、べース電極層７
の蒸着時の金属材料の回り込みによる、半導体層面とべ
ース電極層７とのコンタクトを防止するためである。こ
れは、ベース金属の回り込みによるコンタクト距離がエ
ミック側へ延びた場合、エミッタ・ベース間のダイオー
ド特性がリーキーとなり、トランジスタ特性を劣化させ
る原因になるからである。この場合、パッシベーション
膜６の後退位置としては、ダイオード特性に影響を生ぜ
しめない本来のべース金属の正常拡散量（０．１μｍ程
度）以下にすることが望ましい。
用する。ＨＢＴでは、オーバーハング形状のエミッタ構
造体１０の傘状部位１０ａに対面する半導体層上にパッ
シベーション膜６を必要とする理由は、べース電極層７
の蒸着時の金属材料の回り込みによる、半導体層面とべ
ース電極層７とのコンタクトを防止するためである。こ
れは、ベース金属の回り込みによるコンタクト距離がエ
ミック側へ延びた場合、エミッタ・ベース間のダイオー
ド特性がリーキーとなり、トランジスタ特性を劣化させ
る原因になるからである。この場合、パッシベーション
膜６の後退位置としては、ダイオード特性に影響を生ぜ
しめない本来のべース金属の正常拡散量（０．１μｍ程
度）以下にすることが望ましい。
【００２９】本発明のＭＥＳＦＥＴでは後者の態様を採
用し、図７に示すように、パッシベーション膜２６の端
部がオーバーハング形状のゲート電極２４の根元とｎ−
ＧａＡｓ領域２２との接点に位置するように形成されて
おり、ゲート電極２４をマスクとしてエッチングしてオ
ーミック電極層２７を形成しても、オーミック電極層２
７がパッシベーション膜２６の端部にオーバーラップし
ないように離間して形成される。従って、多層構造に形
成される層間絶縁膜２８によるストレスに起因するオー
ミック電極層２７の金属材料の異常拡散が防止されるこ
とになる。
用し、図７に示すように、パッシベーション膜２６の端
部がオーバーハング形状のゲート電極２４の根元とｎ−
ＧａＡｓ領域２２との接点に位置するように形成されて
おり、ゲート電極２４をマスクとしてエッチングしてオ
ーミック電極層２７を形成しても、オーミック電極層２
７がパッシベーション膜２６の端部にオーバーラップし
ないように離間して形成される。従って、多層構造に形
成される層間絶縁膜２８によるストレスに起因するオー
ミック電極層２７の金属材料の異常拡散が防止されるこ
とになる。
【００３０】図７に示す構造は、自己整合型のＦＥＴ
（ここではオーバーハング形状のゲート電極を備えたＭ
ＥＳＦＥＴ）に特に有効に作用する。ＦＥＴでは、ゲー
ト／オーミック間の表面ストレスはしきい値電圧
（Ｖth）のゲート幅依存性を引き起こす危険性があるた
め、オーバーハング形状のゲート電極の傘上部位に対面
する部分のパッシベーション膜を除去してストレスフリ
ーとすることか望ましい。なお、この構造をＨＢＴに適
用することも可能である。
（ここではオーバーハング形状のゲート電極を備えたＭ
ＥＳＦＥＴ）に特に有効に作用する。ＦＥＴでは、ゲー
ト／オーミック間の表面ストレスはしきい値電圧
（Ｖth）のゲート幅依存性を引き起こす危険性があるた
め、オーバーハング形状のゲート電極の傘上部位に対面
する部分のパッシベーション膜を除去してストレスフリ
ーとすることか望ましい。なお、この構造をＨＢＴに適
用することも可能である。
【００３１】以下、上述の原理的説明を踏まえ、本発明
を適用した好適な諸実施形態について、図面を参照しな
がら詳細に説明する。
を適用した好適な諸実施形態について、図面を参照しな
がら詳細に説明する。
【００３２】（第１の実施形態）本実施形態では、半導
体装置としてヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）を例示する。ここでは便宜上、ＨＢＴの構造をその
製造方法とともに説明する。
体装置としてヘテロ接合バイポーラトランジスタ（ＨＢ
Ｔ）を例示する。ここでは便宜上、ＨＢＴの構造をその
製造方法とともに説明する。
【００３３】図８及び図９は、第１の実施形態に係るＨ
ＢＴの製造方法を工程順に示す概略断面図である。この
ＨＢＴの製造するには、先ず図８（ａ）に示すように、
半絶縁性のＧａＡｓ基板１上に、有機金属気相成長法
（ＭＯＣＶＤ法）により、ｎ型ＧａＡｓコレクタ層２、
ｐ型ＧａＡｓベース層３、エミッタ層４が順次積層形成
する。
ＢＴの製造方法を工程順に示す概略断面図である。この
ＨＢＴの製造するには、先ず図８（ａ）に示すように、
半絶縁性のＧａＡｓ基板１上に、有機金属気相成長法
（ＭＯＣＶＤ法）により、ｎ型ＧａＡｓコレクタ層２、
ｐ型ＧａＡｓベース層３、エミッタ層４が順次積層形成
する。
【００３４】ここで、エミッタ層４は、ｎ型ＩｎＧａＰ
層４ａ，ｎ型ＧａＡｓ層４ｂ，ｎ型ＩｎＧａＰ層４ｃ，
ｎ型ＧａＡｓ層４ｄ，ｎ型ＩｎＧａＡｓ層４ｅを順次積
層して形成する。
層４ａ，ｎ型ＧａＡｓ層４ｂ，ｎ型ＩｎＧａＰ層４ｃ，
ｎ型ＧａＡｓ層４ｄ，ｎ型ＩｎＧａＡｓ層４ｅを順次積
層して形成する。
【００３５】続いて、図８（ｂ）に示すように、ｎ型Ｉ
ｎＧａＡｓ層４ｅ上にエミッタ電極層を積層し、これを
フォトリソグラフィー及びそれに続くドライエッチング
により加工し、エミッタ電極層５をパターン形成する。
ｎＧａＡｓ層４ｅ上にエミッタ電極層を積層し、これを
フォトリソグラフィー及びそれに続くドライエッチング
により加工し、エミッタ電極層５をパターン形成する。
【００３６】続いて、図８（ｃ）に示すように、エミッ
タ電極層５をマスクとして、ｎ型ＩｎＧａＡｓ層４ｅ及
びｎ型ＧａＡｓ層４ｄをエッチングし、ｎ型ＩｎＧａＰ
層４ｃを露出させる。ここで、当該エッチング処理は、
ＡｌＧａＡｓ層（不図示）まで選択性ドライエッチング
を、その後、ｎ型ＩｎＧａＰ層４ｃまで選択性ウェット
エッチングを行うものとする。この選択性ウェットエッ
チングによりｎ型ＧａＡｓ層４ｄがサイドエッチングさ
れる。
タ電極層５をマスクとして、ｎ型ＩｎＧａＡｓ層４ｅ及
びｎ型ＧａＡｓ層４ｄをエッチングし、ｎ型ＩｎＧａＰ
層４ｃを露出させる。ここで、当該エッチング処理は、
ＡｌＧａＡｓ層（不図示）まで選択性ドライエッチング
を、その後、ｎ型ＩｎＧａＰ層４ｃまで選択性ウェット
エッチングを行うものとする。この選択性ウェットエッ
チングによりｎ型ＧａＡｓ層４ｄがサイドエッチングさ
れる。
【００３７】続いて、図８（ｄ）に示すように、ｎ型Ｉ
ｎＧａＰ層４ｃをエッチングすることにより、オーバー
ハング形状のエミッタ構造体１０が得られる。このエミ
ッタ構造体１０は、ｎ型ＩｎＧａＰ層４ｃ，ｎ型ＧａＡ
ｓ層４ｄ，ｎ型ＩｎＧａＡｓ層４ｅが柄状部位１０ｂ
を、エミッタ電極層５が傘状部位１０ａを構成してなる
ものである。
ｎＧａＰ層４ｃをエッチングすることにより、オーバー
ハング形状のエミッタ構造体１０が得られる。このエミ
ッタ構造体１０は、ｎ型ＩｎＧａＰ層４ｃ，ｎ型ＧａＡ
ｓ層４ｄ，ｎ型ＩｎＧａＡｓ層４ｅが柄状部位１０ｂ
を、エミッタ電極層５が傘状部位１０ａを構成してなる
ものである。
【００３８】次に、エミッタ構造体１０を覆うように全
面にＳｉＮからなる保護膜（パッシベーション膜）６を
形成する。
面にＳｉＮからなる保護膜（パッシベーション膜）６を
形成する。
【００３９】続いて、図９（ａ）に示すように、全面に
レジストを塗布し、このレジストの全面を露光し、傘状
部位１０ａの庇下部に未露光部分を選択的に残すよう
に、レジストを現像し、傘状部位１０ａの庇下部を覆
い、端部が当該傘状部位１０ａよりも内側に位置する形
状のレジストマスク１１を形成する。
レジストを塗布し、このレジストの全面を露光し、傘状
部位１０ａの庇下部に未露光部分を選択的に残すよう
に、レジストを現像し、傘状部位１０ａの庇下部を覆
い、端部が当該傘状部位１０ａよりも内側に位置する形
状のレジストマスク１１を形成する。
【００４０】続いて、図９（ｂ）に示すように、パッシ
ベーション膜６をウェットエッチングし、レジストマス
ク１１に覆われていない部位のパッシベーション膜６を
除去する。そして、Ｏ2プラズマを用いた灰化処理等に
よりレジストマスク１１を除去し、パッシベーション膜
６をｎ型ＧａＡｓ層４ｂ上で傘状部位１０ａよりも内側
に延在した状態で残すように加工する。
ベーション膜６をウェットエッチングし、レジストマス
ク１１に覆われていない部位のパッシベーション膜６を
除去する。そして、Ｏ2プラズマを用いた灰化処理等に
よりレジストマスク１１を除去し、パッシベーション膜
６をｎ型ＧａＡｓ層４ｂ上で傘状部位１０ａよりも内側
に延在した状態で残すように加工する。
【００４１】続いて、図９（ｃ）に示すように、全面に
ベース電極層を蒸着し、レジストをマスクとしてイオン
ミリング法によりベース電極層を加工し、ベース電極層
７をパターン形成する。このとき、傘状部位１０ａがエ
ッチングマスクとなり、ベース電極層７はパッシベーシ
ョン膜６の端部にオーバーラップしないように離間して
形成されることになる。
ベース電極層を蒸着し、レジストをマスクとしてイオン
ミリング法によりベース電極層を加工し、ベース電極層
７をパターン形成する。このとき、傘状部位１０ａがエ
ッチングマスクとなり、ベース電極層７はパッシベーシ
ョン膜６の端部にオーバーラップしないように離間して
形成されることになる。
【００４２】ここで、パッシベーション膜６を、ｎ型Ｇ
ａＡｓ層４ｂ上で傘状部位１０ａよりも内側に延在した
状態で残すように加工するに際して、表面に対して方向
性を有するエッチング法により、レジストマスク１１の
如きマスクを用いることなくパッシベーション膜６をエ
ッチングし、そのエッチング量を制御することによって
パッシベーション膜６の端部を傘状部位１０ａよりも内
側に位置せしめるようにしても好適である。
ａＡｓ層４ｂ上で傘状部位１０ａよりも内側に延在した
状態で残すように加工するに際して、表面に対して方向
性を有するエッチング法により、レジストマスク１１の
如きマスクを用いることなくパッシベーション膜６をエ
ッチングし、そのエッチング量を制御することによって
パッシベーション膜６の端部を傘状部位１０ａよりも内
側に位置せしめるようにしても好適である。
【００４３】続いて、図９（ｄ）に示すように、ｎ型Ｇ
ａＡｓ層１０４ｂ、ｎ型ＩｎＧａＡｓ層１０４ａ、Ｐ型
ＧａＡｓベース層１０３、及びｎ型ＧａＡｓコレクタ層
１０２に開口１２を形成し、この開口１２の底部に露出
するｎ型ＧａＡｓコレクタ層１０２上にコレクタ電極層
８をリフトオフにより形成する。
ａＡｓ層１０４ｂ、ｎ型ＩｎＧａＡｓ層１０４ａ、Ｐ型
ＧａＡｓベース層１０３、及びｎ型ＧａＡｓコレクタ層
１０２に開口１２を形成し、この開口１２の底部に露出
するｎ型ＧａＡｓコレクタ層１０２上にコレクタ電極層
８をリフトオフにより形成する。
【００４４】そして、全面を覆うように層間絶縁膜９を
堆積形成し、バルク工程を完了する。この層間絶縁膜９
は、層間絶縁膜１０９と同様に、光ＣＶＤによるＳｉＮ
膜，プラズマＣＶＤによるＳｉＮ膜，光ＣＶＤによるＳ
ｉＮ膜，プラズマＣＶＤによるＳｉＮ膜が順次積層され
てなる多層膜である。しかる後、諸々の後工程を経て、
ＨＢＴを完成させる。
堆積形成し、バルク工程を完了する。この層間絶縁膜９
は、層間絶縁膜１０９と同様に、光ＣＶＤによるＳｉＮ
膜，プラズマＣＶＤによるＳｉＮ膜，光ＣＶＤによるＳ
ｉＮ膜，プラズマＣＶＤによるＳｉＮ膜が順次積層され
てなる多層膜である。しかる後、諸々の後工程を経て、
ＨＢＴを完成させる。
【００４５】以上説明したように、本実施形態では、パ
ッシベーション膜６をｎ型ＧａＡｓ層４ｂ上で傘状部位
１０ａよりも内側に延在した状態で残すように加工する
ことにより、ベース電極層７とパッシベーション膜６の
端部とがオーバーラップせずに離間して形成されるた
め、ベース電極層７に発生しがちな故障を抑止し、特に
高温動作における高いデバイス信頼性を確保することが
できる。
ッシベーション膜６をｎ型ＧａＡｓ層４ｂ上で傘状部位
１０ａよりも内側に延在した状態で残すように加工する
ことにより、ベース電極層７とパッシベーション膜６の
端部とがオーバーラップせずに離間して形成されるた
め、ベース電極層７に発生しがちな故障を抑止し、特に
高温動作における高いデバイス信頼性を確保することが
できる。
【００４６】（第２の実施形態）本実施形態では、化合
物半導体装置であるＭＥＳＦＥＴを例示する。ここでは
便宜上、当該ＭＥＳＦＥＴの製造方法と共にその構成に
ついて開示する。
物半導体装置であるＭＥＳＦＥＴを例示する。ここでは
便宜上、当該ＭＥＳＦＥＴの製造方法と共にその構成に
ついて開示する。
【００４７】図１０及び図１１は、第２の実施形態に係
るＭＥＳＦＥＴの製造方法を工程順に示す概略断面図で
ある。このＬＤ−ＭＥＳＦＥＴを製造するには、先ず図
１０（ａ）に示すように、ノン・ドープのＧａＡｓ基板
２１を用意し、このＧａＡｓ基板２１の表層にチャネル
領域形成のためのｎ型不純物をイオン注入してｎ−Ｇａ
Ａｓ領域２２を形成する。
るＭＥＳＦＥＴの製造方法を工程順に示す概略断面図で
ある。このＬＤ−ＭＥＳＦＥＴを製造するには、先ず図
１０（ａ）に示すように、ノン・ドープのＧａＡｓ基板
２１を用意し、このＧａＡｓ基板２１の表層にチャネル
領域形成のためのｎ型不純物をイオン注入してｎ−Ｇａ
Ａｓ領域２２を形成する。
【００４８】続いて、オーバーハング形状のゲート電極
２４をリフトオフにより形成する。具体的には、ｎ−Ｇ
ａＡｓ領域２２上にシリコン酸化物等によるダミーゲー
ト（不図示）を形成し、これを用いて図示のような形状
の開口２３ａを有するレジストパターン２３を形成す
る。
２４をリフトオフにより形成する。具体的には、ｎ−Ｇ
ａＡｓ領域２２上にシリコン酸化物等によるダミーゲー
ト（不図示）を形成し、これを用いて図示のような形状
の開口２３ａを有するレジストパターン２３を形成す
る。
【００４９】次に、開口２３ａを埋め込むように、レジ
ストパターン２３上にスパッタ法によりタングステン・
シリサイド（ＷＳｉ）層３２を堆積形成する。
ストパターン２３上にスパッタ法によりタングステン・
シリサイド（ＷＳｉ）層３２を堆積形成する。
【００５０】そして、レジストパターン２３及びその上
の不要なＷＳｉ層３２を除去することにより、開口２３
ａの形状に倣ったオーバーハング形状のゲート電極２４
がパ形成される。このゲート電極２４は、傘状部位２４
ａと柄状部位２４ｂとからオーバーハング形状を構成す
る。
の不要なＷＳｉ層３２を除去することにより、開口２３
ａの形状に倣ったオーバーハング形状のゲート電極２４
がパ形成される。このゲート電極２４は、傘状部位２４
ａと柄状部位２４ｂとからオーバーハング形状を構成す
る。
【００５１】続いて、フォトレジストを塗布し、フォト
リソグラフィーによりゲート電極４上を含むＧａＡｓ基
板２１上の所定領域を覆うレジストマスク（不図示）を
形成する。そして、このレジストマスクを用い、図１０
（ｃ）に示すように、露出したｎ−ＧａＡｓ領域２２の
表層（ここではオーミック領域となる部位）にｎ型不純
物をイオン注入し、ソース／ドレインとなる一対のｎ+
−ＧａＡｓ領域２５を形成する。
リソグラフィーによりゲート電極４上を含むＧａＡｓ基
板２１上の所定領域を覆うレジストマスク（不図示）を
形成する。そして、このレジストマスクを用い、図１０
（ｃ）に示すように、露出したｎ−ＧａＡｓ領域２２の
表層（ここではオーミック領域となる部位）にｎ型不純
物をイオン注入し、ソース／ドレインとなる一対のｎ+
−ＧａＡｓ領域２５を形成する。
【００５２】次に、ゲート電極２４を覆うように全面に
ＳｉＮからなる保護膜（パッシベーション膜）２６を形
成する。
ＳｉＮからなる保護膜（パッシベーション膜）２６を形
成する。
【００５３】続いて、図１０（ｄ）に示すように、傘状
部位２４ａの庇下部を含む全面を覆うレジストであっ
て、光感度が高く前記庇下部の一部を覆う膜厚の第１の
レジスト３１ａと、光感度の低い第２のレジスト３１ｂ
とを積層してなるレジストを塗布する。
部位２４ａの庇下部を含む全面を覆うレジストであっ
て、光感度が高く前記庇下部の一部を覆う膜厚の第１の
レジスト３１ａと、光感度の低い第２のレジスト３１ｂ
とを積層してなるレジストを塗布する。
【００５４】続いて、図１１（ａ）に示すように、この
レジストの全面を露光し、傘状部位２４ａの庇下部にお
いて、第１のレジスト３１ａと第２のレジスト３１ｂと
の光感度の相違に応じた現像により、傘状部位２４ａの
庇下部におけるゲート電極２４の表面のみを覆う形にレ
ジストを残して、レジストマスク３１を形成する。
レジストの全面を露光し、傘状部位２４ａの庇下部にお
いて、第１のレジスト３１ａと第２のレジスト３１ｂと
の光感度の相違に応じた現像により、傘状部位２４ａの
庇下部におけるゲート電極２４の表面のみを覆う形にレ
ジストを残して、レジストマスク３１を形成する。
【００５５】続いて、図１１（ｂ）に示すように、パッ
シベーション膜２６をウェットエッチングし、レジスト
マスク３１に覆われていない部位のパッシベーション膜
２６を除去する。そして、Ｏ2プラズマを用いた灰化処
理等によりレジストマスク３１を除去し、パッシベーシ
ョン膜２６をＧａＡｓ基板２１上から実質的に除去した
状態、即ちパッシベーション膜２６の端部が柄状部位２
４ｂの根元とｎ−ＧａＡｓ領域との接点に位置する状態
で残すように加工する。
シベーション膜２６をウェットエッチングし、レジスト
マスク３１に覆われていない部位のパッシベーション膜
２６を除去する。そして、Ｏ2プラズマを用いた灰化処
理等によりレジストマスク３１を除去し、パッシベーシ
ョン膜２６をＧａＡｓ基板２１上から実質的に除去した
状態、即ちパッシベーション膜２６の端部が柄状部位２
４ｂの根元とｎ−ＧａＡｓ領域との接点に位置する状態
で残すように加工する。
【００５６】続いて、図１１（ｃ）に示すように、ゲー
ト電極２４及びオーミック電極層２７となる領域を開口
したレジストマスク（不図示）を形成した後、全面にＡ
ｕを蒸着し、このレジストを除去するリフトオフ法によ
りＡｕを加工し、各ｎ+−ＧａＡｓ領域２５と接続され
るオーミック電極層２７をパターン形成する。このと
き、傘状部位２４ａがエッチングマスクとなり、オーミ
ック電極層２７がパッシベーション膜２６の端部にオー
バーラップしないように離間して形成されることにな
る。
ト電極２４及びオーミック電極層２７となる領域を開口
したレジストマスク（不図示）を形成した後、全面にＡ
ｕを蒸着し、このレジストを除去するリフトオフ法によ
りＡｕを加工し、各ｎ+−ＧａＡｓ領域２５と接続され
るオーミック電極層２７をパターン形成する。このと
き、傘状部位２４ａがエッチングマスクとなり、オーミ
ック電極層２７がパッシベーション膜２６の端部にオー
バーラップしないように離間して形成されることにな
る。
【００５７】そして、図１１（ｃ）に示すように、全面
を覆うように層間絶縁膜２８を堆積形成し、バルク工程
を完了する。しかる後、諸々の後工程を経て、ＭＥＳＦ
ＥＴを完成させる。
を覆うように層間絶縁膜２８を堆積形成し、バルク工程
を完了する。しかる後、諸々の後工程を経て、ＭＥＳＦ
ＥＴを完成させる。
【００５８】以上説明したように、本実施形態では、パ
ッシベーション膜２６をＧａＡｓ基板２１上から実質的
に除去した状態に加工することにより、オーミック電極
層２７とパッシベーション膜２６の端部とがオーバーラ
ップせずに離間して形成されるため、オーミック電極層
２７に発生しがちな故障を抑止し、特に高温動作におけ
る高いデバイス信頼性を確保することができる。
ッシベーション膜２６をＧａＡｓ基板２１上から実質的
に除去した状態に加工することにより、オーミック電極
層２７とパッシベーション膜２６の端部とがオーバーラ
ップせずに離間して形成されるため、オーミック電極層
２７に発生しがちな故障を抑止し、特に高温動作におけ
る高いデバイス信頼性を確保することができる。
【００５９】なお、第１の実施形態ではＨＢＴ、第２の
実施形態ではＭＥＳＦＥＴをそれぞれ例示したが、本発
明はこれらに限定されることなく、半導体層上にオーバ
ーハング形状の構造体を有し、当該構造体をマスクとし
て半導体層上に電極が形成される半導体装置であれば、
有効に適用可能である。
実施形態ではＭＥＳＦＥＴをそれぞれ例示したが、本発
明はこれらに限定されることなく、半導体層上にオーバ
ーハング形状の構造体を有し、当該構造体をマスクとし
て半導体層上に電極が形成される半導体装置であれば、
有効に適用可能である。
【００６０】
【発明の効果】本発明によれば、ＨＢＴやＭＥＳＦＥＴ
に代表されるような、半導体層上にオーバーハング形状
の構造体を有し、当該構造体をマスクとして半導体層上
に電極が形成されてなる半導体装置において、当該電極
（ＨＢＴの場合ではベース電極層、ＭＥＳＦＥＴの場合
ではゲート電極）に発生しがちな故障を抑止し、特に高
温動作における高いデバイス信頼性を確保することが可
能となる。
に代表されるような、半導体層上にオーバーハング形状
の構造体を有し、当該構造体をマスクとして半導体層上
に電極が形成されてなる半導体装置において、当該電極
（ＨＢＴの場合ではベース電極層、ＭＥＳＦＥＴの場合
ではゲート電極）に発生しがちな故障を抑止し、特に高
温動作における高いデバイス信頼性を確保することが可
能となる。
【図１】従来のＨＢＴを用いて高温通電試験を行った際
の結果を示す概略断面図である。
の結果を示す概略断面図である。
【図２】ＨＢＴの層間絶縁膜が多層構成とされている様
子を示す概略断面図である。
子を示す概略断面図である。
【図３】ＨＢＴの層間絶縁膜に付加されるストレスの変
化を、当該層間絶縁膜を構成する各膜毎に調べた結果を
示す特性図である。
化を、当該層間絶縁膜を構成する各膜毎に調べた結果を
示す特性図である。
【図４】本発明におけるパッシベーション膜の一形態を
示す概略断面図である。
示す概略断面図である。
【図５】本発明におけるパッシベーション膜の他の形態
を示す概略断面図である。
を示す概略断面図である。
【図６】図４に対応して構成されたＨＢＴのオーバーハ
ング構造体近傍の概要を示す概略断面図である。
ング構造体近傍の概要を示す概略断面図である。
【図７】図５に対応して構成されたＭＥＳＦＥＴのオー
バーハング構造体近傍の概要を示す概略断面図である。
バーハング構造体近傍の概要を示す概略断面図である。
【図８】第１の実施形態に係るＨＢＴの製造方法を工程
順に示す概略断面図である。
順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態に係るＨＢＴ
の製造方法を工程順に示す概略断面図である。
の製造方法を工程順に示す概略断面図である。
【図１０】第２の実施形態に係るＭＥＳＦＥＴの製造方
法を工程順に示す概略断面図である。
法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態に係るＭ
ＥＳＦＥＴの製造方法を工程順に示す概略断面図であ
る。
ＥＳＦＥＴの製造方法を工程順に示す概略断面図であ
る。
【図１２】従来のＨＢＴの一例を示す概略断面図であ
る。
る。
１，２１ ＧａＡｓ基板
２ ｎ型ＧａＡｓコレクタ層
３ ｐ型ＧａＡｓベース層
４ エミッタ層
４ａ，４ｃ ｎ型ＩｎＧａＰ層
４ｂ，４ｄ ｎ型ＧａＡｓ層
４ｅ ｎ型ＩｎＧａＡｓ層
５ エミッタ電極層
６，２６ 保護膜（パッシベーション膜）
７ ベース電極層
８ コレクタ電極層
１０ エミッタ構造体
９，２８ 層間絶縁膜
１０ａ，２４ａ 傘状部位
１０ｂ，２４ｂ 柄状部位
１１，３１ レジストマスク
１２ 開口
２２ ｎ−ＧａＡｓ領域
２３ レジストパターン
２４ ゲート電極
２５ ｎ+−ＧａＡｓ領域（ソース／ドレイン）
２７ オーミック電極層
３１ａ 第１のレジスト
３１ｂ 第２のレジスト
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−45707（ＪＰ，Ａ)
特開 平10−303214（ＪＰ，Ａ)
特開 平２−194652（ＪＰ，Ａ)
特開 平10−178021（ＪＰ，Ａ)
特開 平11−312685（ＪＰ，Ａ)
特開 平９−51004（ＪＰ，Ａ)
特開 平11−74286（ＪＰ，Ａ)
特開 昭60−111474（ＪＰ，Ａ)
特開 昭63−23367（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/33 - 21/331
H01L 29/68 - 29/737
H01L 21/28 - 21/288
H01L 29/40 - 29/51
Claims (6)
- 【請求項１】 半導体層上に、傘状部位を有するオーバ
ーハング形状の構造体を形成する工程と、 前記構造体の表面を覆うように保護膜を形成する工程
と、 前記保護膜を、前記半導体層における端部が前記傘状部
位よりも内側に位置するように除去して加工する工程
と、 前記傘状部位をマスクとして前記半導体層上に電極材料
を堆積する工程と、 前記電極材料を加工し、前記保護膜の端部と離間してな
る電極を形成する工程とを含み、 前記保護膜を加工するに際して、 前記傘状部位の庇下部を覆い、端部が当該傘状部位より
も内側に位置する形状のマスクを形成し、前記マスクを
用いて前記保護膜を選択的に除去することにより、前記
保護膜を前記半導体層上で前記傘状部位よりも内側に延
在した状態で残すことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記マスクを形成するに際して、 前記傘状部位の庇下部を含む全面にレジストを塗布する
工程と、 前記レジストの全面を露光する工程と、 前記傘状部位の庇下部に未露光部分を選択的に残すよう
に、前記レジストを現像する工程とを含むことを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体層上に、傘状部位を有するオーバ
ーハング形状の構造体を形成する工程と、 前記構造体の表面を覆うように保護膜を形成する工程
と、 前記保護膜を、前記半導体層における端部が前記傘状部
位よりも内側に位置するように除去して加工する工程
と、 前記傘状部位をマスクとして前記半導体層上に電極材料
を堆積する工程と、 前記電極材料を加工し、前記保護膜の端部と離間してな
る電極を形成する工程とを含み、 前記保護膜を加工するに際して、 前記保護膜を前記半導体層上から実質的に除去した状態
で残すことを特徴とする半導体装置の製造方法。 - 【請求項４】 前記保護膜を加工するに際して、 前記傘状部位の庇下部を含む全面を覆うレジストであっ
て、光感度が高く前記庇下部の一部を覆う膜厚の第１の
層と、光感度の低い第２の層とを積層してなるレジスト
を形成する工程と、 前記レジストの全面を露光する工程と、 前記傘状部位の庇下部において、前記第１の層と前記第
２の層との光感度の相違に応じた現像により、前記傘状
部位の庇下部における前記構造体の表面のみを覆う形に
前記レジストを残して、前記保護膜の加工用のマスクを
形成する工程とを含むことを特徴とする請求項３に記載
の半導体装置の製造方法。 - 【請求項５】 前記構造体は、バイポーラトランジスタ
のエミッタ構造であり、 前記電極は、バイポーラトランジスタのベース電極であ
ることを特徴とする請求項１〜４のいずれか１項に記載
の半導体装置の製造方法。 - 【請求項６】 前記構造体は、電界効果型トランジスタ
のゲート電極であり前記電極は、電界効果型トランジス
タのソース電極及びドレイン電極であることを特徴とす
る請求項１〜４のいずれか１項に記載の半導体装置の製
造方法。
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