JPS6323367A - シヨツトキ−ゲ−ト電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 叉１」Ｊ夏Ｕ１分Ｉ− 本発明はショットキーゲート電界効果トランジスタ並び
にその製造方法に関するものである。更に詳しくは、雑
音特性等において優れたショットキーゲート電界効果ト
ランジスタ並びにこれを高い歩留りで製造する方法に関
する。

【股へ皮阪 電界効果トランジスタは半導体基板にオーミック接続さ
れたソースおよびドレインと呼ばれる２つの電極と、ゲ
ートと呼ばれる制御電極とを有する半導体素子であり、
古典的なバイポーラトランジスタに代って今日広く使用
されるようになってきた。上記電極の中でソースおよび
ドレインは真空管におけるカソードおよびアノードに夫
々対応し、一方ゲートはグリッドに相当する機能を果た
し、ソース・トレイン間にこれらを電気的に接続するよ
うに設けられたチャンネルと呼ばれる導電層の抵抗を、
ゲートに印加された電圧により制御し、ドレイン・ソー
ス間の電流が制御できるようになっている。

この電界効果型トランジスタはバイポーラトランジスタ
と比較して、高入力インピーダンスが得られ、低周波雑
音が少なく、入力電圧と出力電流との関係が２乗特性に
近く、高次の高周波ひずみの発生が少なく、また同時に
２つの信号が入力された場合の混変調ひずみも小さく、
電流の温度依存性が負であるために高い温度安定性を有
し、更に多数キャリヤ素子であるために特性の変動が小
さい、などの各種の利点を有している。

このような電界効果トランジスタには、ゲートにｐｎ接
合を用いた接合型電界効果トランジスタ（ＪＦＥＴ）お
よび絶縁膜を挾んだ絶縁ゲート電界効果トランジスタ（
ＩＧＦＥＴ）などが知られており、後者では絶縁膜とし
て酸化膜を使用することが一般的であることから、ＭＯ
Ｓ　（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓ　ｅｍｉｃｏｎｄｕ
ｃＬｏｒ）　Ｆ　Ｅ　Ｔと呼ばれている。これらはチャ
ンネルの形式によってｐ型あるいはｎ型に分類され、ま
た動作モードの形式にはデプレッションモードまたはエ
ンハンスメントモードがあり、後者ではドレイン電極と
ゲートバイアスの極性が同じであるという特徴を有し、
また絶縁ゲート構造との関連により前段出力と直結され
た集積回路が可能となる。更に、ソース・トレイン電極
が同一平面上に形成できるので集積回路化の場合には素
子間の分離が不要となるなどの特徴もある。

従って、ＭＯＳ　Ｆ　ＥＴ等の絶縁ゲートＦＥＴを構成
要素とする集積回路は構造が著しく簡単であり、製造工
程もそれに応じて簡単化される。

ところで、ショットキーゲート電界効果トランジスタは
上記接合型ＦＥＴの１変形であり、接合型ＰＥＴの電極
がｐｎ接合であるのに対して金属・半導体の接触により
形成されるショットキー接合で構成されるものであり、
ＭＥＳ（ＭｅＬａｌ　Ｓｅｍ１−ｃｏｎｄｕｃｔｏｒ）
　Ｆ　Ｅ　Ｔとも呼ばれている。そこで本発明では以下
これをＭＥＳＦＥＴと略記するものとする。

このＭＥＳＦＥＴで使用される半導体材料としてはＳｉ
の他Ｇ　ａ　Ａ　ｓ、ＩｎＰなどの■−Ｖ族化合物半導
体が利用され、マイクロ波などの超高周波、高性能素子
において、特に有用であるとされている。

従来提案されているＭＥＳＦＥＴの構造は、添付第２図
に示すようなものである。即ち、半絶縁性半導体基板１
とその上に配置された動作層２と、動作層２上に設けら
れたゲート電９ｉ３と、該ゲー）−ｔｉ３の両側におい
て動作Ｍ２とオーミック接続されたソース電極４および
ドレイン電極５とで構成される。

しかしながら、第２図に示したような構造を有する従来
のＭＥＳＦＥＴはゲー１−３とソース４との間、あるい
はゲート３とドレイン４との間の抵抗値が大きいために
、充分に大きな相互コンダクタンス（ｇｍ）の値が得ら
れず、また大きなゲート・ソース間直列抵抗のために雑
音特性が劣化するなどといった重大な欠点を有していた
。特に、ピンチオフ電圧（Ｖ　ｐ）の絶対値が小さい場
合あるいはノーマリオフ型即ちエンハンスメンＩ・型Ｍ
ＥＳＦＥＴでは以下の式（■）： ただし、Ｖ　ｂ　ｉ　：　ビルトイン電圧。

ε　：半導体結晶の誘電率； ｑ　：電荷素置； Ｎｄ：キャリャ濃度； ａ　：動作層の厚さ で示されるように、キャリヤ濃度Ｎｄあるいは動作層の
厚さａを小さな値としなければならないために、ゲート
・ソース間の直列抵抗はより大きな値となり、極めて重
大な問題となっていた。

そこで、このような欠点を解決するための１方策として
、第３図に示すように、ゲート・ソース間並びにゲーｌ
〜・ドｌ／イン間の動作層領域に高濃度不純物原子を注
入し、ゲート・ソース間の直列抵抗を下げる方法が提案
されている。

第３図において、ゲート電ｉ３と高濃度動作層領域１０
とを分離し、かつゲー１〜・ソースまたはゲート・ドレ
イン、間の絶縁性を確保するためにＳｉＮ膜１１および
Ｓ　ｉ　ＯｚｐＩＡ１２が設けられている。特にＳｉＮ
膜は半絶縁性半導体基板１にイオン注入により形成した
動作層２および動作ｐＨＯをアニールにより活性化する
際の保護膜としても機能するものである。

この従来のＭＥＳＦＥＴは、例えばまず半絶縁性基板１
上に動作層領域に相当する部分に開口を有するパターン
を形成し、これをマスクとして第１回目のイオン注入を
行い第１の動作層２分形成し、次いで絶縁膜１１を形成
する。次いで、ゲート領域にＴ字型のレジストパターン
を形成し、これをマスクとしてイオン注入を行い動作層
１０を形成する。蒸着法、スパッタ法などにより第２の
絶縁膜１２を形成し、リフトオフによりレジストを除き
アニール処理してイオン注入領域の活性化並びに結晶性
の回復処理を行い、レジストマスクを形成し、ソース電
１１ｆｉｉ４ならびにドレイン電極５領域の第１の絶縁
膜１１および第２の絶縁膜１２を除去した後、オーミッ
ク金属を蒸着して、上記領域にソース電極４ならびにト
レイン電極５を形成する９次いで第２の絶縁膜１２によ
り覆われていない部分の第１の絶縁膜１１をエツチング
により除去して、ゲート電極３を形成することにより、
第３図に示すような構成のＭＥＳＦＥＴが得られる。

しかしながら、第３図に示すような構成とした場合には
、製造プロセスにおける位置合せ精度が±０．３〜０．
５μｌと比較的低く、そのためにゲート・オーミック電
極間圧Ｍ１〜１．５μｌ程度とする必要があり、結果的
に直列抵抗を高周波動作に充分な程度まで下げることが
できないことになる。その上、ゲート・ソース間並びに
ゲート・ドレイン間距離は位置合せの際の誤差に基き大
きくばらつき、ゲート・ソース間抵抗のばらつきを引起
こすために、素子の製造歩留りはそれ程溝足なものとは
いえなかった。

日が　゛しようと　る１題 以上述べたように、ＭＥ　Ｓ　Ｆ　Ｅ　Ｔは古典的なバ
イポーラトランジスタと比較して各種の優れた利点を有
することから、最近広く利用されるようになってきたい
わゆる電界効果トランジスタの中でも、マイクロ波など
の高周波、高性能素子において有用であるとされ、また
より高周波動作性を改善するためにＧａＡｓを代表とす
る［−Ｖ族化合物半導体などの利用が検討され、広範な
研究がなされている。

しかしながら、従来提案されているＭＥＳＦＥＴの構造
（第２図および第３図参照）では、既に述べたような各
種の欠点があり、これを実用化するには更に改良を加え
、より満足できる特性のものとする必要がある。

そこで、本発明の目的は、上記の如き従来のＭＥＳＦ、
ＥＴの呈する諸欠点を克服し、実用化するのに充分な程
度まで素子特性の改良されたＭＥＳＦＥＴを提供するこ
とである。

本発明のもう一つの目的は、上記のような優れた特性を
有するＭＥＳＦＥＴを高い歩留りで、量産し得るＭＥＳ
ＦＥＴの製造方法を提供することにある。

さらに本発明の別の目的は、上記各目的を達成する際に
製造が容易０、特にソース並びにドレイン電極の形成が
容易なＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ及びその製造方法を提供
することである。

ｇ題５．を解決するための 本発明者等は、ＭＥＳＦＥＴの上記の如き現状に鑑みて
、その上記諸欠点を解決すべく種々検討研究した結果、
オーミック電極をゲート電極に対して自己整合的に形成
することが上記目的を達成する上で極めて有効であるこ
とを知り、本発明を完成するに至った。

即ち、本発明のショットキーゲート電界効果トランジス
タは、半絶縁性半導体基板、該半導体基板表面上に形成
された動作層および該動作層上に形成されたソース電極
、ゲート電極並びにドレイン電極を備えたショットキー
ゲート電界効果トランジスタであって、上記動作層は少
なくとも２つの部分、即ち第１の動作層と該第１の動作
層に接してその両側に形成されかつ該第１の動作層より
も大きい単位面積当りの不純物量を有する第２の動作層
とからなり、前記ゲート電極は前記第１の動作層と直接
接する部分、絶縁膜を介して前記第１及び各第２の動作
層と接する部分、及び空隙を介して前記各第２の動作層
表面上に張出しているオーバーハング部分を含み、さら
に前記ゲート電極の前記ソース並びにドレイン電極間の
両端面は該ゲート電極側の前記ソースおよびトレイン電
極の各端面を前記半絶縁性半導体基板上方へ延長した垂
直面又はその近傍に形成されており、また前記ソース及
びドレイン電極は前記ゲート電極のオーバーハング部分
と接触しない厚さに形成されている、構造を備えている
。

また、本発明のＭＥＳＦＥＴの製造方法は、形成された
ゲート電極をマスクとして絶縁膜をエンチングして第２
の動作層上にソース並びにドレイン電極形成用の開口部
を形成すると共に、さらに前記ゲート電極と前記第２の
動作層間に存在する前記絶縁膜の一部を除去して空隙部
を形成する工程と、 前記絶縁膜の厚さより１い厚さでオーミック金属を蒸着
し、前記ゲート電極に対して自己整合的にソースおよび
ドレイン電極を形成する工程、を含んでいる。

及１蝕 本発明のＭＥＳＦＥＴの構成は、例えば添付第１図（ｃ
ｌ）を参照することにより最も良く理解することができ
る。即ち、半絶縁性半導体基板ＺＯ１例えばＣｒ、Ｏを
ドーピングしたＱａＡｓ、ＦｅをドーピングしたＩｎＰ
などのように各種不純物をドーピングして半絶縁性１ヒ
した各種半導体基板と、この半絶縁性半導体基板表面上
に形成された第１の動作ｆｇＪ２１と、この第１の動作
層２１の両側に形成されかつ該第１の動作層よりも高不
純物濃度を有する第２の動作層２２と、第２の動作層２
２と、第１の動作層２１上に設けられたゲート電極２３
、例えばＴｉ／　Ｐ　Ｉ−／　Ａ　ｕなどと、第２の動
作層２２上にオーミック接続されたソース電極２４およ
びドレイン電極２５、例えばＡｕ−Ｇｅ合金などで構成
される。この態様ではゲート電極２３は第１動作層２１
と接すると共に、その両側において、絶縁層２６および
２７を介して第２の動作層２２上および空隙２８３介し
て第２の動作層２２上に張り出しているオーバーハング
部分２３ａを含む、構成となっている。さらにゲート電
極２３のソース並びにドレイン電極側の両端面、即ちオ
ーバーハング部分２３ａの端面ばグー１〜電極２３側の
ソース電極２４の端面並びにドレイン電極２５の端面を
半絶縁性半導体基板２０の上方に延長した垂直面又はそ
の近傍に形成されている。さらに、ソース電極２４並び
にドレイン電極２５はゲート電極２３のオーバーハング
部分２３ａと接触しない厚さで形成されている。

上述のようなＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔを製造するための
本発明の方法は、例えば第１図（ａ）〜（ｄ）に示すよ
うな工程に従って実施できる。まず、半絶縁性半導体基
板２０上に、例えば各種エピタキシャル成長法（ハライ
ド系気相成長法、有機金属エピタキシャル成長法（ＯＭ
　ＣＶ　Ｄ　）、分子線エピタキシャル成長法（Ｍ　Ｂ
　Ｅ　）などの他、イオン注入法（これはエピタキシャ
ル層の形成後該層に対して行うこともできる）などを利
用して第１の動作層２１を形成する。更に多層構造レジ
スト２９をマスクとして用いて、イオンを高濃度で注入
して、第１の動作層２１の両側に第２の動作層２２を形
成する。これらの動作層の形成は、また、まず基板２０
の全体に第１の動作層２１として比較的低不純物濃度の
エピタキシャル層を形成し、次いで、レジストマスクを
用いて第２の動作層を形成すべき領域に更に高濃度でド
ーピングすることによって実施することもできる。

ここで、イオン注入法を利用する場合には、イオン注入
操作に付される半導（＊結晶（基板）は、その注入領域
における結晶性が著しく乱され、特に高濃度イオン注入
される第２の動作層では殆ど非晶質状態となってしまう
ので、この非晶質状態を回復させる処理を行うか、予め
保護膜（例えばＳ；Ｎ　、Ｓ　ｉｏ　２．５ｉＮＯ等の
非晶質膜）を適用シタ後、イオン注入操作することによ
り非晶質化あるいは更に化合物半導体にあっては高蒸気
圧成分の蒸発を防止することができる。かくして、不純
物ドーピングされた動作層は活性化熱処理（−最に８０
０〜９００１ｉｒ”Ｃ）した後完成される（第１図（ａ
）参照）。

また、活性層をまずエピタキシャル成長法で形成し、次
いでイオン注入法を利用して高濃度動作層を形成する場
合、不純物のＣｒなどが基板から拡散することによって
基板・活性層界面に多数のヒステリシスを生じるなど、
いわゆるルーピング現象を生ずる可能性があるので通常
、高純度・高抵抗バッファ層を１〜５μ度成長させた後
活性層の成長を行う。

第１図（ａ）の操作において、基板上にはＳｉＮ膜２６
を形成した例を示したが、上記の如く他の膜であっても
よく、表面劣化の防止を実現し得るものであれば、材質
、厚さ等に制限はない。また、上記の如き結晶性の回復
処理を施す場合には、この保護膜は不要である。このよ
うな構成のいずれも本発明の範囲に含まれ、図示のもの
に制限されない。

次いで第１図（ｂ）に従って、第１図（ａ）に示した状
態にある中間製品に例えばスパッタ法などにより第２層
目の５ｉ０２等の絶縁膜２７を形成し、リフＩ〜オフに
よりレジスト２９を除くことにより、ショッＩ・キー接
合用の開口部を形成し、更にこの絶縁膜２７をマスクと
して該開口部の第１の絶縁膜２６を除去し、第１の動作
層を露出させる。ここで、絶縁膜２６がＳｉＮである場
合には、プラズマエツチング装置を用い、ＣＦ、等のエ
ツチングガスを用いたドライエツチングなどにより上記
操作を実施できる。また、ＳｉＮ以外の保護膜を用いた
場合にも公知の方法に従って同様に処理できる。

かくして形成した開口部を含む領域に蒸着法、スパッタ
リング法、イオンブレーティング法等の成膜法に従って
ゲート電極用金属膜を堆積し、次いでリフ１〜オフ法、
フォトエツチング法等によりゲートＴ、＆　２３を形成
する。このゲート金属材料としては、Ｔｉ／ＰＬ／Ａｕ
、Ｐ　し／Ｐｄ／Ｎｉ、Ｐｄ／Ｎｉ／Ｒｈ、Ｎ　ｉ／’
Ａｕ、Ｒ１＋／　Ａｕなど良好なショットキー接な性を
有する従来公知の任意の材￥：）から適宜選択して使用
することができる。

かくして、ゲート電極２３を形成した後、フォトリング
ラフイーにより、レジスト層３０を形成する。

これは以下で述べるソース・ドレイン電極形成用の開口
部を形成する際のマスクの一部を構成するものであり、
ゲート電極に隣接する端部とは反対側においてソース・
ドレイン形成領域を画成する機能を果たす、また、基板
２０上に形成される各素子間の絶縁距離を保障する役割
３も演する。従って、このレジストとしては以下の絶縁
膜のエツチングに対して耐性を有する材料、例えば０Ｆ
ＰＲ８００などから運ぶことが鼾ましい。

更に、第１図（ｃ）に示すように、上記のようにして形
成したゲート電極２３並びにレジスト層３０をマスクと
して、例えば反応性イオンエツチング技術などによって
絶縁膜２７および２６（存在する場合）を除去し、高濃
度動作層く第２の動作層）２２を露出させ、ソース・ト
レイン電極形成用の開口部を設ける。この時、ゲート電
極２３と各第２の動作層２こめ間に存在する絶縁１１ｉ
２６，２７の一部をエツチングにより除去し、ゲート＠
、極下をアンダーカットして空隙２８を形成する。この
アンダーカットの存在により、リフトオフによるソース
並びにトレイン電極の形成が容易となる０次いで該開口
部にオーミック金属を蒸着、スパッタリング、イオンブ
レーティング等の各種の方法に従って堆積し、リフトオ
フした後合金化し、ゲート電極２３に自己整合的にソー
ス電極２４並びにドレイン電８ｉ２５を形成する。この
ソース電極２４並びにドレイン電極２５の厚さは絶縁膜
ｚ７および２６（存在する場合〉の厚さよりも薄く、ゲ
ート電極２３と接触しない厚さにする必要がある。一方
、ゲート電極２３の上にも前３己オーミツク金属を堆積
してゲート電極を完成する。前記オーミンク金属として
は、例えばＡｕ−Ｇｅ系、Ａｕ−Ｇｅ／Ｎｉ系、Ｎｉ−
Ｇｅ系、Ａｕ−Ｃｒ系、Ａｕ−Ｐｔ−Ｃｒ系などを挙げ
るこができる。

なお、前記実施例において、ＭＥ　Ｓ　Ｆ　ＥＴの構造
及びＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの製造方法は単一ゲートの
場合について説明したが、複数のゲートを有する場合に
も付加的な工程を加えることにより同様に実施できる。

１良涯 第１図に示したような構成に従って、本発明によるＭＥ
ＳＦＥＴを作製した。まず、半絶縁性基板として半絶縁
性のＧａＡｓ基板を用い、その上に保護膜としてＳｉＮ
膜を１．０００人の厚さで蒸着し、この保護膜を介して
第１の動作層をイオン注入法に従って形成した。

注入イオン：Ｓｉ 注入濃度　：２　Ｘ　１０　”／ｃｚ２次いで゛、フォ
トリソグラフィーによって多層構造を有するレジスト膜
（ＯＦ　Ｐ　Ｒ８００、ＳｉＮおよびＯＦ　Ｐ　Ｒ８０
０）をゲート電極形成領域、Ｅに形成し、その両側にイ
オン注入を行って高濃度でイオン注入された第２の動作
層を形成する。

注入イオン：Ｓｉ 注入濃度　：２　Ｘ　１０　”／ｃｘ”上記レジストを
マスクとしてスパッタ法によりＳｉ○、膜を２，０００
人の厚さで形成し、リフトオフ法によりショットキー接
合用開口部を第１の動作層上に形成し、アニール処理３
施し、次いで５Ｉ０２絶縁膜をマスクとして動作層上に
形成した開口部のＳｉＮ膜をエツチングガスとしてＣＦ
、を用いてプラズマエツチング装置により、除去して第
１の動作層を露出させ、しかる後に開口部を含む領域に
Ｔ　ｉ／　Ｐ　ｔ／　Ａ　ｕを蒸着し、リフトオフ法に
よりゲート電極分形成した。

次いで、別途レジスト膜（ＯＦＰＲ８００）を用いてゲ
ート電極と隣接する部分以外のソース・ドレイン電極端
部を画成するようにフォトリソグラフィー法に従ってレ
ジストパターンを形成する。

更に、かくして得たゲート電極並びにレジスト膜をマス
クとして、反応性イオンエツチングにより絶縁膜のエツ
チングを行い、ソース並びにドレイン電極用の開口部と
、ゲート電極と第２の動作層との間の該絶縁膜の一部を
除去して空隙を形成する。ここではエツチングガスとし
てＣＦ、＋０２系ガスを使用し、ガス圧２　Ｘ　１０−
２Ｔｏｒｒの下でエツチングを行った。

最後に、オーミック金属としてＡｕ−Ｇｅ／Ｎｉを蒸着
し、リフトオフして前記開口部に該オーミック金属より
薄い厚さでソース電極およびドレイン電極パターンを形
成した陵、オーミック金属の合金化を行うことによって
、ゲート電極と自己整合的にオーミック電極即ちソース
電極、ドレイン電極を形成し、本発明によるＭＥＳＦＥ
Ｔを得た。

かくして得られたＭＥＳＦＥＴはゲート電極オーミック
電極間の間隔を十分に小さくすることができ、またゲー
ト　ソース間並びにゲーｌ〜・トレイン間直列抵抗を大
幅に低減し、高周波特性の向上を図ることができた。

１１へ肱１ 以上詳しく説明したように、ＭＥＳＦＥＴを本発明の第
１［２１（ｄ）に示すような構成とすることにより、従
来のＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔで問題となっていた、ゲー
ト・ソース間あるいはゲーＩ・・ドレイン間の抵抗値の
大きなことに基く相互コンダクタンスｇｍが小さいとい
う問題、ゲー１〜・ソース間の直列抵抗が大きいことに
よる雑音特性の劣イヒなどを有利に解決することができ
た。更に本発明のＭＥＳＦＥＴのゲート電極は空隙を介
して各第２の動作層表面上に張出しているオーバーハン
グ部分を含んだ構造であるので、製造が容易であり歩留
りの向上を図ることができる。

また、本発明のＭＥＳＦＥＴ−の製造方法によれば、ゲ
ート電極をまず形成し、このゲート電極パターンをマス
クとして使用する自己整合的なソース・ドレイン電極の
形成に基き、従来法にみられた製造プロセス上の位置合
せの精度が低く、そのためゲート・オーミック；径間距
Ｍ１−大きくせざるを得す、高周波動作に十分な直列抵
抗が得られないという重大な問題をほぼ解決することが
できた。また、自己整合的に電極形成を行っているので
位置合せ誤差が小さく、その結果ゲート・ソース間抵抗
のバラツキも小さいために、著しく改善された素子製造
歩留りを達成することができる。

さらに、ゲート電極と第２の動作層間に存在する絶縁膜
の一部を除去して空隙を形成する工程を含んでいるので
、リフトオフによるソース並びにドレイン電極の形成が
容易となり、製造技術の向上を図ることができる。

【図面の簡単な説明】

第１図（ａ）　Ｎ（ｄ）は本発明のＭＥＳＦＥＴの製造
方法を説明するための各工程を模式的に示した断面図で
あり、 第２図は従来のＭＥＳＦＥＴの構成を説明するための模
式的な断面図であり、 第３図は別の従来の製造方法により得られたＭＥＳＦＥ
Ｔの構成並びにその有する欠点を説明するだめの模式的
な断面図である。 〔主な参照番号〕 １．２０・・・半絶縁性半導体基板 ２．２１・・・動作層　　　　３．２３・・・ゲート電
極４．２４・・・ソース電極　　５，２５・・・ドレイ
ン電極１０．２２・・・高濃度動作層　１１．２６・Ｓ
ｉＮ膜１２．２７・・・Ｓ　ｉ　Ｏ２膜 ２３ａ・・・オーバーハング部分　２８・・空隙２９・
・・多層構造レジスｌ−３０・・・レジスト特許出願人
　　日本電信電話株式会社 同　　　　　住友電気工業株式会社 ゴ７−コ二“□ １子；シ・・、′ 代理人　　弁理士　　湯　浅　恭　二２、・、二１（外
５名） 第１図 ２８２１２！ｊｚ

Claims (6)

【特許請求の範囲】
1. （１）半絶縁性半導体基板表面上に形成された少なくと
   も２つの部分、すなわち第１の動作層と該第１の動作層
   に接してその両側に形成されかつ該第１の動作層よりも
   大きい単位面積当りの不純物量を有する第２の動作層と
   、 前記各第２の動作層上に夫々形成されたソース電極及び
   ドレイン電極と、 前記第１の動作層と直接接する部分、絶縁膜を介して前
   記第１及び各第２の動作層と接する部分、及び空隙を介
   して前記各第２の動作層表面上に張出しているオーバー
   ハング部分を含み、前記第１の動作層上に形成されたゲ
   ート電極と、を備え、前記ゲート電極の前記ソース並び
   にドレイン電極側の両端面は該ゲート電極側の前記ソー
   ス並びにドレイン電極の各端面を前記半絶縁性半導体基
   板上方に延長した垂直面又はその近傍に形成されており
   、さらに前記ソース並びにドレイン電極は前記ゲート電
   極のオーバーハング部分と接触しない厚さで形成されて
   いる、ショットキーゲート電界効果トランジスタ。
2. （２）半絶縁性半導体基板、その表面上に形成された第
   １の動作層および該第１の動作層の両側に設けられ、そ
   れよりも高不純物濃度の第２の動作層、第２の動作層上
   にオーミック接続されたソース電極およびドレイン電極
   ならびに第１の動作層と接すると共に絶縁膜を介して、
   第２の動作層と接しているゲート電極とで構成されたシ
   ョットキーゲート電界効果トランジスタの製造方法であ
   って、 形成されたゲート電極をマスクとして前記絶縁膜をエッ
   チングし、前記第２の動作層上に前記ソース並びにドレ
   イン電極形成用の開口部を形成すると共に、さらに前記
   ゲート電極と前記第２の動作層間に存在する前記絶縁膜
   の一部を除去して空隙を形成する工程と、 前記絶縁膜の厚さより薄い厚さでオーミック金属を蒸着
   し、前記開口部に上記ゲート電極に対して自己整合的に
   ソースおよびドレイン電極を形成する工程を含むことを
   特徴とする上記ショットキーゲート電界効果トランジス
   タの製造方法。
3. （３）上記第１の動作層および第２の動作層の形成をイ
   オン注入法により行うことを特徴とする特許請求の範囲
   第２項記載の方法。
4. （４）上記第１の動作層の形成を、気相エピタキシャル
   成長法により行うことを特徴とする特許請求の範囲第２
   項記載の方法。
5. （５）上記第１の動作層のゲート電極形成領域の両側に
   イオン注入することにより第２の動作層を形成すること
   を特徴とする特許請求の範囲第４項記載の方法。
6. （６）上記ゲート電極材料がＴｉ／Ｐｔ／Ａｕ、Ｐｔ／
   Ｐｄ／Ｎｉ、Ｐｄ／Ｎｉ／Ｒｈ、Ｎｉ／ＡｕまたはＲｈ
   ／Ａｕであることを特徴とする特許請求の範囲第２〜第
   ５項のいずれか１項に記載の方法。