JPS58123779A - シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 - Google Patents
シヨツトキゲ−ト電界効果トランジスタ及びその製造方法Info
- Publication number
- JPS58123779A JPS58123779A JP57007118A JP711882A JPS58123779A JP S58123779 A JPS58123779 A JP S58123779A JP 57007118 A JP57007118 A JP 57007118A JP 711882 A JP711882 A JP 711882A JP S58123779 A JPS58123779 A JP S58123779A
- Authority
- JP
- Japan
- Prior art keywords
- active layer
- layer
- pattern
- effect transistor
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロ波特性が良好でしかも製造が：１・・
： 容易なショットキゲート電界効果トランジスタに関する
ものである。
： 容易なショットキゲート電界効果トランジスタに関する
ものである。
本発明は、材料については何ら制限されるものではな（
、Ｓｉなどの単元素半導体あるいは化合物半導体など広
く一般の半導体材料に適用できるものであるが、以下半
導体材料として動作速度の大きい利点をもつ化合物半導
体のうちＧ ａ Ａ ｓを例にとって説明を行う。
、Ｓｉなどの単元素半導体あるいは化合物半導体など広
く一般の半導体材料に適用できるものであるが、以下半
導体材料として動作速度の大きい利点をもつ化合物半導
体のうちＧ ａ Ａ ｓを例にとって説明を行う。
従来のショットキゲート電界効果トランジスタの一般的
な構造は、第１図の断面図に例示するように、ＧａＡｓ
などの半絶縁性半導体基板１１の表面にエピタキシャル
成長やイオン注入によって一様な厚さのｎ型動作層１２
を形成したのち、この動作層の表面に金属を蒸着させる
方法等によりソース電極１３、ドレイン電極１４及びシ
ョットキゲート電極１５を形成したものである。このよ
うな従来構造のショットキゲート電界効果トランジスタ
においては、ゲート・ソース間抵抗が大きいため良好な
マイクロ波特性が得られない。また高速スイッチング動
亡においても劣る。そのため、ゲート・ソース間抵抗を
低減す、る技術が強く求められていな。
な構造は、第１図の断面図に例示するように、ＧａＡｓ
などの半絶縁性半導体基板１１の表面にエピタキシャル
成長やイオン注入によって一様な厚さのｎ型動作層１２
を形成したのち、この動作層の表面に金属を蒸着させる
方法等によりソース電極１３、ドレイン電極１４及びシ
ョットキゲート電極１５を形成したものである。このよ
うな従来構造のショットキゲート電界効果トランジスタ
においては、ゲート・ソース間抵抗が大きいため良好な
マイクロ波特性が得られない。また高速スイッチング動
亡においても劣る。そのため、ゲート・ソース間抵抗を
低減す、る技術が強く求められていな。
このような問題を解決するため、第２図に例示するよう
に、ピンチオフ電圧を支配するゲート直Ｆの動作層１２
’の厚みを所望値に保つなまま、ソース電極近傍の動作
層１２“の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電隠１３及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄＜シｔｓのち、各電極１３．１４及
び１５を形成している。
に、ピンチオフ電圧を支配するゲート直Ｆの動作層１２
’の厚みを所望値に保つなまま、ソース電極近傍の動作
層１２“の厚みを大きくする構造が提案されている。こ
の構造は、まずソース電隠１３及びドレイン電極１４直
下の厚みに相当する一様な厚みの動作層を形成したのち
、ゲート電極１５の直下となるべき箇所１２′のみをエ
ツチング等により薄＜シｔｓのち、各電極１３．１４及
び１５を形成している。
しかしながらこのような構造では、動作層表面が平坦で
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
ないから電極形成のための微細なホトリソグラフィ等が
困難であるばかりでなく、動作層のエツチング制御に極
めて厳しい精度が要求されるために歩留りが低くなって
しまう欠点がある。
まな、ＭＥＳＦＥＴの高周波特性を向上させるためには
、ゲート長を極力小さくする必要がありそのために素子
製作上極めて微細な精密加工が要求される。しかし、従
来の製造方法においては、ゲート電極１５のパターンを
レジストに形成する際にそのゲートパターンの極く近傍
にソース電極１３およびドレイン電極１４による段差が
、動作領域１２の段差に加えて存在するため平坦面にお
けるときよりもフォトレジストパターンの解像度が低下
し、１μｍ程度の短いゲートパターンを確実に形成する
ことが困難であった。特にＧａＡｓ等の化合物半導体で
は、ゲート電極１５を形成する前にソース電極１３およ
びドレイン電極１４の合金処理を行なって、その接触抵
抗の低下を図ることが一般に行なわれているが、接触抵
抗を充分小さくしようとして充分な高温で、しかも長時
間の合金処理を行なうとソース、ドレイン電極金属の凝
集がおこり、著しく大きな段差が生じ易く、このことも
、ゲート用フォトレジストパターンの解像度を悪化させ
る原因になっている。
、ゲート長を極力小さくする必要がありそのために素子
製作上極めて微細な精密加工が要求される。しかし、従
来の製造方法においては、ゲート電極１５のパターンを
レジストに形成する際にそのゲートパターンの極く近傍
にソース電極１３およびドレイン電極１４による段差が
、動作領域１２の段差に加えて存在するため平坦面にお
けるときよりもフォトレジストパターンの解像度が低下
し、１μｍ程度の短いゲートパターンを確実に形成する
ことが困難であった。特にＧａＡｓ等の化合物半導体で
は、ゲート電極１５を形成する前にソース電極１３およ
びドレイン電極１４の合金処理を行なって、その接触抵
抗の低下を図ることが一般に行なわれているが、接触抵
抗を充分小さくしようとして充分な高温で、しかも長時
間の合金処理を行なうとソース、ドレイン電極金属の凝
集がおこり、著しく大きな段差が生じ易く、このことも
、ゲート用フォトレジストパターンの解像度を悪化させ
る原因になっている。
また、ゲート電極１５は既に形成されているソース電極
１３とドレイン電極１４の中間に±０．２１１ＴｒＬ以
下の位置精度で形成する必要がある。さらにソース電極
１３とゲート電極１５の間隔は、八ｍ５ＦＴ’、’Ｉ’
の電気的特性にあって、ソースゲート間の寄生抵抗、寄
生容量に直接影響するので、両電極間の距離はできる限
り小さく、かつ高精度に制御する必要があり、上述の位
置精度は、この電極間距離の点でも必要となる。しかし
この様な微細パターンを高精度で形成することは、従来
の技術では極めて困難であり、従って製造歩留りが著し
く低いという問題点があった。
１３とドレイン電極１４の中間に±０．２１１ＴｒＬ以
下の位置精度で形成する必要がある。さらにソース電極
１３とゲート電極１５の間隔は、八ｍ５ＦＴ’、’Ｉ’
の電気的特性にあって、ソースゲート間の寄生抵抗、寄
生容量に直接影響するので、両電極間の距離はできる限
り小さく、かつ高精度に制御する必要があり、上述の位
置精度は、この電極間距離の点でも必要となる。しかし
この様な微細パターンを高精度で形成することは、従来
の技術では極めて困難であり、従って製造歩留りが著し
く低いという問題点があった。
本発明は上述した従来の問題点に鑑みてなされｋもので
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
あり、その目的とするところは、マイクロ波特性及び歩
留りが良好なショットキゲート電界効果トランジスタを
提供することにある。
以下本発明の詳細を実施例によって説明する。
第３図は本発明の一実施例のショットキゲート電界効果
トランジスタの断面図であり、２１はＧａＡｓなどの半
絶縁性半導体基板、２，２はｎ型動作層、２３はソース
電極、２４はドレイン電極、２５はショットキゲート電
極である。２６は絶縁膜である。本発明の電界効果トラ
ンジスタは第８図に例示するように、動作層表面が平坦
でかつソース・ドレイン間の動作層２２“の単位面積当
りのキャリア数をゲート直下の動作層２２′のキャリア
数よりも太きく Ｌ、＆構造で、かつ動作層２２“、同
２２′とゲート電極２５および高い不純物濃度層２２１
とソース電極２８・ドレイン電極２４とが全て同一の絶
縁膜パターン２６を基に形成されるいわゆるセルフアラ
イメント方法を用いる。このため電界効果トランジスタ
の各構成要素の位置関係が自動的に互いに高精度で決定
される。このことから本発明によれば、製造工程が簡便
になり歩留りが向上すると同時に微細な加工が可能にな
る等の利点を有する。
トランジスタの断面図であり、２１はＧａＡｓなどの半
絶縁性半導体基板、２，２はｎ型動作層、２３はソース
電極、２４はドレイン電極、２５はショットキゲート電
極である。２６は絶縁膜である。本発明の電界効果トラ
ンジスタは第８図に例示するように、動作層表面が平坦
でかつソース・ドレイン間の動作層２２“の単位面積当
りのキャリア数をゲート直下の動作層２２′のキャリア
数よりも太きく Ｌ、＆構造で、かつ動作層２２“、同
２２′とゲート電極２５および高い不純物濃度層２２１
とソース電極２８・ドレイン電極２４とが全て同一の絶
縁膜パターン２６を基に形成されるいわゆるセルフアラ
イメント方法を用いる。このため電界効果トランジスタ
の各構成要素の位置関係が自動的に互いに高精度で決定
される。このことから本発明によれば、製造工程が簡便
になり歩留りが向上すると同時に微細な加工が可能にな
る等の利点を有する。
第４図は、第３図の電界効果トランジスタの製造方法の
一例を示す断面図である。
一例を示す断面図である。
まず第４図（８）に示すように、Ｑ ａ Ａ ｓの半絶
縁性基板２１の表面に絶縁材料からなるパターン２７を
形成する。このパターン２７をマスクトシて１回目のイ
オン注入を行なう。″この注入はゲート・ソース間抵抗
を小さく１・するため高ドーズ量でかつゲート寄生容量
を小さくなるように深い位置に導伝層を形成するため大
きな加速電圧でエネルギでかつ注入量を１．（１１０１
３ドーズ活にてイオン注入を行なう。−例として、Ｓｔ
を２００ ＫｅＶの注入をし、マスク用パターン２
７としては厚さ１．５μ虎のポリイミド樹脂を用い通常
のフォトリングラフィとスパッタエツチングにより形成
した。
縁性基板２１の表面に絶縁材料からなるパターン２７を
形成する。このパターン２７をマスクトシて１回目のイ
オン注入を行なう。″この注入はゲート・ソース間抵抗
を小さく１・するため高ドーズ量でかつゲート寄生容量
を小さくなるように深い位置に導伝層を形成するため大
きな加速電圧でエネルギでかつ注入量を１．（１１０１
３ドーズ活にてイオン注入を行なう。−例として、Ｓｔ
を２００ ＫｅＶの注入をし、マスク用パターン２
７としては厚さ１．５μ虎のポリイミド樹脂を用い通常
のフォトリングラフィとスパッタエツチングにより形成
した。
ここでマスク用パターン２７はイオン注入や熱拡散のマ
スクの役割を果なす材料でかつ絶縁＄２６に対し選択的
に除去できれば良〈実施例のポリイミドに限定されるも
のではない。
スクの役割を果なす材料でかつ絶縁＄２６に対し選択的
に除去できれば良〈実施例のポリイミドに限定されるも
のではない。
第１回めのイオン注入の後（ハ）図のように基板全面に
絶縁膜２６′を形成する。本実施例では真空蒸着法によ
り形成しな厚さ３０００ＡのＳｊＯｇ膜を用いた。
絶縁膜２６′を形成する。本実施例では真空蒸着法によ
り形成しな厚さ３０００ＡのＳｊＯｇ膜を用いた。
絶縁膜２６′はアニール等の高温プロ七スに耐性を有す
れば本発明の要素を満なす。このため材料としては酸化
シリコンに何ら限定されるものでなく８００°Ｃ程度の
温度でも半導体と不必要な反応を生じない耐熱性の優れ
た材料であれば良く窒化シリコン、酸化アルミニウム、
酸化ジルコニウム、酸化チタニウム、窒化アルミニウム
等の無機化合物膜も可能である。また形成法については
、基板２１やマスク用パターン２７を損なわないもので
あれば蒸着法に限らずＣＶＤ法、プラズマＣＶＤ法、ス
パッタ法等任意のものが可能である。
れば本発明の要素を満なす。このため材料としては酸化
シリコンに何ら限定されるものでなく８００°Ｃ程度の
温度でも半導体と不必要な反応を生じない耐熱性の優れ
た材料であれば良く窒化シリコン、酸化アルミニウム、
酸化ジルコニウム、酸化チタニウム、窒化アルミニウム
等の無機化合物膜も可能である。また形成法については
、基板２１やマスク用パターン２７を損なわないもので
あれば蒸着法に限らずＣＶＤ法、プラズマＣＶＤ法、ス
パッタ法等任意のものが可能である。
次いで、マスク用パターン２７をヒドラジン、又はＯ１
Ｉガスプラズマで除去し新しくフォトレジストパターン
２８を形成する。これをマスクとして図（Ｑに示すよう
に絶縁膜２６′をＣＦ４ガスプラズマで開孔し、絶縁膜
パターン２６を形成する。
Ｉガスプラズマで除去し新しくフォトレジストパターン
２８を形成する。これをマスクとして図（Ｑに示すよう
に絶縁膜２６′をＣＦ４ガスプラズマで開孔し、絶縁膜
パターン２６を形成する。
フォトレジストパターン２８をマスクとして第２回目の
イオン注入を行ない高濃度不純物層２２′＃を形成する
。このイオン注入はソース電極・ドレイン電極と動作層
との電極接触を低抵抗なオーミック性とするなめのもの
であり、基板２１の表面近傍に高濃度不純物層を形成す
る。このためのイオン注入条件としては、−例として注
入エネルギ８０ ＫｅＶ、注入量Ｉ Ｘ １０ ”ドー
ズ層を選択した。
イオン注入を行ない高濃度不純物層２２′＃を形成する
。このイオン注入はソース電極・ドレイン電極と動作層
との電極接触を低抵抗なオーミック性とするなめのもの
であり、基板２１の表面近傍に高濃度不純物層を形成す
る。このためのイオン注入条件としては、−例として注
入エネルギ８０ ＫｅＶ、注入量Ｉ Ｘ １０ ”ドー
ズ層を選択した。
この後絶縁膜パターン２６を残してフォトレジストパタ
ーン２８を除去し、図（ハ）に示すようを別の７オトレ
ジストパターン２９を形成する。この状態でフォトレジ
ストパターン２９、絶縁膜バター７２６′ｔ−マスクと
して第３回目の注入を行なう。
ーン２８を除去し、図（ハ）に示すようを別の７オトレ
ジストパターン２９を形成する。この状態でフォトレジ
ストパターン２９、絶縁膜バター７２６′ｔ−マスクと
して第３回目の注入を行なう。
この注入は電界効果トランジスタの動作層２２′を形成
するためのものであり、この動作層の厚み及びキャリア
濃度は所望のピンチオフ電圧全実現する値に選択される
。例えば、ピンチオフ電圧０． ＩＶを実現するために
、注入エネルギ５ Ｑ ＫｅＶ、注入量１．５Ｘ１０”
ドーズ麿（ただし活性率を°１００優とする。）が選択
される。
するためのものであり、この動作層の厚み及びキャリア
濃度は所望のピンチオフ電圧全実現する値に選択される
。例えば、ピンチオフ電圧０． ＩＶを実現するために
、注入エネルギ５ Ｑ ＫｅＶ、注入量１．５Ｘ１０”
ドーズ麿（ただし活性率を°１００優とする。）が選択
される。
イオン注入の注入量から明らかなように、ソース電極２
３近傍の動作層２２“内のキャリア総数はゲート電極２
５の直下の動作゛層２２′内のキャリア総数に比べて約
７倍大きく、そのため、ゲート・ソース間抵抗は動作層
２２“が一様に形成される場合に比べて少なくとも７分
の１に低下する。一方動作層２２“は高い加速電圧で深
く注入形成せられており、２２＃の表面近くのキャリア
濃度は充分低いなめにゲート寄生容量を充分小さくしう
る効果がある。。。後、７オト、ジＸ”）／’、−７２
９を除去した後アニールし注入元素の活性化を行なう。
３近傍の動作層２２“内のキャリア総数はゲート電極２
５の直下の動作゛層２２′内のキャリア総数に比べて約
７倍大きく、そのため、ゲート・ソース間抵抗は動作層
２２“が一様に形成される場合に比べて少なくとも７分
の１に低下する。一方動作層２２“は高い加速電圧で深
く注入形成せられており、２２＃の表面近くのキャリア
濃度は充分低いなめにゲート寄生容量を充分小さくしう
る効果がある。。。後、７オト、ジＸ”）／’、−７２
９を除去した後アニールし注入元素の活性化を行なう。
なお互いに接して形成されに動作層２２’、２２“はイ
レな動作層となる。
レな動作層となる。
この後、第４図（ト）に示すように、絶縁膜パターン２
６を形成し、ソース電極２３、ドレイン電極２４を形成
する。
６を形成し、ソース電極２３、ドレイン電極２４を形成
する。
最後に、第４図■に示すように、通常の蒸着及びリング
ラフィ技術を用いてゲート電極２５を形成する。
ラフィ技術を用いてゲート電極２５を形成する。
なお、図（ト）で示されるようにソース電極２３、ドレ
イン電極２４は高濃度不純物層２２１よりも、またゲー
ト電極２５は動作層２２′よりもはみ出した構造となっ
ている。これは通常のフォトリソグラフィで生ずるパタ
ーンの位置合わせずれを考慮したものである。
イン電極２４は高濃度不純物層２２１よりも、またゲー
ト電極２５は動作層２２′よりもはみ出した構造となっ
ている。これは通常のフォトリソグラフィで生ずるパタ
ーンの位置合わせずれを考慮したものである。
本発明においては、第１回目、のイオン注入のマスク用
パターン２７と反転し＆絶縁膜パターン２６を形成する
ことが本；１質的要素である。従って絶縁膜パターン２
６は、絶縁Ｗｘ２６の形成法及び材料に応じて異なった
形成方法が可能である。以下に実施例に即して説明する
。
パターン２７と反転し＆絶縁膜パターン２６を形成する
ことが本；１質的要素である。従って絶縁膜パターン２
６は、絶縁Ｗｘ２６の形成法及び材料に応じて異なった
形成方法が可能である。以下に実施例に即して説明する
。
第１回目の注入の後、図（ｑに示すように高濃度不純物
層に相当する部分にフォトレジストパターン２８を形成
する。ここで真空蒸着法等公知の技術で基板全面に絶縁
膜２６′を形成しフォトレジストパターン２８を除去す
るいわゆるリフト・オフ法によって絶縁膜パターン２６
を得ることができる。本実施例では真空蒸着法により厚
さ８０００Ａ（１） ８ ｉｏｚ 膜のパターンを得た
。フォトレジストパターン２８のみをアセトンで溶解す
ると図０に示すような構造が得られ第１回目の注入に用
いたマスク用パターン２７をそのまま高濃度不純物層形
成のためのマスク用パターンとして用いることができる
。その後回０以降の工程を経て前実施列と同じものを得
た。
層に相当する部分にフォトレジストパターン２８を形成
する。ここで真空蒸着法等公知の技術で基板全面に絶縁
膜２６′を形成しフォトレジストパターン２８を除去す
るいわゆるリフト・オフ法によって絶縁膜パターン２６
を得ることができる。本実施例では真空蒸着法により厚
さ８０００Ａ（１） ８ ｉｏｚ 膜のパターンを得た
。フォトレジストパターン２８のみをアセトンで溶解す
ると図０に示すような構造が得られ第１回目の注入に用
いたマスク用パターン２７をそのまま高濃度不純物層形
成のためのマスク用パターンとして用いることができる
。その後回０以降の工程を経て前実施列と同じものを得
た。
ここで明記すべきことは、ゲート電極２５の形成に際し
、すでに前工程において動作層２２′と正確に位置を同
一とする部分に酸化シリコン（Ｓｉｎ、）膜２６の窓が
形成されているため、ゲート電極２５が動作層と直接に
接触する部分すなわちショットキ接合部は、動作層２２
′の部分と正確に同一部に形成され、動作層２２とは重
なりを有しないということである。このため後に詳述す
るように不要な静電容量の増大を伴うことがなくすぐれ
たマイクロ液特性を有する■５ＦＥＴが得られるのであ
る。
、すでに前工程において動作層２２′と正確に位置を同
一とする部分に酸化シリコン（Ｓｉｎ、）膜２６の窓が
形成されているため、ゲート電極２５が動作層と直接に
接触する部分すなわちショットキ接合部は、動作層２２
′の部分と正確に同一部に形成され、動作層２２とは重
なりを有しないということである。このため後に詳述す
るように不要な静電容量の増大を伴うことがなくすぐれ
たマイクロ液特性を有する■５ＦＥＴが得られるのであ
る。
さらにソー、スミ極２８、ドレイン電極２４についても
同一の絶縁膜パターン２６によって高濃度不純物層２２
′と同一の位置に形成され、いわゆる七ルファライメン
ートによって両電極が形成でき製作工程の簡略化ができ
るものである。
同一の絶縁膜パターン２６によって高濃度不純物層２２
′と同一の位置に形成され、いわゆる七ルファライメン
ートによって両電極が形成でき製作工程の簡略化ができ
るものである。
以上第３図に例示した構造の電界効果トランジスタをイ
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。
オン注入法により製造する例を説明したが、これを熱拡
散法により製造することもできる。
すなわち、まず拡散定数の太き・なドーパントを基板表
面に接触させて熱拡散を行なうことにより、第４図（８
）の動作層２２“に相当する深い拡散層を形成する。次
にマスク用パターン２６を遮蔽物としてゲート直下の領
域の箇所に拡散定数の小さ６ドーバントを接触させて熱
拡散を行なう１ことにより第４図０の動作層２２′に相
当する浅い拡散層を形成し、最後に電極２８．２４及び
２５を前記実施例に準じて形成すればよい。もち論、同
一ドーパントを用いて、表面不純物濃度、拡散温度、拡
散時間を選定することにより前記の条件を満たすように
することも可能である。
面に接触させて熱拡散を行なうことにより、第４図（８
）の動作層２２“に相当する深い拡散層を形成する。次
にマスク用パターン２６を遮蔽物としてゲート直下の領
域の箇所に拡散定数の小さ６ドーバントを接触させて熱
拡散を行なう１ことにより第４図０の動作層２２′に相
当する浅い拡散層を形成し、最後に電極２８．２４及び
２５を前記実施例に準じて形成すればよい。もち論、同
一ドーパントを用いて、表面不純物濃度、拡散温度、拡
散時間を選定することにより前記の条件を満たすように
することも可能である。
第３図における動作層２２′の長さが短いほど、ＭＦＳ
ＦＥＴの／溝が大きくなって特性上有利であるが、この
長さを短かくすることは、第４図に例示した製造方法に
おいてマスク２７の長さを短かくする際の微細加工技術
の限界によってのみ制限されるだけであり、一般に、こ
のマスクを短くすることは、ゲート金属の長さを短くす
ることよりも容易であるため、従来法より ／ｍの大き
なＭＢＳＦＥＴを作成できる。
ＦＥＴの／溝が大きくなって特性上有利であるが、この
長さを短かくすることは、第４図に例示した製造方法に
おいてマスク２７の長さを短かくする際の微細加工技術
の限界によってのみ制限されるだけであり、一般に、こ
のマスクを短くすることは、ゲート金属の長さを短くす
ることよりも容易であるため、従来法より ／ｍの大き
なＭＢＳＦＥＴを作成できる。
以上の実施例では半導体結晶としてＧａＡｓを使用する
場合を例示したが、必要に応じてＩｎＰその他の■−Ｖ
族化合物半導体やＳｉ等任意の半導体を使用することが
できる。
場合を例示したが、必要に応じてＩｎＰその他の■−Ｖ
族化合物半導体やＳｉ等任意の半導体を使用することが
できる。
以上詳細に説明したように、采４明のシ・ットキゲート
電界効果トランジスタはグー。ト・ソース間の動作層の
キャリア数が大きく、しかもゲート電極直下の動作層と
ゲート電極が同一位置に形成される構造であるからｈが
大きく、ゲート寄生容量が小さい高周波特性が良好なゲ
ート逆耐圧が高くかつ歩留りの良好なショットキゲート
電界効果トランジスタを従来より簡便な工程で実現する
ことができる。
電界効果トランジスタはグー。ト・ソース間の動作層の
キャリア数が大きく、しかもゲート電極直下の動作層と
ゲート電極が同一位置に形成される構造であるからｈが
大きく、ゲート寄生容量が小さい高周波特性が良好なゲ
ート逆耐圧が高くかつ歩留りの良好なショットキゲート
電界効果トランジスタを従来より簡便な工程で実現する
ことができる。
第１図、第２図は従来例の断面図、第３図は本発明の一
実施例の断面図、第４図（６）〜（５）は第３図の電界
効果トランジスタの製造方法の一例を示す２１・・・半
絶縁性半導体基板、２２・・・動作層、２２′・・・動
作層の第１の部分、２２“・・・動作層の第２の部分、
２２１・・・動作層の第８の部分（高濃度不純物層）、
２３・・・ソ′−ス電極、２４・・・ドレイン電極、２
５・・・ゲート電極、２６・１．：絶縁膜パターン、２
６′・ζ・絶縁膜２７・・・マスク用パターン、２８・
・・フォトレジストパターン 代理人 弁理士 上 代 哲函１゛；）左１図 ″Ｎ２図
実施例の断面図、第４図（６）〜（５）は第３図の電界
効果トランジスタの製造方法の一例を示す２１・・・半
絶縁性半導体基板、２２・・・動作層、２２′・・・動
作層の第１の部分、２２“・・・動作層の第２の部分、
２２１・・・動作層の第８の部分（高濃度不純物層）、
２３・・・ソ′−ス電極、２４・・・ドレイン電極、２
５・・・ゲート電極、２６・１．：絶縁膜パターン、２
６′・ζ・絶縁膜２７・・・マスク用パターン、２８・
・・フォトレジストパターン 代理人 弁理士 上 代 哲函１゛；）左１図 ″Ｎ２図
Claims (5)
- （１）半絶縁性半導体基板、該半導体基板の表面に形成
された動作層ならびに該動作層上に形成されたソース電
極、ショットキ電極、及びドレイン電極を偏見たショッ
トキゲート電界効果トランジスタにおいて、前記動作層
が所定のピンチオフ電圧を肇えるような深さ方向の不純
物濃度分布全盲して、前記ゲート電極下に形成されてい
る第１の部分と、該第１の部分に接してその両側に形成
された第２の部分とから構成されており、該第２の動作
層の表面近くにおける不純物濃度は前記第１の動作層の
表面近くの不純物濃度よりも小さくかつ該第２の動作層
の単位面積当りの不純物数は第１の動作層の単位面積当
りの不純物数よりも大きくドーピングがなされており、
該第２の部分の一部に形成された高い不純物濃度を有す
る第８の部分とから構成されており、ゲート電極が動作
層の第１の部分と同位置に開口部をもつ絶縁膜を介して
第１の部分と同等以上の電極長さで形成されショットキ
接合が第１の部分直上の該絶縁膜間ｌ」部にのみ形成さ
れていることを特徴とするショットキゲート電界効果ト
ランジスタ。 - （２）半絶縁性半導体基板の表面上に形成した第１のパ
ターンをマスクとして深い動作層もしくは拡散層を形成
し次いで該第１のパターンの窓部の内に無機化合物膜の
第２のパターンを形成しこれをマスクとして高い不純物
濃度層を形成し上記第１のマスクパターンと除去しんの
も新たに形成しな第３のマスクパターンと上記第２の無
機化合物膜パターンをマスクとして浅い注入層もしくは
拡散層を形成し、しかる後ソース電極、ドレイン覗匝を
形成し、最後にゲート電極を形成することを特徴とする
ショットキゲート電界効果トランジスタの製造方法。 - （３）無機化合物膜パターンを形成する方法が深い動作
層もしくは注入層上に形成しな無機化合物膜をエツチン
グにより除去し、高い不純物濃度層を形成する部分を開
口するものであることを特徴とする特許請求の範囲第２
項記載のショットキゲート電界効果トランジスタの製造
方法。 - （４）無機化合物、膜パターンを形成する方法が深い動
作層形成のための第１のパターンに加えて高い不純物濃
度層を形成する部分に第２のマスク用パターンを形成し
た後、無機化合物膜を形成するものであることを特徴と
する特許請求の範囲第２項記載のショットキゲート電界
効果トランジスタの製造方法。 - （５）無機化合物膜パターンを形成する方法が金属膜パ
ターンを絶縁化するものであることを特徴とする特許請
求の範囲第２項記載のショットキゲート電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007118A JPS58123779A (ja) | 1982-01-19 | 1982-01-19 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007118A JPS58123779A (ja) | 1982-01-19 | 1982-01-19 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58123779A true JPS58123779A (ja) | 1983-07-23 |
| JPH035658B2 JPH035658B2 (ja) | 1991-01-28 |
Family
ID=11657164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57007118A Granted JPS58123779A (ja) | 1982-01-19 | 1982-01-19 | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123779A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124278A (ja) * | 1982-01-20 | 1983-07-23 | Sumitomo Electric Ind Ltd | ショットキゲート電界効果トランジスタの製造方法 |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
| US5143857A (en) * | 1988-11-07 | 1992-09-01 | Triquint Semiconductor, Inc. | Method of fabricating an electronic device with reduced susceptiblity to backgating effects |
| US5384273A (en) * | 1994-04-26 | 1995-01-24 | Motorola Inc. | Method of making a semiconductor device having a short gate length |
-
1982
- 1982-01-19 JP JP57007118A patent/JPS58123779A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124278A (ja) * | 1982-01-20 | 1983-07-23 | Sumitomo Electric Ind Ltd | ショットキゲート電界効果トランジスタの製造方法 |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
| US5143857A (en) * | 1988-11-07 | 1992-09-01 | Triquint Semiconductor, Inc. | Method of fabricating an electronic device with reduced susceptiblity to backgating effects |
| US5384273A (en) * | 1994-04-26 | 1995-01-24 | Motorola Inc. | Method of making a semiconductor device having a short gate length |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035658B2 (ja) | 1991-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711701A (en) | Self-aligned transistor method | |
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| US5105242A (en) | Field effect transistor having schottky contact and a high frequency characteristic | |
| US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0571134B2 (ja) | ||
| US4559693A (en) | Process for fabricating field effect transistors | |
| JPS62262466A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| JPS58123779A (ja) | シヨツトキゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPS5834980A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JPS58123778A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPH0359578B2 (ja) | ||
| JPH032339B2 (ja) | ||
| JPS61216487A (ja) | 半導体装置の製造方法 | |
| JPS58123777A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPH0354462B2 (ja) | ||
| JPH0439772B2 (ja) | ||
| JPS5879770A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0758715B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0330985B2 (ja) | ||
| JPS61198785A (ja) | 半導体装置の製造方法 | |
| JPH0217933B2 (ja) | ||
| JPS58124277A (ja) | シヨツトキゲ−ト型電界効果トランジスタの製造方法 | |
| JPH032340B2 (ja) |